JPWO2016132418A1 - 半導体集積回路 - Google Patents
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Abstract
半導体集積回路の信頼性向上を図る。半導体集積回路(40)は、支持基板(1a)上に絶縁層(1b)を介して設けられた第1導電型の半導体層(1c)と、半導体層(1c)の上部に絶縁層(1b)から離間して設けられた第2導電型の第1ウエル領域(2)と、第1ウエル領域(2)の上部に設けられた第1導電型の第2ウエル領域(3)と、半導体層(1c)の上部に第1ウエル領域(2)を囲むようにして第1ウエル領域(2)及び絶縁層(1b)から離間して設けられた第1導電型の分離領域(5)とを備える。
Description
本発明は、半導体集積回路に関し、特に、スイッチング素子を駆動する高耐圧ICなどの半導体集積回路に適用して有効な技術に関するものである。
主に低容量のインバータでは、電力変換用ブリッジ回路のスイッチング素子を高耐圧IC(HVIC)により駆動している。この高耐圧ICは、一般に、ハイサイド駆動回路、ローサイド駆動回路、レベルシフタ、制御回路などを備えている。そして、この高耐圧ICは、入力端子から入力された信号に応じて、スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、高耐圧ICからの信号を受けたハイサイド回路のスイッチング素子が動作することで電力変換を行う。
ハイサイド回路を駆動するハイサイド駆動回路は、絶縁ゲート型電界効果トランジスタとしてのpチャネルMOSFETとnチャネルMOSFETとが相補うように接続されたCMOS(相補型MOS)回路で構成されている。pチャネルMOSFETは、p型半導体基板の上部に設けられたn型ウエル領域に構成されている。nチャネルMOSFETは、n型ウエル領域の上部に設けられたp型ウエル領域に構成されている。ハイサイド駆動回路は、VS電位を基準電位とし、VB電位を電源電位として動作し、レベルシフト回路から受け取った信号を元に出力端子から駆動信号を出力する。VB電位は高耐圧ICに印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサなどでVS電位よりも15V程度高く保たれている。VS電位は、電力変換用ブリッジ回路の高圧側スイッチング素子と低圧側スイッチング素子との接続点である出力ノード部の電位であり、電力変換の過程で0Vから数百Vの間で変化し、マイナスの電位になる場合もある。
このような高耐圧ICにおいては、スイッチング素子の動作によって生じる様々なノイズが入力されることがあるため、このノイズに耐えて誤動作や動作不能を起こさないノイズ耐量を実現し、高い信頼性を確保することが高耐圧ICの設計では重要である。ノイズ耐量を上げるには寄生素子の動作抑制が必要であり、特にハイサイド回路形成領域直下(高圧側スイッチング素子駆動回路周辺)の基板縦方向に形成される寄生素子の動作抑制が重要である。これは、基板縦方向の寄生素子は面積が大きく、大電流が流れ易いためである。
なお、特許文献1には、p型半導体基板とn型半導体層との間にn型高濃度埋込領域を設けることにより、寄生pnpトランジスタの動作を抑制する技術が開示されている。また、特許文献2には、SOI基板を用いて、dv/dtサージにより、寄生容量を充放電する変位電流の発生を抑制することのできる半導体装置が開示されている。
本発明の目的は、半導体集積回路の信頼性向上を図ることが可能な技術を提供することにある。
上記目的を達成するため、本発明の一態様に係る半導体集積回路は、支持基板上に絶縁層を介して設けられた第1導電型の半導体層と、半導体層の上部に絶縁層から離間して設けられた第2導電型の第1ウエル領域と、第1ウエル領域の上部に設けられた第1導電型の第2ウエル領域と、半導体層の上部に第1ウエル領域を囲むようにして第1ウエル領域及び絶縁層から離間して設けられた第1導電型の分離領域とを備える。
本発明の上記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明によれば、半導体集積回路の信頼性向上を図ることができる。
以下、本発明の第1及び第2の実施形態に係る半導体集積回路について、図面を参照して詳細に説明する。
本明細書において、「第1主電極領域」とは、電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ(IGBT)においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ(SIサイリスタ)やゲートターンオフサイリスタ(GTO)においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第2主電極領域」とは、FETやSITにおいては上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、IGBTにおいては上記第1主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、SIサイリスタやGTOにおいては上記第1主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、第1主電極領域がソース領域であれば、第2主電極領域はドレイン領域を意味し、第1主電極領域がエミッタ領域であれば、第2主電極領域はコレクタ領域を意味し、第1主電極領域がアノード領域であれば、第2主電極領域はカソード領域を意味する。以下の第1及び第2の実施形態では、絶縁ゲート型電界効果トランジスタを用いたパワーICに着目して説明するので、ソース領域を「第1主電極領域」、ドレイン領域を「第2主電極領域」と呼ぶ。
本明細書において、「第1主電極領域」とは、電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ(IGBT)においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ(SIサイリスタ)やゲートターンオフサイリスタ(GTO)においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第2主電極領域」とは、FETやSITにおいては上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、IGBTにおいては上記第1主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、SIサイリスタやGTOにおいては上記第1主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、第1主電極領域がソース領域であれば、第2主電極領域はドレイン領域を意味し、第1主電極領域がエミッタ領域であれば、第2主電極領域はコレクタ領域を意味し、第1主電極領域がアノード領域であれば、第2主電極領域はカソード領域を意味する。以下の第1及び第2の実施形態では、絶縁ゲート型電界効果トランジスタを用いたパワーICに着目して説明するので、ソース領域を「第1主電極領域」、ドレイン領域を「第2主電極領域」と呼ぶ。
以下の第1及び第2の実施形態の説明では、第1導電型がp型、第2導電型がn型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型をn型、第2導電型をp型としても構わない。また、本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、pやnに上付き文字で付す+および−は、+および−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低い半導体領域であることを意味する。更に、以下の説明において「上面」「下面」などの「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体集積回路の方位を90°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、180°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
なお、以下の第1及び第2の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第1及び第2の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第1及び第2の実施形態の記載に限定されるものではない。
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る半導体集積回路40は、制御回路31、レベルシフト回路32、ハイサイド駆動回路33及びローサイド駆動回路(図示せず)などを備えたパワーICである。また、第1の実施形態に係る半導体集積回路40は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部50を駆動する高耐圧のパワーICである。この第1の実施形態に係る半導体集積回路40は、入力端子41から入力された信号に応じて、電力変換部50を構成するスイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子42から出力する。
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る半導体集積回路40は、制御回路31、レベルシフト回路32、ハイサイド駆動回路33及びローサイド駆動回路(図示せず)などを備えたパワーICである。また、第1の実施形態に係る半導体集積回路40は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部50を駆動する高耐圧のパワーICである。この第1の実施形態に係る半導体集積回路40は、入力端子41から入力された信号に応じて、電力変換部50を構成するスイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子42から出力する。
図1に示すように、電力変換部50は、高圧側スイッチング素子S1と、低圧側スイッチング素子S2とを直列に接続してハイサイド回路を構成している。高圧側スイッチング素子S1及び低圧側スイッチング素子S2は例えばIGBTなどの能動素子で構成されている。高圧側及び低圧側スイッチング素子S1,S2の各々には、還流ダイオードFWD1,FWD2が並列に逆接続されている。
高圧側スイッチング素子S1及び低圧側スイッチング素子S2は、正極側である高圧の主電源HVと、この主電源HVの負極側であるグランド(GND)電位との間に直列で接続されている。第2電位としてのVS電位が印加されるVS端子43は、高圧側スイッチング素子S1と低圧側スイッチング素子S2との接続点51に接続される。この接続点51は、電力変換用ブリッジ回路の一相分である電力変換部50の出力点である。接続点51とGND電位との間には、低圧側スイッチング素子S2が接続される。接続点51には負荷57として例えばモータなどが接続される。
半導体集積回路40の動作中、VS端子43に印加されるVS電位は、ハイサイド回路を構成する高圧側スイッチング素子S1と低圧側スイッチング素子S2とが相補にオン・オフされることによって、主電源HVの高電位側電位(例えば400V程度)と低電位側電位(GND電位)との間で上昇及び下降を繰り返し、0Vから数百Vまでの間で変動する。
ハイサイド駆動回路33は、ゲート駆動回路34を備えている。ゲート駆動回路34は、能動素子である第2導電型チャネルの第1電界効果トランジスタとして例えばnチャネルMOSFET(以下、nMOSと呼ぶ)36と、能動素子である第1導電型チャネルの第2電界効果トランジスタとして例えばpチャネルMOSFET(以下、pMOSと呼ぶ)35とが相補うように直列に接続されたCMOS回路で構成されている。具体的には、pMOS35のソースはVB端子44に接続され、pMOS35のドレインはnMOS36のドレインに接続されている。nMOS36のソースはVS端子43に接続されている。
ゲート駆動回路34は、VS端子43に印加されるVS電位を基準電位とし、VB端子44に印加される第1電位としてのVB電位を電源電位として動作し、レベルシフト回路32から受け取った信号を元に出力端子42から駆動信号を出力して高圧側スイッチング素子S1を駆動する。
制御回路31は、GND(グランド)端子46に印加されるGND電位を基準電位とし、VCC端子45に印加されるVCC電位を電源電位として動作し、高圧側スイッチング素子S1をオン・オフするためのローサイドレベルのオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。GND電位は共通電位である。
制御回路31は、GND(グランド)端子46に印加されるGND電位を基準電位とし、VCC端子45に印加されるVCC電位を電源電位として動作し、高圧側スイッチング素子S1をオン・オフするためのローサイドレベルのオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。GND電位は共通電位である。
レベルシフト回路32は、制御回路31によって生成されたローサイドレベルのオン・オフ信号を、ハイサイドレベルのオン・オフ信号に変換する。
第1の実施形態に係る半導体集積回路40では、高圧側スイッチング素子S1を駆動する場合、制御回路31によって高圧側スイッチング素子S1をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフト回路32によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路33に入力される。
第1の実施形態に係る半導体集積回路40では、高圧側スイッチング素子S1を駆動する場合、制御回路31によって高圧側スイッチング素子S1をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフト回路32によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路33に入力される。
制御回路31からハイサイド駆動回路33に入力されたオン・オフ信号は、ゲート駆動回路34を介して高圧側スイッチング素子S1のゲートに入力される。高圧側スイッチング素子S1は、制御回路31からのオン・オフ信号に基づいてオン・オフされる。
VCC端子45とVB端子44との間には外付け素子としてのブートストラップダイオード55が接続される。また、VB端子44とVS端子43との間には外付け素子としてのブートストラップコンデンサ56が接続される。これらのブートストラップダイオード55及びブートストラップコンデンサ56は、高圧側スイッチング素子S1の駆動電源を生成する。
VCC端子45とVB端子44との間には外付け素子としてのブートストラップダイオード55が接続される。また、VB端子44とVS端子43との間には外付け素子としてのブートストラップコンデンサ56が接続される。これらのブートストラップダイオード55及びブートストラップコンデンサ56は、高圧側スイッチング素子S1の駆動電源を生成する。
VB電位は半導体集積回路40に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ56でVS電位よりも15V程度高く保たれている。VS電位は、電力変換用ブリッジ回路の高圧側スイッチング素子S1と低圧側スイッチング素子S2との接続点(出力ノード部)51の電位であり、電力変換の過程で0Vから数百Vの間で変化し、マイナスの電位になる場合もある。
次に、第1の実施形態に係る半導体集積回路40の具体的な構造について説明する。
図2及び図3に示すように、第1の実施形態に係る半導体集積回路40は、半導体基体1に自己分離型ICプロセスによって作製された素子分離構造によってパワーICを構成している。半導体基体1は、支持基板1a上に絶縁層1bを介して第1導電型(p−型)の半導体層1cが設けられた構成になっている。支持基板1aとしては、例えば第1導電型(p−型)の単結晶シリコン基板が用いられている。絶縁層1bは、例えば酸化シリコン膜で形成されている。半導体層1cは、例えば比抵抗が100Ωcm程度以上の単結晶シリコン基板で構成されている。すなわち、半導体基体1はSOI(Silicon on Insulator)構造になっている。
図2及び図3に示すように、第1の実施形態に係る半導体集積回路40は、半導体基体1に自己分離型ICプロセスによって作製された素子分離構造によってパワーICを構成している。半導体基体1は、支持基板1a上に絶縁層1bを介して第1導電型(p−型)の半導体層1cが設けられた構成になっている。支持基板1aとしては、例えば第1導電型(p−型)の単結晶シリコン基板が用いられている。絶縁層1bは、例えば酸化シリコン膜で形成されている。半導体層1cは、例えば比抵抗が100Ωcm程度以上の単結晶シリコン基板で構成されている。すなわち、半導体基体1はSOI(Silicon on Insulator)構造になっている。
図3に示すように、半導体層1cの主面側である上面側の上部(表層部)には第2導電型(n型)の第1ウエル領域2が選択的に設けられ、この第1ウエル領域2の上部には第1導電型(p−型)の第2ウエル領域3が選択的に設けられている。また、半導体層1cの上部には第2導電型(n−型)の耐圧領域(ウエル領域)4及び第1導電型(p−型)の分離領域(ウエル領域)5が選択的に設けられている。第1及び第2ウエル領域2,3の各々は、半導体基体1のハイサイド駆動回路形成領域1Aに設けられている。第1ウエル領域2は、例えば1×1014〜1×1017/cm3程度の不純物濃度で形成されている。第2ウエル領域3は、例えば1×1014〜1×1018/cm3程度の不純物濃度で形成されている。
図2及び図3に示すように、第1ウエル領域2は、耐圧領域4で周囲を囲まれ、かつ耐圧領域4と接している。耐圧領域4は、分離領域5で周囲を囲まれ、かつ分離領域5と接している。すなわち、耐圧領域4は、第1ウエル領域2と分離領域5との間に設けられ、第1ウエル領域2及び分離領域5の各々と接している。耐圧領域4は、第1ウエル領域2よりも低い不純物濃度で形成されている。分離領域5は、半導体層1cよりも高い不純物濃度で形成されている。
図3に示すように、pMOS35は、第1ウエル領域2の上部に構成された能動素子である。nMOS36は、第2ウエル領域3の上部に構成された能動素子である。第1ウエル領域2は半導体層1cからpMOS35を電気的に分離する分離領域であり、第2ウエル領域3は第1ウエル領域2からnMOS36を電気的に分離する分離領域である。
pMOS35は、第1ウエル領域2からなるチャネル形成領域と、半導体層1cの上面であって第1ウエル領域2の表面に選択的に設けられたゲート絶縁膜16と、チャネル形成領域上にゲート絶縁膜16を介して設けられたゲート電極18とを有している。また、pMOS35は、第1ウエル領域2の上部に選択的に設けられた第1導電型(p+型)の第1主電極領域(ソース領域)12と、第1ウエル領域2の上部にチャネル形成領域を挟んで第1主電極領域12から離間するように選択的に設けられた第1導電型(p+型)の第2主電極領域(ドレイン領域)13とを有している。
pMOS35は、第1ウエル領域2からなるチャネル形成領域と、半導体層1cの上面であって第1ウエル領域2の表面に選択的に設けられたゲート絶縁膜16と、チャネル形成領域上にゲート絶縁膜16を介して設けられたゲート電極18とを有している。また、pMOS35は、第1ウエル領域2の上部に選択的に設けられた第1導電型(p+型)の第1主電極領域(ソース領域)12と、第1ウエル領域2の上部にチャネル形成領域を挟んで第1主電極領域12から離間するように選択的に設けられた第1導電型(p+型)の第2主電極領域(ドレイン領域)13とを有している。
nMOS36は、第2ウエル領域3からなるチャネル形成領域と、半導体層1cの上面であって第2ウエル領域3の表面に選択的に設けられたゲート絶縁膜15と、チャネル形成領域上にゲート絶縁膜15を介して設けられたゲート電極17とを有している。また、nMOS36は、第2ウエル領域3の上部に選択的に設けられた第2導電型(n+型)の第1主電極領域(ソース領域)6と、第2ウエル領域3の上部にチャネル形成領域を挟んで第1主電極領域6から離間するように選択的に設けられた第2導電型(n+型)の第2主電極領域(ドレイン領域)7とを有している。
ゲート絶縁膜15及び16の各々は、例えば二酸化シリコン膜で形成されている。ゲート電極17及び18の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。pMOS35の第1及び第2主電極領域12,13の各々は、第1ウエル領域2よりも高い不純物濃度で形成されている。nMOS36の第1及び第2主電極領域6,7の各々は、第2ウエル領域3よりも高い不純物濃度で形成されている。
なお、二酸化シリコン膜としては、熱酸化法で形成する熱酸化膜や化学的気相堆積(CVD)法で形成する堆積酸化膜があるが、MOSFETにおいては緻密にすぐれた熱酸化膜をゲート絶縁膜15,16として用いることが好ましい。第1の実施形態では、ゲート絶縁膜15,16が二酸化シリコン膜からなるMOSFETを用いた場合で説明しているが、トランジスタとしては、ゲート絶縁膜が窒化シリコン膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜で形成されたMISFETでも構わない。
図3に示すように、第1ウエル領域2の上部には、この第1ウエル領域2よりも不純物濃度が高い第2導電型(n+型)の第1コンタクト領域8が選択的に設けられている。第1ウエル領域2及び耐圧領域4の上部には、この第1ウエル領域2及び耐圧領域4に亘って第2導電型(n+型)の第3コンタクト領域9が選択的に設けられている。この第3コンタクト領域9は第1ウエル領域2及び耐圧領域4よりも高い不純物濃度で形成されている。第2ウエル領域3の上部には、この第2ウエル領域3よりも不純物濃度が高い第1導電型(p+型)の第2コンタクト領域14が選択的に設けられている。
図3に示すように、半導体層1cの上面上には、ゲート電極17及び18を覆うようにして層間絶縁膜20が設けられている。この層間絶縁膜20上には、接地電極5a,ソース電極6a,ドレイン電極7a,第1コンタクト電極8a,第3コンタクト電極9a,ソース電極12a,ドレイン電極13a,第2コンタクト電極14aの各々が設けられている。これらの電極5a,6a,7a,8a,9a,12a,13a及び14aは、例えばアルミニウム膜で形成されている。
図3に示すように、接地電極5aは、層間絶縁膜20に埋め込まれた導電性プラグ5bを介して分離領域5と電気的に接続されている。ソース電極6aは、層間絶縁膜20に埋め込まれた導電性プラグ6bを介して第1主電極領域(ソース領域)6と電気的に接続されている。ドレイン電極7aは、層間絶縁膜20に埋め込まれた導電性プラグ7bを介して第2主電極領域(ドレイン領域)7と電気的に接続されている。
図3に示すように、第1コンタクト電極8aは、層間絶縁膜20に埋め込まれた導電性プラグ8bを介して第1コンタクト領域8と電気的に接続されている。第3コンタクト電極9aは、層間絶縁膜20に埋め込まれた導電性プラグ9bを介して第3コンタクト領域9と電気的に接続されている。
図3に示すように、ソース電極12aは、層間絶縁膜20に埋め込まれた導電性プラグ12bを介して第1主電極領域(ソース領域)12と電気的に接続されている。ドレイン電極13aは、層間絶縁膜20に埋め込まれた導電性プラグ13bを介して第2主電極領域(ドレイン領域)13と電気的に接続されている。第2コンタクト電極14aは、層間絶縁膜20に埋め込まれた導電性プラグ14bを介して第2コンタクト領域14と電気的に接続されている。
図3に示すように、ソース電極12aは、層間絶縁膜20に埋め込まれた導電性プラグ12bを介して第1主電極領域(ソース領域)12と電気的に接続されている。ドレイン電極13aは、層間絶縁膜20に埋め込まれた導電性プラグ13bを介して第2主電極領域(ドレイン領域)13と電気的に接続されている。第2コンタクト電極14aは、層間絶縁膜20に埋め込まれた導電性プラグ14bを介して第2コンタクト領域14と電気的に接続されている。
図1及び図3から分かるように、接地電極5aは、図1に示すGND端子46と電気的に接続され、このGND端子46を介してGND電位が印加される。ソース電極6a及び第2コンタクト電極14aは、図1に示すVS端子43と電気的に接続され、このVS端子43を介してVS電位が印加される。第1コンタクト電極8a、第3コンタクト電極9a、ソース電極12aは、図1に示すVB端子44と電気的に接続され、このVB端子44を介してVB電位が印加される。
すなわち、分離領域5には基準電位としてのGND電位が印加される。また、第1ウエル領域2及び耐圧領域4には、第1ウエル領域2及び耐圧領域4に亘って設けられた第3コンタクト領域9、及び第1ウエル領域2の内部に設けられた第1コンタクト領域8を介して、GND電位とは異なる第1電位としてのVB電位が印加される。また、第2ウエル領域3には、第2コンタクト領域14を介して、GND電位及びVB電位とは異なる第2電位としてのVS電位が印加される。また、pMOS35の第1主電極領域12にはVB電位が印加され、nMOS36の第1主電極領域6にはVS電位が印加される。
図2に示すように、第1コンタクト領域8は、平面形状がL字形で形成され、pMOS35のゲート幅方向(ゲート電極18の長手方向)に沿って伸びる第1部分がpMOS35の第1主電極領域(ソース領域)12と接触し、この第1部分からpMOS35のゲート長方向(ゲート電極18の幅方向)に沿って伸びる第2部分がpMOS35の第1主電極領域12及び第2主電極領域13から離間するようにして配置されている。
図2に示すように、第2コンタクト領域14は、平面形状がコの字形で形成され、nMOS36を囲むようにして配置されている。第2コンタクト領域14は、nMOS36のゲート幅方向(ゲート電極17の長手方向)に沿って伸びる第1部分がnMOS36の第1主電極領域(ソース領域)6と接触し、この第1部分からnMOS36のゲート長方向(ゲート電極17の幅方向)に沿って伸びる第2部分及びこの第2部分からnMOS36のゲート幅方向に沿って伸びる第3部分がnMOS36の第1主電極領域6及び第2主電極領域7から離間するようにして配置されている。
第3コンタクト領域9は、pMOS35及びnMOS36の周囲を囲むようにして環状に延伸するリング状平面パターンで構成されている。
図3に示すように、第1ウエル領域2、耐圧領域4及び分離領域5の各々は、半導体層1cの上部に半導体層1cの下面側の絶縁層1bから離間して設けられている。換言すれば、半導体層1cは、第1ウエル領域2、耐圧領域4、分離領域5の各々が絶縁層1bから離間する厚さで構成されている。
図3に示すように、第1ウエル領域2、耐圧領域4及び分離領域5の各々は、半導体層1cの上部に半導体層1cの下面側の絶縁層1bから離間して設けられている。換言すれば、半導体層1cは、第1ウエル領域2、耐圧領域4、分離領域5の各々が絶縁層1bから離間する厚さで構成されている。
絶縁層1bは、半導体層1cの下面の全面を覆うようにして設けられており、第1ウエル領域2の底面全体と対向している。すなわち、第1ウエル領域2の直下には、第1ウエル領域2及び支持基板1aの下面から離間して絶縁層1bが設けられている。
第1の実施形態に係る半導体集積回路40は、図6に示す半導体チップ30を構成する。半導体集積回路40としての半導体チップ30は、図6に示すように、配線基板70に実装される。配線基板70は、例えばセラミックスなどの絶縁性材料からなるコア材71の上面に導電性の金属材料からなるダイパッド72及びワイヤ接続部73が配置されている。ダイパッド72及びワイヤ接続部73は互いに一体に形成され、電気的に接続されている。また、コア材71の上面には絶縁性の材料からなる保護膜74が設けられており、この保護膜74に設けられた開口部からダイパッド72及びワイヤ接続部73がそれぞれ露出している。
第1の実施形態に係る半導体集積回路40は、図6に示す半導体チップ30を構成する。半導体集積回路40としての半導体チップ30は、図6に示すように、配線基板70に実装される。配線基板70は、例えばセラミックスなどの絶縁性材料からなるコア材71の上面に導電性の金属材料からなるダイパッド72及びワイヤ接続部73が配置されている。ダイパッド72及びワイヤ接続部73は互いに一体に形成され、電気的に接続されている。また、コア材71の上面には絶縁性の材料からなる保護膜74が設けられており、この保護膜74に設けられた開口部からダイパッド72及びワイヤ接続部73がそれぞれ露出している。
半導体チップ30は、図7に示すように、半導体基体1を構成する支持基板1aの下面とダイパッド72の上面との間に例えば導電性の銀ペーストからなる接着材80を介してダイパッド72に接着固定される。図6に示すように、半導体チップ30の上面にはGND端子46が設けられており、このGND端子46はボンディングワイヤ81を介してワイヤ接続部73と電気的に接続される。
図6及び図7には図示していないが、ダイパッド72及びワイヤ接続部73にはGND電位が印加される。この場合、支持基板1aの下面にはGND電位が印加されるので、支持基板1aもGND電位が印加されて電位固定される。この基板下面のGND電位印加は、配線基板70に半導体チップ30を実装した後、半導体チップ30が浮遊容量として他の半導体チップや回路に影響しないようにすることや、半導体チップ30での電源電位を安定化させるなどの目的で実施される。
第1電位であるVB電位及び第2電位であるVS電位は、第1ウエル領域2と第2ウエル領域3との間のpn接合界面部が半導体集積回路40の通常動作で逆方向にバイアスされる電位である。
第1の実施形態に係る半導体集積回路40は、自己分離型ICプロセスが用いられている。自己分離型ICプロセスによって作製された半導体集積回路40では、図3に示すように、ハイサイド駆動回路形成領域1Aに、p−型の第2ウエル領域3、n型の第1ウエル領域2及びp−型の半導体層1cからなる寄生pnpバイポーラトランジスタ29が形成される。この寄生pnpバイポーラトランジスタ29のベース、エミッタ、コレクタは、VB端子44、VS端子43、GND端子46に夫々接続された状態となる。
第1の実施形態に係る半導体集積回路40は、自己分離型ICプロセスが用いられている。自己分離型ICプロセスによって作製された半導体集積回路40では、図3に示すように、ハイサイド駆動回路形成領域1Aに、p−型の第2ウエル領域3、n型の第1ウエル領域2及びp−型の半導体層1cからなる寄生pnpバイポーラトランジスタ29が形成される。この寄生pnpバイポーラトランジスタ29のベース、エミッタ、コレクタは、VB端子44、VS端子43、GND端子46に夫々接続された状態となる。
半導体集積回路40の通常動作では、電源電位であるVB電位は中間電位であるVS電位よりも高いため、寄生pnpバイポーラトランジスタ29は動作しない。しかしながら、負電圧サージによりVB電位がVS電位よりもシリコンのpn接合界面部の拡散電位である0.6V以上低下した場合、すなわちVB電位<(VS電位−0.6[V])の電位関係になった場合、寄生pnpバイポーラトランジスタ29がオン状態となる。
VB電位<(VS電位−0.6[V])の電位関係になる理由を説明すると、図1に示すように、半導体集積回路40で電力変換部50を駆動する場合、例えばVB端子44とVS端子43との間に外付素子としてのブートストラップコンデンサ56が接続される。このブートストラップコンデンサ56に充電された電荷でVB端子44に印加されるVB電位と、VS端子43に印加されるVS電位との電位差(VB−VS間電圧)を保っている。VB端子44には、ブートストラップダイオード55、その他の配線などが接続される。また、VS端子43には、負荷57、その他の配線などが接続される。VB端子44とVS端子43とでは接続される物が異なり、VB端子44とVS端子43とでは付加される寄生容量が異なるため、VB電位が変動した場合にVS電位が十分に追従できない場合がある。そのため、負電圧サージによりVB電位が変動した際、VB電位とVS電位との電位差を保持できない場合がある。したがって、VB電位とVS電位の変動の違いが大きい場合にVB電位<(VS電位−0.6[V])となることがある。
ここで、従来の半導体集積回路について説明すると、図10に示すように、従来の半導体集積回路(高耐圧IC)400では、第1の実施形態に係る半導体集積回路40とは異なり、単層のp−型の半導体基板(バルク基板)100を用いているので、p−型の第2ウエル領域300、n型の第1ウエル領域200及びp−型のバルク基板100からなる寄生pnpバイポーラトランジスタ290が形成される。この寄生pnpバイポーラトランジスタ290のベース、エミッタ、コレクタは、図1を参照すると、VB端子44、VS端子43、GND端子46に夫々接続された状態となる。また、このような従来の半導体集積回路400を第1の実施形態に係る半導体集積回路40と同様に配線基板70に実装した場合は、バルク基板100の下面がGND電位に電位固定される。
VB電位<(VS電位−0.6[V])の電位関係になって寄生pnpバイポーラトランジスタ290がオン状態となったとき、従来の半導体集積回路(高耐圧IC)400においては、バルク基板100の下面がGND電位に電位固定された場合、ハイサイド回路側の高電圧(HVの高電位側電位)が印加されたVS端子43とGND端子46との間、すなわちバルク基板100の上部に設けられた第2ウエル領域300からバルク基板100の下面に至る電流経路に大電流が流れる。このため、大電流による発熱によって半導体集積回路400に誤動作や動作不良が生じ、信頼性低下の要因となる。第2ウエル領域300からバルク基板100の下面に至る電流経路に大電流が流れる理由を説明すると、基板縦方向の寄生pnpバイポーラトランジスタ290は面積が大きく、第2ウエル領域300からバルク基板100の下面に至る電流経路の面積も大きいため大電流が流れる。
これに対し、第1の実施形態に係る半導体集積回路40では、図3に示すように、第1ウエル領域2の直下に絶縁層1bが第1ウエル領域2及び支持基板1aの下面の各々から離間して設けられている。したがって、寄生pnpバイポーラトランジスタ29の基板縦方向の電流経路(第2ウエル領域3から支持基板1aの下面に至る電流経路)が絶縁層1bによって遮断されると共に、寄生pnpバイポーラトランジスタ29のコレクタが支持基板1aの下面と分離されるので、寄生pnpバイポーラトランジスタ29の電流増幅率HFEを下げることが可能となり、寄生pnpバイポーラトランジスタ29の動作を抑制することができる。この結果、寄生pnpバイポーラトランジスタ29の動作で大電流が流れることによる発熱によって半導体集積回路40に生じる誤動作や動作不良を防止することができるので、第1の実施形態に係る半導体集積回路40の信頼性向上を図ることができる。
半導体集積回路40の通常動作では、図4に示すように、p−型の半導体層1c及びp−型の分離領域5と、n型の第1ウエル領域2及びn−型の耐圧領域4とのpn接合界面部で空乏層10が生じる。この空乏層10が絶縁層1bに接触すると電圧分布が変化するため、耐圧劣化の要因となる。したがって、第1の実施形態に係る半導体集積回路40において、半導体層1cの厚さdsoiは、空乏層10が絶縁層1bに接触しない厚さ、換言すれば空乏層10が絶縁層1bから離間する厚さになっている。
図5は、第1の実施形態に係る半導体集積回路40の空乏層シミュレーション結果の一例を示す図である。図5のデータは、図4を参照すると、第1ウエル領域2と半導体層1cとのpn接合界面部が逆方向にバイアスされるように電位を印加した際、その第1ウエル領域2と半導体層1cとのpn接合界面部から半導体層1c側に広がる(伸びる)空乏層10の長さddepを計算したデータである。また、データの計算では、半導体層1cの比抵抗として例えば350Ωcmと100Ωcmの値を使用し、第1ウエル領域2の不純物濃度として例えば2×1016/cm3の値を使用した。
半導体集積回路40では、耐圧仕様として主に600V仕様と1200V仕様とがある。比抵抗が350Ωcmの場合、図5に実線で示すように、VS電位が600Vでの空乏層10の長さddepは約150μm程度であり、VS電位が1200Vでの空乏層10の長さddepは約200μm程度である。第1ウエル領域2の深さは約10μm程度であるので、この第1ウエル領域2の深さを考慮し、空乏層10が絶縁層1bから離間するように半導体層1cの厚さdsoiを設定する。600V仕様の場合は半導体層1cの厚さdsoiを160μm(150μm+10μm)以上とすることが好ましい。また、1200V仕様の場合は半導体層1cの厚さdsoiを210μm(200μm+10μm)以上とすることが好ましい。また、耐圧マージンを考慮してVS電位を1700Vとすると、空乏層10の長さddepは約250μm程度となるので、この場合は半導体層1cの厚さdsoiを260μm(250μm+10μm)以上とすることが好ましい。また、VS電位を600V仕様よりも低い400Vとすると、空乏層10の長さddepは約110μm程度となるので、この場合は半導体層1cの厚さdsoiを120μm(110μm+10μm)以上とすることが好ましい。以上のように、仕様耐圧が低くなればそれに伴い半導体層1cの厚さdsoiを薄くすることができる。
また、別な表現をすると、第1ウエル領域2の底面と絶縁層1bとの間の距離L1を、600V仕様の場合は150μm以上とし、1200V仕様の場合は200μm以上とし、VS電位を1700Vとする場合は250μm以上とし、VS電位を400Vとする場合は110μm以上とすることが好ましい。要は、半導体層1cの厚さdsoiを厚くすることで空乏層10が絶縁層1bに接触しないようにする。図5には半導体層1cの比抵抗として例えば100Ωcmの値を使用した場合を点線で示してある。この場合も上記した350Ωcmの場合と同様に考え、VS電位を600Vとする場合は第1ウエル領域2の底面と絶縁層1bとの間の距離L1を80μm以上とすることが好ましい。
空乏層10が絶縁層1bに接触する場合、耐圧を絶縁層1bで確保するために絶縁層1bを2μm以上の厚さにする必要があるが、第1の実施形態に係る半導体集積回路40では、半導体層1cの厚さdsoiを厚くすることで空乏層10が絶縁層1bに接触しないようにしているので、絶縁層1bを厚くする必要がなく、1μm未満の厚さでも耐圧への影響はない。
負電圧サージによりVB電位がVS電位よりも0.6V以上低下した場合、寄生pnpバイポーラトランジスタ29のコレクタ電流は、第1ウエル領域2の底面から半導体層1cを介して分離領域5に至る電流経路を流れ、GND電位が印加される接地電極5aに引き抜かれる。この電流経路は、第1ウエル領域2と分離領域5との間の耐圧領域4の幅Wnを広くすることで抵抗成分を高くすることができるので、寄生pnpバイポーラトランジスタ29の電流増幅率HFEを下げることが可能となり、寄生pnpバイポーラトランジスタ29の動作を抑制することができる。耐圧領域4の幅Wnは、耐圧を確保するため、通常、600V仕様で約100μm程度、1200V仕様で約200μm程度になっている。この耐圧領域4の幅Wnであれば、第1ウエル領域2の底面から半導体層1cを介して分離領域5に至る電流経路の抵抗成分が高いため、接地電極5aに寄生pnpバイポーラトランジスタ29のコレクタ電流が大電流となって流れることはない。
第1の実施形態に係る半導体集積回路40としての半導体チップ30は、図6に示したように、実装工程において、配線基板70のダイパッド72に接着材80を介在して接着固定される。このとき、接着材80が図7に示したように半導体チップ30の側面に廻り込む。接着材80が半導体チップ30の側面に廻り込んで半導体層1cの側面に接触した場合、半導体層1cの側面から接着材80を介してダイパッド72に至る電流経路が形成され、この電流経路を介して寄生pnpバイポーラトランジスタ29のコレクタ電流がダイパッド72に流れるといった不具合の要因となる。しかしながら、第1の実施形態に係る半導体集積回路40では、絶縁層1bの下面に支持基板1aを備えているので、支持基板1aを備えない場合と比較して、半導体チップ30の側面に廻り込んだ接着材80が半導体層1cの側面に接触する不具合を抑制することができるので、寄生pnpバイポーラトランジスタ29のコレクタ電流が流れる電流経路を抑制することができる。
なお、第1の実施形態では、半導体層1cの下面の全面に絶縁層1bを設けた場合について説明したが、絶縁層1bは、半導体層1cの下面に、少なくとも第1ウエル領域2と対向するようにして選択的に設けてもよい。
また、第1の実施形態では、半導体チップ30を実装する際、支持基板1aの下面をGND電位に電位固定する場合について説明した。しかしながら、半導体チップ30の実装では、支持基板1aの下面をGND電位に固定せず、フローティング状態にする場合もある。第1の実施形態に係る半導体集積回路40は、フローティング状態で実装しても問題とならないため、支持基板1aの下面を電位固定する場合と電位固定しない場合の両方を兼用することができる。
(第2の実施形態)
図8に示すように、本発明の第2の実施形態に係る半導体集積回路40Cは、制御回路31、レベルシフト回路32、駆動回路33a等を備えたパワーICである。この半導体集積回路40Cは、図8に示すように、駆動対象として、例えば降圧コンバータ60のスイッチング素子S3を駆動する。降圧コンバータ60は、図9に示すように、ダイオード61、キャパシタ62、コイル63及びスイッチング素子S3等で構成されている。スイッチング素子S3は例えばIGBT等の能動素子で構成されている。
また、第1の実施形態では、半導体チップ30を実装する際、支持基板1aの下面をGND電位に電位固定する場合について説明した。しかしながら、半導体チップ30の実装では、支持基板1aの下面をGND電位に固定せず、フローティング状態にする場合もある。第1の実施形態に係る半導体集積回路40は、フローティング状態で実装しても問題とならないため、支持基板1aの下面を電位固定する場合と電位固定しない場合の両方を兼用することができる。
(第2の実施形態)
図8に示すように、本発明の第2の実施形態に係る半導体集積回路40Cは、制御回路31、レベルシフト回路32、駆動回路33a等を備えたパワーICである。この半導体集積回路40Cは、図8に示すように、駆動対象として、例えば降圧コンバータ60のスイッチング素子S3を駆動する。降圧コンバータ60は、図9に示すように、ダイオード61、キャパシタ62、コイル63及びスイッチング素子S3等で構成されている。スイッチング素子S3は例えばIGBT等の能動素子で構成されている。
駆動回路33aは、ゲート駆動回路34aを備えている。このゲート駆動回路34aは、第1の実施形態のゲート駆動回路34と同様の構成になっている。具体的には、pMOS35のソースはVB端子44に接続され、pMOS35のドレインはnMOS36のドレインに接続されている。nMOS36のソースはVS端子43に接続されている。pMOS35とnMOS36との接続点には、降圧コンバータ60を構成するスイッチング素子S3のゲートが接続される。
ゲート駆動回路34aは、VS端子43に印加される第2電位としてのVS電位を基準電位とし、VB端子44に印加される第1電位としてのVB電位を電源電位として動作し、レベルシフト回路32から受け取った信号を元に出力端子42から駆動信号を出力して降圧コンバータ60のスイッチング素子S3を駆動する。
このように降圧コンバータ60のスイッチング素子S3を駆動する第2の実施形態に係る半導体集積回路40Cにおいても、第1の実施形態と同様に、図3を参照して説明すれば、p−型の第2ウエル領域3、n−型の第1ウエル領域2、p−型の半導体層1cからなる寄生pnpバイポーラトランジスタ29の動作を抑制することができる。
このように降圧コンバータ60のスイッチング素子S3を駆動する第2の実施形態に係る半導体集積回路40Cにおいても、第1の実施形態と同様に、図3を参照して説明すれば、p−型の第2ウエル領域3、n−型の第1ウエル領域2、p−型の半導体層1cからなる寄生pnpバイポーラトランジスタ29の動作を抑制することができる。
なお、第2の実施形態では、降圧コンバータ60のスイッチング素子S3を駆動する半導体集積回路について説明したが、本発明はこれに限定されるものではなく、例えば、昇降コンバータ、フライバックコンバータ、フォワードコンバータなどのスイッチング素子を駆動する半導体集積回路に適用できる。
以上、本発明を上記実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
以上のように、本発明に係る半導体集積回路は、信頼性向上を図ることができ、スイッチング素子を駆動する高耐圧ICなどの半導体集積回路に有用である。
以上、本発明を上記実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
以上のように、本発明に係る半導体集積回路は、信頼性向上を図ることができ、スイッチング素子を駆動する高耐圧ICなどの半導体集積回路に有用である。
1…半導体基体、1a…支持基板、1b…絶縁層、1c…半導体層、1A…ハイサイド駆動回路形成領域
2…第1ウエル領域
3…第2ウエル領域
4…耐圧領域
5…分離領域、5a…接地電極、5b,6b,7b,8b,9b,12b,13b,14b…導電性プラグ
6…第1主電極領域、6a…ソース電極
7…第2主電極領域、7a…ドレイン電極
8…第1コンタクト領域、8a…第1コンタクト電極
9…第3コンタクト領域、9a…第3コンタクト電極
12…第1主電極領域、12a…ソース電極
13…第2主電極領域、13a…ドレイン電極
14…第2コンタクト領域、14a…第2コンタクト電極
15,16…ゲート絶縁膜
17,18…ゲート電極
20…層間絶縁膜
30…半導体チップ
31…制御回路、32…レベルシフト回路、33…ハイサイド駆動回路、33a…駆動回路、34,34a…ゲート駆動回路
35…pチャネルMOSFET(pMOS)
36…nチャネルMOSFET(nMOS)
40,40C…半導体集積回路
41…入力端子、42…出力端子、43…VS端子、44…VB端子、45…VCC端子、46…GND端子
50…電力変換部、51…接続点、55…ブートストラップダイオード、56…ブートストラップコンデンサ、57…負荷
60…降圧コンバータ
70…配線基板、71…コア材、72…ダイパッド、73…ワイヤ接続部、74…保護膜
FWD1,FWD2…還流ダイオード
S1…高圧側スイッチング素子、S2…低圧側スイッチング素子、S3…スイッチング素子
2…第1ウエル領域
3…第2ウエル領域
4…耐圧領域
5…分離領域、5a…接地電極、5b,6b,7b,8b,9b,12b,13b,14b…導電性プラグ
6…第1主電極領域、6a…ソース電極
7…第2主電極領域、7a…ドレイン電極
8…第1コンタクト領域、8a…第1コンタクト電極
9…第3コンタクト領域、9a…第3コンタクト電極
12…第1主電極領域、12a…ソース電極
13…第2主電極領域、13a…ドレイン電極
14…第2コンタクト領域、14a…第2コンタクト電極
15,16…ゲート絶縁膜
17,18…ゲート電極
20…層間絶縁膜
30…半導体チップ
31…制御回路、32…レベルシフト回路、33…ハイサイド駆動回路、33a…駆動回路、34,34a…ゲート駆動回路
35…pチャネルMOSFET(pMOS)
36…nチャネルMOSFET(nMOS)
40,40C…半導体集積回路
41…入力端子、42…出力端子、43…VS端子、44…VB端子、45…VCC端子、46…GND端子
50…電力変換部、51…接続点、55…ブートストラップダイオード、56…ブートストラップコンデンサ、57…負荷
60…降圧コンバータ
70…配線基板、71…コア材、72…ダイパッド、73…ワイヤ接続部、74…保護膜
FWD1,FWD2…還流ダイオード
S1…高圧側スイッチング素子、S2…低圧側スイッチング素子、S3…スイッチング素子
Claims (11)
- 支持基板上に絶縁層を介して設けられた第1導電型の半導体層と、
前記半導体層の上部に前記絶縁層から離間して設けられた第2導電型の第1ウエル領域と、
前記第1ウエル領域の上部に設けられた第1導電型の第2ウエル領域と、
前記半導体層の上部に前記第1ウエル領域を囲むようにして前記第1ウエル領域及び前記絶縁層から離間して設けられた第1導電型の分離領域と、
を備えることを特徴とする半導体集積回路。 - 前記半導体層は、前記第1ウエル領域及び前記分離領域が前記絶縁層から離間する厚さになっていることを特徴とする請求項1に記載の半導体集積回路。
- 前記第1ウエル領域と前記絶縁層との間の距離は、80μm以上であることを特徴とする請求項2に記載の半導体集積回路。
- 前記半導体層は、前記第1ウエル領域に第1電位を印加し、前記第2ウエル領域に前記第1電位とは異なる第2電位を印加したときに、前記半導体層と前記第1ウエル領域とのpn接合界面から広がる空乏層が前記絶縁層から離間する厚さになっていることを特徴とする請求項2に記載の半導体集積回路。
- 前記第1ウエル領域には第1電位が印加され、前記第2ウエル領域には前記第1電位とは異なる第2電位が印加され、前記分離領域には基準電位が印加されることを特徴とする請求項2に記載の半導体集積回路。
- 前記第1電位及び前記第2電位は、前記第1ウエル領域と前記第2ウエル領域とのpn接合が通常動作で逆バイアスされる電位であることを特徴とする請求項5に記載の半導体集積回路。
- 前記第1ウエル領域の上部に第1導電型の第1及び第2主電極領域が設けられた第1能動素子と、
前記第2ウエル領域の上部に第2導電型の第1及び第2主電極領域が設けられた第2能動素子と、
を更に備えることを特徴とする請求項4又は請求項6に記載の半導体集積回路。 - 前記第1能動素子と前記第2能動素子とが直列に接続されたゲート駆動回路を更に備え、
前記第1能動素子と前記第2能動素子との接続点には、前記ゲート駆動回路の駆動対象となるスイッチング素子のゲートが接続されることを特徴とする請求項7に記載の半導体集積回路。 - 前記第1能動素子と前記第2能動素子とが直列に接続されたゲート駆動回路を更に備え、
高圧側のスイッチング素子と低圧側のスイッチング素子とが直列に接続されたハイサイド回路を前記ゲート駆動回路の駆動対象とするとき、前記第1能動素子と前記第2能動素子との接続点には、前記高圧側のスイッチング素子のゲートが接続されることを特徴とする請求項7に記載の半導体集積回路。 - 前記第1及び第2能動素子の各々の第2主電極領域が接続されており、前記第1能動素子の第1主電極領域に前記第1電位が印加され、前記第2能動素子の第1主電極領域に前記第2電位が印加されることを特徴とする請求項8又は請求項9に記載の半導体集積回路。
- 絶縁層上に設けられた第1導電型の半導体層と、
前記半導体層の上部に前記絶縁層から離間して設けられた第2導電型の第1ウエル領域と、
前記第1ウエル領域の上部に設けられた第1導電型の第2ウエル領域と、
前記半導体層の上部に前記第1ウエル領域を囲むようにして前記第1ウエル領域及び前記絶縁層から離間して設けられた第1導電型の分離領域と、
を備えることを特徴とする半導体集積回路。
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