JPWO2015001603A1 - Semiconductor switching element drive circuit and power conversion device using the same - Google Patents

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Abstract

ＪＦＥＴやＳＩＴなどのようにゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路において、導通時に、半導体スイッチング素子のゲート・ソース間にゲート・ソース間電圧を印加するオン用駆動回路部と、主回路電流を検出する電流検出手段と、導通時に、主回路電流の値に応じてゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備える。これにより、ゲート電流によって生じる電力損失を含む導通時損失が低減される。In a semiconductor switching element driving circuit that is connected to the gate of a unipolar semiconductor switching element having a pn junction between the gate and the source, such as JFET and SIT, and that drives the semiconductor switching element on and off, the semiconductor switching is performed when conducting. On-drive circuit that applies gate-source voltage between the gate and source of the element, current detection means for detecting the main circuit current, and the gate-source voltage according to the value of the main circuit current when conducting And a gate-source voltage control means to be changed. Thereby, the loss at the time of conduction including the power loss caused by the gate current is reduced.

Description

本発明は、半導体スイッチング素子の駆動回路、特に接合型電界効果トランジスタ（Junction Field Effect Transistor：以下ＪＦＥＴと略記する）や静電誘導トランジスタ（Static Induction Transistor：以下ＳＩＴと略記する）などに好適な駆動回路、およびそれを用いた電力変換装置に関する。   INDUSTRIAL APPLICABILITY The present invention is suitable for a driving circuit for a semiconductor switching element, particularly a junction field effect transistor (hereinafter abbreviated as JFET), a static induction transistor (hereinafter abbreviated as SIT), and the like. The present invention relates to a circuit and a power conversion device using the circuit.

近年、炭化ケイ素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）などのワイドギャップ半導体材料からなる半導体素子が注目を浴びてきている。これらの材料は、Ｓｉの約１０倍という高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層の厚さをＳｉの１／１０程度まで薄くできる。このため、半導体素子、特にパワーデバイスのオン抵抗が低減されるので、導通時において半導体素子が発生する電力損失を低減することができる。こういった中で、スイッチング素子としてはデバイス形成の比較的容易である、ユニポーラ型のＳｉＣ接合型電界効果トランジスタ（以下ＳｉＣ−ＪＦＥＴと記す）が、一足先に量産化されている。   In recent years, semiconductor elements made of wide gap semiconductor materials such as silicon carbide (SiC) and gallium nitride (GaN) have attracted attention. These materials have a dielectric breakdown voltage strength as high as about 10 times that of Si, and the thickness of the drift layer for securing a withstand voltage can be reduced to about 1/10 of Si. For this reason, since the on-resistance of the semiconductor element, particularly the power device, is reduced, the power loss generated by the semiconductor element during conduction can be reduced. Under these circumstances, a unipolar SiC junction field effect transistor (hereinafter referred to as SiC-JFET), which is relatively easy to form a device as a switching element, has been mass-produced.

このようなＳｉＣ−ＪＦＥＴをスイッチング駆動するための駆動回路に関する技術として、特許文献１に記載の技術が知られている。本技術においては、ＳｉＣ−ＪＦＥＴのゲート・ソース間に、直列接続された２個の抵抗を介して、オン用のゲート駆動電圧が与えられる。２個の抵抗の内の一方にはＭＯＳＦＥＴが並列に接続される。ＭＯＳＦＥＴは、室温（２５℃）においてオフされ、高温（２５０℃）においてオンされる。これにより、高温時においては、ゲート抵抗が小さくなるため、ゲート・ソース間に、ゲート・ソース間の順方向立ち上がり電圧ＶＦ以上の大きな電圧が印加される。このため、ＳｉＣ−ＪＦＥＴをバイポーラ動作させて、オン抵抗を低減することができる。As a technique related to a drive circuit for switching and driving such a SiC-JFET, a technique described in Patent Document 1 is known. In the present technology, a gate drive voltage for turning on is applied between the gate and source of the SiC-JFET through two resistors connected in series. A MOSFET is connected in parallel to one of the two resistors. The MOSFET is turned off at room temperature (25 ° C.) and turned on at a high temperature (250 ° C.). Thus, at the time of high temperature, since the gate resistance is reduced, between the gate and source, forward rise voltage V F over a large voltage between the gate and source is applied. For this reason, the SiC-JFET can be operated in a bipolar manner to reduce the on-resistance.

特開２００９−２３９２１４号公報JP 2009-239214 A

上述した従来技術では、オン抵抗を小さくするために、ゲート・ソース間に立ち上がり電圧ＶＦ以上の電圧を印加するため、大きなゲート電流ＩＧが流れる。このゲート電流ＩＧによって電力損失が発生するが、従来技術においてはこのような電力損失については何ら考慮されていない。しかしながら、次に述べるように、ＳｉＣ−ＪＦＥＴの導通損失に対する、ゲート電流ＩＧによって発生する電力損失すなわちゲート損失の影響を無視することはできない。In the prior art described above, in order to reduce the on-resistance, for applying a voltage V F above voltage rise between the gate and the source, through a large gate current I G. The power loss by the gate current I G is generated, but not any consideration is given such a power loss in the prior art. However, as described next, for conduction loss of SiC-JFET, it can not be ignored influence of power loss or gate loss generated by the gate current I G.

スイッチング素子の導通時、オン抵抗Ｒｄｓから生じる導通損失ＰＲｄｓは、一般的に、式（１）に示す式によって表わされる。なお、式（１）において、ａおよびＩｄは、それぞれ定数およびドレイン電流である。When the switching element is conducting, the conduction loss P Rds generated from the on-resistance R ds is generally expressed by the equation shown in Equation (1). In the formula (1), a and I d are a constant and a drain current, respectively.

Figure 2015001603
Ｒｄｓは図２（ａ）に示したようにＶＧＳに反比例して小さくなるため、ある程度のゲート電圧を持たなければ、導通損失が増加してしまう。さらに、ＰＲｄｓは、ドレイン電流Ｉｄの２乗にも比例することから、主回路電流の値、すなわち負荷率（Load Factor：以下ＬＦと略記）によっても大きく変化する。
Figure 2015001603
 Since R ds decreases in inverse proportion to V GS as shown in FIG. 2A, the conduction loss increases without a certain gate voltage. Furthermore, P Rds, since it also proportional to the square of the drain current I d, the value of the main circuit current, i.e. the load factor: varies greatly depending (Load Factor hereinafter LF hereinafter).

ここで、ＳｉＣ−ＪＦＥＴを含むＪＦＥＴの構造はゲート層とソース層とがｐｎ接合を形成しており、導通時においてはゲート・ソース間の電流・電圧特性は順方向のダイオード特性を示す。したがって、図２（ｂ）に示すように、ゲート・ソース間電圧ＶＧＳに比例してゲート電流ＩＧは大きくなる。ＪＦＥＴの導通時には、ＭＯＳＦＥＴなどの他のスイッチング素子よりも比較的大きなＩＧが流れることから、他のスイッチング素子の場合にはほとんど無視できた、式（２）のゲート損失ＰＩｇが、ＪＦＥＴの場合には無視できない。なお、式（２）において、ＶＧは駆動回路が発生するゲート駆動電圧である。Here, in the structure of the JFET including the SiC-JFET, the gate layer and the source layer form a pn junction, and the current / voltage characteristics between the gate and the source exhibit forward diode characteristics when conducting. Accordingly, as shown in FIG. 2 (b), the gate current I G in proportion to the gate-source voltage V GS increases. JFET During conduction, since the flow is relatively large I G than other switching elements such as MOSFET, could largely ignored in the case of other switching elements, the gate loss P Ig of formula (2) is a JFET In case it cannot be ignored. In Expression (2), V G is a gate drive voltage generated by the drive circuit.

Figure 2015001603
上述したように、ＩＧはＶＧＳに比例して大きくなることから、ＪＦＥＴのゲート駆動電圧ＶＧをオンに必要な最低限の電圧にすることにより、ＰＩｇを低減することができる。
Figure 2015001603
 As described above, since I G increases in proportion to V GS , P Ig can be reduced by setting the gate drive voltage V G of the JFET to the minimum voltage necessary for turning on.

このＰＩｇを考慮すると、導通時損失Ｐｌｏｓｓ＿ｏｎは式（３）にて表わされる。Taking this P Ig into account, the conduction loss P loss_on is expressed by Equation (3).

Figure 2015001603
すなわち、ＪＦＥＴを用いる場合には、Ｒｄｓを小さくして、すなわちＰＲｄｓを小さくして導通時損失Ｐｌｏｓｓ＿ｏｎを低減させようとすると、ゲート・ソース間電圧ＶＧＳをある程度高く保つ必要がある。これによって大きなＩＧが流れて、ＰＩｇが増加する。すなわち、ＰＲｄｓとＰＩｇの間にはトレードオフ関係が存在する。さらに、ＰＲｄｓは図３に示すように、負荷率ＬＦすなわち主回路電流値によっても変化することから、ゲート電圧が一定である場合には、主回路電流値によっては、電力損失を増加させてしまう可能性がある。また、ＰＲｄｓおよびＰＩｇは、ＪＦＥＴの温度によってもその特性は変動する（図２（ｂ）参照）。
Figure 2015001603
 That is, when JFET is used, it is necessary to keep the gate-source voltage V GS high to some extent if R ds is reduced, that is, if P Rds is reduced to reduce the conduction loss P loss_on . Thus if a large I G flows, P Ig is increased. In other words, a trade-off relationship exists between the P Rds and P Ig. Further, as shown in FIG. 3, PRds also varies depending on the load factor LF, that is, the main circuit current value. Therefore, when the gate voltage is constant, depending on the main circuit current value, the power loss is increased. There is a possibility. The characteristics of P Rds and P Ig also vary depending on the temperature of the JFET (see FIG. 2B).

図４に示すように、ある一定のＬＦすなわち主回路電流に対し、Ｐｌｏｓｓ＿ｏｎは、ゲート電圧ＶＧＳを上げる程小さくなるＰＲｄｓとは異なり、あるゲート電圧値で損失が極小となる。したがって、ＰＩｇは、ＰＲｄｓと比べると小さいながらも、Ｐｌｏｓｓ＿ｏｎにおいて無視することはできない。さらに、Ｐｌｏｓｓ＿ｏｎの極小点は、Ｐｌｏｓｓ＿ｏｎを構成するＰＲｄｓおよびＰＩｇに温度依存性があることから、温度に依存して変化する。As shown in FIG. 4, with respect to certain LF or main circuit current that, P Loss_on, unlike P Rds made smaller as increasing the gate voltage V GS, the loss becomes minimum at a certain gate voltage. Therefore, P Ig is small but compared with P Rds, it can not be ignored in P loss_on. Furthermore, minimum point P Loss_on, since there is a temperature dependence P Rds and P Ig constituting the P Loss_on, varies depending on the temperature.

上述したことから分かるように、ゲート電圧を高くするのみではＰｌｏｓｓ＿ｏｎを最小限に抑えることはできない。従って、特許文献１に記載された従来技術では、ＳｉＣ−ＪＦＥＴの導通損失を確実に低減することが難しいという問題がある。As can be seen from the above, P loss_on cannot be minimized by merely increasing the gate voltage. Therefore, the conventional technique described in Patent Document 1 has a problem that it is difficult to reliably reduce the conduction loss of the SiC-JFET.

そこで、本発明は、ＳｉＣ−ＪＦＥＴなどのゲート・ソース間にｐｎ接合を有するユニポーラ型半導体スイッチング素子の導通時損失を確実に低減することができる駆動回路、およびそれを用いたインバータ装置を提供する。   Accordingly, the present invention provides a drive circuit capable of reliably reducing loss during conduction of a unipolar semiconductor switching element having a pn junction between a gate and a source such as a SiC-JFET, and an inverter device using the drive circuit. .

本発明の半導体スイッチング素子の駆動回路は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、前記半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路であって、前記半導体スイッチング素子の導通時に、前記半導体スイッチング素子のゲート・ソース間にゲート・ソース間電圧を印加するオン用駆動回路部と、前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記ゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備えることを特徴とする。   The semiconductor switching element drive circuit of the present invention is a semiconductor switching element drive circuit that is connected to the gate of a unipolar semiconductor switching element having a pn junction between the gate and the source and drives the semiconductor switching element on and off. An on-drive circuit section for applying a gate-source voltage between the gate and source of the semiconductor switching element when the semiconductor switching element is conductive, and a current detection means for detecting a main circuit current flowing through the semiconductor switching element And gate-source voltage control means for changing the gate-source voltage according to the value of the main circuit current detected by the current detection means when the semiconductor switching element is conductive. And

また、本発明の電力変換装置は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の第１および第２の半導体スイッチング素子が直列接続される直列接続回路を交流の相数分備え、前記直列接続回路の両端からなる直流端子と、前記第１および第２の半導体スイッチング素子の相互接続点からなる交流端子と、前記第１および第２の半導体スイッチングの各ゲートにそれぞれ接続される第１および第２の駆動回路とを備える電力変換装置であって、前記第１の駆動回路は前記第１の半導体スイッチング素子の導通時に、前記第１の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第１のオン用駆動回路部と、前記第２の駆動回路は前記第２の半導体スイッチング素子の導通時に、前記第２の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第２のオン用駆動回路部と、前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、前記第１の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第１の半導体スイッチング素子のゲート・ソース間電圧を変更すると共に、前記第２の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第２の半導体スイッチング素子のゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備えることを特徴とする。   In addition, the power converter of the present invention includes a series connection circuit in which unipolar first and second semiconductor switching elements each having a pn junction between a gate and a source are connected in series, for the number of AC phases, and the series connection First and second DC terminals connected to respective terminals of the circuit, AC terminals consisting of interconnection points of the first and second semiconductor switching elements, and gates of the first and second semiconductor switching circuits, respectively. 2. A power conversion device comprising two drive circuits, wherein the first drive circuit has a gate-source connection between the gate and source of the first semiconductor switching element when the first semiconductor switching element is conductive. A first on-drive circuit section for applying a voltage, and the second drive circuit when the second semiconductor switching element is turned on; A second on-drive circuit section for applying a gate-source voltage between the gate and source of the switching element, current detection means for detecting a main circuit current flowing in the semiconductor switching element, and the first semiconductor switching When the element is turned on, the gate-source voltage of the first semiconductor switching element is changed according to the value of the main circuit current detected by the current detection means, and the second semiconductor switching element is turned on. And a gate-source voltage control means for changing a gate-source voltage of the second semiconductor switching element according to a value of the main circuit current detected by the current detection means. To do.

本発明によれば、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子が導通時に発生する、ゲート損失をも含む電力損失を低減することができる。さらに、本発明による駆動回路を電力変換装置に適用することにより、電力変換装置が発生する電力損失を低減することができる。   According to the present invention, it is possible to reduce power loss including gate loss, which occurs when a unipolar semiconductor switching element having a pn junction between a gate and a source is conductive. Furthermore, the power loss which a power converter device generate | occur | produces can be reduced by applying the drive circuit by this invention to a power converter device.

上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。   Problems, configurations, and effects other than those described above will become apparent from the following description of embodiments.

第１の実施例である半導体スイッチング素子の駆動回路を示す。1 shows a driving circuit for a semiconductor switching element according to a first embodiment. オン抵抗とゲート電圧の関係の一例を示す。An example of the relationship between on-resistance and gate voltage is shown. ゲート電流とゲート電圧の関係の一例を示す。An example of the relationship between gate current and gate voltage is shown. 導通損失およびゲート損失と、ゲート電圧との関係の一例を示す。An example of the relationship between conduction loss and gate loss and gate voltage is shown. 導通時損失とゲート電圧の関係の一例を示す。An example of the relationship between loss during conduction and gate voltage is shown. 第１の実施例における動作波形を示す。The operation | movement waveform in a 1st Example is shown. 第２の実施例である半導体スイッチング素子の駆動回路を示す。The drive circuit of the semiconductor switching element which is a 2nd Example is shown. 第２の実施例における動作波形を示す。The operation | movement waveform in a 2nd Example is shown. 第２の実施例における他の動作波形を示す。The other operation | movement waveform in a 2nd Example is shown. 第３の実施例である電力変換装置を示す。The power converter device which is a 3rd Example is shown. 第４の実施例である電力変換装置を示す。The power converter device which is a 4th Example is shown.

本発明による駆動回路は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路であって、半導体スイッチング素子の導通時において、主回路電流の値に応じて、ゲート・ソース間の電圧を変更する。これにより、オン抵抗による損失およびゲート損失を含む導通時損失を低減することができる。   A driving circuit according to the present invention is a driving circuit for a semiconductor switching element that drives an on / off of a unipolar semiconductor switching element having a pn junction between a gate and a source. The gate-source voltage is changed according to the value. As a result, loss during conduction including loss due to on-resistance and gate loss can be reduced.

上記本発明の一態様は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路である。本駆動回路は、半導体スイッチング素子の導通時において、半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加するオン用駆動回路部と、半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、半導体スイッチング素子の導通時において、電流検出手段によって検出される主回路電流の値に応じて、ゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備える。   One embodiment of the present invention is a driving circuit for a semiconductor switching element that is connected to a gate of a unipolar semiconductor switching element having a pn junction between a gate and a source and drives the semiconductor switching element on and off. This drive circuit includes an on-drive circuit section that applies a gate-source voltage between the gate and source of the semiconductor switching element and a current that detects a main circuit current flowing through the semiconductor switching element when the semiconductor switching element is conductive. Detection means; and gate-source voltage control means for changing the gate-source voltage in accordance with the value of the main circuit current detected by the current detection means when the semiconductor switching element is conductive.

上記一態様において、好ましくは、主回路電流に対し、半導体スイッチング素子のオン抵抗によって生じる電力損失と、ゲート電流によって生じる電力損失の和が極小範囲となるように、ゲート・ソース間電圧を変更する。これにより、確実に導通時損失が低減される。   In the above aspect, the gate-source voltage is preferably changed so that the sum of the power loss caused by the on-resistance of the semiconductor switching element and the power loss caused by the gate current is within a minimum range with respect to the main circuit current. . Thereby, the loss at the time of conduction | electrical_connection is reduced reliably.

なお、半導体スイッチング素子は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子であり、例えば上述したＪＦＥＴやＳＩＴである。   The semiconductor switching element is a unipolar semiconductor switching element having a pn junction between the gate and the source, such as the above-described JFET or SIT.

また、半導体スイッチング素子の構成材料はＳｉＣなどのワイドギャップ半導体のみならず、シリコンであっても良い。   The constituent material of the semiconductor switching element may be not only a wide gap semiconductor such as SiC but also silicon.

以下、本発明の実施例を、図面を使用して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の第１の実施例である半導体スイッチング素子の駆動回路を示す。なお、本実施例および後述する他の実施例における主回路素子はＳｉＣ−ＪＦＥＴであるが、単にＪＦＥＴと記す。   FIG. 1 shows a driving circuit for a semiconductor switching element according to a first embodiment of the present invention. In addition, although the main circuit element in a present Example and the other Example mentioned later is SiC-JFET, it is only described as JFET.

主回路１００は、スイッチング素子であるＪＦＥＴ１０１，ＪＦＥＴ１０１のゲートと、後述するゲート駆動回路１１０の出力との間に接続されるゲート抵抗１０５ａ，ゲート抵抗１０５ａに並列接続されるスピードアップコンデンサ１０５ｂ，ＪＦＥＴ１０１に流れる主回路電流を検出するカレント・トランス１０８ａ、およびＪＦＥＴ１０１の温度を検出する温度検出回路１０８ｂにより構成されている。ＪＦＥＴ１０１のゲートには、ゲート抵抗１０５ａおよびスピードアップコンデンサ１０５ｂを介して、ＪＦＥＴ１０１をオン・オフ駆動する駆動回路１１０が接続されている。   The main circuit 100 includes a gate resistor 105a connected between the gates of JFET101 and JFET101, which are switching elements, and an output of a gate drive circuit 110 described later, a speed-up capacitor 105b connected in parallel to the gate resistor 105a, and the JFET101. A current transformer 108a that detects the flowing main circuit current and a temperature detection circuit 108b that detects the temperature of the JFET 101 are configured. A driving circuit 110 that drives the JFET 101 on and off is connected to the gate of the JFET 101 via a gate resistor 105a and a speed-up capacitor 105b.

駆動回路１１０は、オン用駆動回路部として、オン用ゲート電源１１７、ゲート抵抗１１３ａを介してオン用ゲート電源１１７にコレクタが接続され、エミッタにオン用のゲート駆動電圧を出力するｎｐｎトランジスタ１１４を備える。ゲート抵抗１１３ａには、ゲート抵抗切替用のｐＭＯＳ１１２ａが並列接続され、ｐＭＯＳ１１２ａがオンするとゲート抵抗１１３ａの両端が短絡される。   The drive circuit 110 has an npn transistor 114 that outputs a gate drive voltage for turning on to an emitter, with a collector connected to the gate power supply 117 for turn-on via a gate power supply 117 for turn-on and a gate resistor 113a. Prepare. A gate resistance switching pMOS 112a is connected in parallel to the gate resistance 113a. When the pMOS 112a is turned on, both ends of the gate resistance 113a are short-circuited.

また、駆動回路１１０は、オフ用駆動回路部として、オフ用ゲート電源１１８、ゲート抵抗１１６を介してオフ用ゲート電源１１８にコレクタが接続され、エミッタにオフ用のゲート駆動電圧を出力するｐｎｐトランジスタ１１５を備える。   Further, the drive circuit 110 has a collector connected to the off-gate power source 118 via the off-gate power source 118 and the gate resistor 116 as an off-drive circuit unit, and outputs a gate drive voltage for off to the emitter. 115.

ｎｐｎトランジスタ１１４およびｐｎｐトランジスタ１１５が、駆動ロジック回路１１１によって相補的に駆動されることにより、駆動回路１１０は、オンおよびオフ用のゲート駆動電圧を出力する。また、ゲート・ソース間電圧制御回路１０９は、カレント・トランス１０８ａによって検出された主回路電流および温度検出回路１０８ｂによって検出されたＪＦＥＴ１０１の温度に基づいて、ｐＭＯＳ１１２ａにゲート抵抗切り替え信号を与えることにより、ＪＦＥＴ１０１とオン用のゲート電源１１７との間に接続されるゲート抵抗の総抵抗値、すなわち駆動回路１１０のオン用駆動回路部における実効的なゲート抵抗値を制御する。このゲート抵抗値は、本実施例において、ゲート抵抗１１３ａに比べて十分小さな、ｐＭＯＳ１１２ａのオン抵抗相当の抵抗値か、あるいはゲート抵抗１１３ａの抵抗値のいずれかに制御される。   When the npn transistor 114 and the pnp transistor 115 are complementarily driven by the drive logic circuit 111, the drive circuit 110 outputs gate drive voltages for on and off. Further, the gate-source voltage control circuit 109 provides a gate resistance switching signal to the pMOS 112a based on the main circuit current detected by the current transformer 108a and the temperature of the JFET 101 detected by the temperature detection circuit 108b. The total resistance value of the gate resistance connected between the JFET 101 and the on-gate power supply 117, that is, the effective gate resistance value in the on-drive circuit unit of the drive circuit 110 is controlled. In this embodiment, the gate resistance value is controlled to be either a resistance value corresponding to the on-resistance of the pMOS 112a or a resistance value of the gate resistance 113a, which is sufficiently smaller than the gate resistance 113a.

上記のように、本実施例では、駆動回路１１０において、主回路電流およびＪＦＥＴ１０１の温度に基づいて、オン用のゲート抵抗値を切り替える。これにより、ゲート電流ＩＧがゲート・ソース間電圧ＶＧＳに比例する特性を有し、かつオン抵抗Ｒｄｓによる導通損失ＰＲｄｓが主回路電流の２乗に比例する特性を有するＪＦＥＴ１０１が発生する、ゲート損失を含む導通時損失を、極小値あるいはそれに近い値に低減することができる。As described above, in this embodiment, in the drive circuit 110, the gate resistance value for turning on is switched based on the main circuit current and the temperature of the JFET 101. Accordingly, have the property of gate current I G is proportional to the voltage V GS between the gate and the source, and the on-resistance R ds by conduction losses P Rds is JFET101 is generated having a characteristic which is proportional to the square of the main circuit current The loss during conduction including the gate loss can be reduced to a minimum value or a value close thereto.

次に、本実施例の動作について説明する。   Next, the operation of this embodiment will be described.

カレント・トランス１０８ａによって検出された主回路電流が、予め設定された電流基準値Ｉ０（図５参照）よりも小さく、かつ温度検出回路１０８ｂにて検出されたＪＦＥＴ１０１の温度が、予め設定された温度基準値Ｔ０よりも低い場合、ゲート・ソース間電圧制御回路１０９はｐＭＯＳ１１２ａにオフ制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオフ状態であるため、ゲート抵抗１１３ａは短絡されない。このため、ＪＦＥＴ１０１のゲートとオン用ゲート電源１１７の間における実効的なゲート抵抗の値は、ゲート抵抗１０５ａおよびゲート抵抗１１３ａの各抵抗値の和となる。検出した主回路電流が電流基準値よりも大きく（およそ定格値の１／２以上）、かつ検出された温度が温度基準値よりも低い場合、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａにオフからオンへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオン状態となるため、ゲート抵抗１１３ａは短絡される。このため、実効的なゲート抵抗値は、ゲート抵抗１０５ａの抵抗値にほぼ等しくなり、小さくなる。そのため、ゲート駆動電圧の内、ゲート抵抗で分担する電圧値が小さくなり、その分、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧値を大きくすることができる。The main circuit current detected by the current transformer 108a is smaller than a preset current reference value I 0 (see FIG. 5), and the temperature of the JFET 101 detected by the temperature detection circuit 108b is preset. When the temperature is lower than the temperature reference value T 0 , the gate-source voltage control circuit 109 transmits an off control signal to the pMOS 112a. At this time, since the pMOS 112a is in an off state, the gate resistor 113a is not short-circuited. Therefore, the effective gate resistance value between the gate of the JFET 101 and the on-gate power supply 117 is the sum of the resistance values of the gate resistance 105a and the gate resistance 113a. When the detected main circuit current is larger than the current reference value (approximately ½ or more of the rated value) and the detected temperature is lower than the temperature reference value, the gate-source voltage control circuit 109 is turned off to the pMOS 112a. A control signal for transferring from ON to ON is transmitted. At this time, since the pMOS 112a is turned on, the gate resistor 113a is short-circuited. For this reason, the effective gate resistance value becomes substantially equal to the resistance value of the gate resistance 105a and becomes smaller. Therefore, the voltage value shared by the gate resistance in the gate drive voltage is reduced, and the voltage value applied between the gate and source of the JFET 101 can be increased accordingly.

ここで、ゲート・ソース間電圧ＶＧＳは、主回路電流が電流基準値よりも小さい場合と大きい場合の各場合で、ゲート損失も含めた導通時損失が極小値に近くなるように、ゲート抵抗切り替えによって制御される。例えば、図４において、ＬＦ＝５０〜１００％の場合、図中のゲート制御電圧の範囲でＶＧＳを制御することにより、導通時損失を極小にできる。このようなＶＧＳ制御のためには、予め図４で示すような関係を実測やシミュレーション等により求め、その結果に基づいて、ゲート抵抗１０５ａ，１１３ａの抵抗値やゲート電源１１７の電圧値を適宜設定する。Here, the gate-source voltage V GS is set so that the conduction loss including the gate loss is close to the minimum value in each case where the main circuit current is smaller than the current reference value and larger. Controlled by switching. For example, in FIG. 4, when LF = 50 to 100%, loss during conduction can be minimized by controlling V GS within the range of the gate control voltage in the figure. For such VGS control, the relationship as shown in FIG. 4 is obtained in advance by actual measurement, simulation, or the like, and the resistance values of the gate resistors 105a and 113a and the voltage value of the gate power supply 117 are appropriately set based on the results. Set.

なお、主回路電流を検出するために、シャント抵抗や電流センス機能つきのＪＦＥＴなどを使用しても良い。また、主回路電流を検出する箇所は、本実施例のようにＪＦＥＴ１０１のソース側とするほかに、ＪＦＥＴ１０１のドレイン側でも良い。さらに、主回路電流の検出手段としては、サーバ電源のように電源動作時に制御系にてモニターしている負荷率から、主回路電流値を算出しても良い。他方、温度検出回路１０８ｂとしては、例えばサーミスタなどの温度検出素子を使用する回路を用いることができる。   Note that a shunt resistor, a JFET with a current sensing function, or the like may be used to detect the main circuit current. Further, the location where the main circuit current is detected may be on the drain side of the JFET 101 in addition to the source side of the JFET 101 as in this embodiment. Further, as the main circuit current detection means, the main circuit current value may be calculated from the load factor monitored by the control system during power supply operation, such as a server power supply. On the other hand, as the temperature detection circuit 108b, for example, a circuit using a temperature detection element such as a thermistor can be used.

図５は、本実施例における動作波形を示す。図中、上から、ＪＦＥＴ１０１のドレイン電流すなわち主回路電流，ゲート抵抗切り替え用ｐＭＯＳ１１２ａのオン・オフ状態，ＪＦＥＴ１０１のオン抵抗，ゲート電流，導通時損失を示す。ここに示す導通時損失は、ＪＦＥＴ１０１のオン抵抗により生じる導通損失と、ゲート電流により生じるゲート損失の和である（後述する図７，８も同様）。図中、破線で示す、従来の固定のゲート抵抗を用いた場合に比べて、実線で示す、２段階のゲート抵抗値を用いた本実施例の場合は、オン抵抗を小さくすることができ、また、ゲート電流の増加も一定の値に抑えられる。これにより、ＪＦＥＴ１０１の導通時損失を確実に低減することができる。   FIG. 5 shows operation waveforms in this embodiment. In the figure, the drain current of the JFET 101, that is, the main circuit current, the ON / OFF state of the gate resistance switching pMOS 112a, the ON resistance of the JFET 101, the gate current, and the loss during conduction are shown from the top. The conduction loss shown here is the sum of the conduction loss caused by the on-resistance of the JFET 101 and the gate loss caused by the gate current (the same applies to FIGS. 7 and 8 described later). In the present embodiment using a two-stage gate resistance value indicated by a solid line, compared to the case of using a conventional fixed gate resistance indicated by a broken line in the figure, the on-resistance can be reduced, Also, the increase in gate current can be suppressed to a constant value. Thereby, the loss at the time of conduction | electrical_connection of JFET101 can be reduced reliably.

図５には、参考例として、本実施例よりも大きなゲート電流を流した場合についても動作波形を一点鎖線で示している。本参考例が示すように、ゲート電流を大きくするとオン抵抗は小さくなるが、ゲート損失が増大するため、導通時損失は、本実施例および従来例よりも大きくなる。   In FIG. 5, as a reference example, the operation waveform is shown by a one-dot chain line even when a gate current larger than that of the present embodiment is passed. As shown in this reference example, when the gate current is increased, the on-resistance is reduced, but the gate loss is increased, so that the conduction loss is larger than that of the present example and the conventional example.

なお、本実施例においては、スピードアップコンデンサ１０５ｂを設けることにより、ゲート抵抗値の変化が、ターンオン特性やターンオフ特性など、ＪＦＥＴのスイッチング特性に及ぼす影響を小さくすることができる。このため、ゲート抵抗の値が変化しても、スイッチングスピードを変えることなく高速駆動することが可能であるとともに、スイッチング損失の増加を抑えることができる。   In this embodiment, by providing the speed-up capacitor 105b, the influence of the change in the gate resistance value on the JFET switching characteristics such as the turn-on characteristic and the turn-off characteristic can be reduced. For this reason, even if the value of the gate resistance changes, it is possible to drive at high speed without changing the switching speed and to suppress an increase in switching loss.

図６は、本発明の第２の実施例である半導体スイッチング素子の駆動回路を示す。第１の実施例と同じ構成要素には、同一の記号を記載している。第２の実施例では、第１の実施例とは異なり、ゲート抵抗を３段階で切り替える。このため、ＪＦＥＴ１０１を駆動する駆動回路１１０のオン用駆動回路部において、さらに、ゲート抵抗切替用ｐＭＯＳ１１２ｂとゲート抵抗１１３ｂの直列接続回路がゲート抵抗１１３ａに並列に接続される。   FIG. 6 shows a driving circuit for a semiconductor switching element according to the second embodiment of the present invention. The same components as those in the first embodiment are denoted by the same symbols. In the second embodiment, unlike the first embodiment, the gate resistance is switched in three stages. For this reason, in the ON drive circuit section of the drive circuit 110 that drives the JFET 101, a series connection circuit of the gate resistance switching pMOS 112b and the gate resistance 113b is further connected in parallel to the gate resistance 113a.

なお、本実施例ではゲート抵抗を３段階で切り替えるが、ゲート抵抗１１３ａに並列接続される、ゲート抵抗切替用ｐＭＯＳとゲート抵抗の直列接続回路の数を増やすことで、４段以上の複数段で切り替えることもできる。   In this embodiment, the gate resistance is switched in three stages. However, by increasing the number of gate resistance switching pMOS and gate resistance series-connected circuits connected in parallel to the gate resistance 113a, the gate resistance can be changed in four or more stages. You can also switch.

図７は、第２の実施例の動作波形を示す。図中、上から、ＪＦＥＴ１０１のドレイン電流すなわち主回路電流，ゲート抵抗切り替え用ｐＭＯＳ１１２ａのオン・オフ状態，ゲート抵抗切り替え用ｐＭＯＳ１１２ｂのオン・オフ状態，ＪＦＥＴ１０１のオン抵抗，ゲート電流，導通時損失を示す。   FIG. 7 shows operation waveforms of the second embodiment. In the figure, from the top, the drain current of the JFET 101, that is, the main circuit current, the on / off state of the gate resistance switching pMOS 112a, the on / off state of the gate resistance switching pMOS 112b, the on resistance of the JFET 101, the gate current, and the conduction loss are shown. .

主回路電流が第１の電流基準値Ｉ１よりも小さい値の場合、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａおよびｐＭＯＳ１１２ｂにそれぞれオフ制御信号を伝達する。この時、ｐＭＯＳ１１２ａおよびｐＭＯＳ１１２ｂがオフ状態のため、実効的なゲート抵抗の値は、ゲート抵抗１０５ａとゲート抵抗１１３ａの各抵抗値の和であり、３段階中で最も大きな抵抗値となる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最も小さくなる。If the main circuit current of the first value smaller than the current reference value I 1, the gate-source voltage control circuit 109 transmits the respective off control signal to pMOS112a and PMOS112b. At this time, since the pMOS 112a and the pMOS 112b are in the off state, the effective gate resistance value is the sum of the resistance values of the gate resistance 105a and the gate resistance 113a, and is the largest resistance value in the three stages. For this reason, the voltage applied between the gate and the source of the JFET 101 is the smallest.

主回路電流が予め設定された第１の電流基準値Ｉ１よりも大きく（およそ定格値の１／３以上に）なると、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａはオフ状態のまま、ｐＭＯＳ１１２ｂをオフからオンへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａはオフ状態であり、ｐＭＯＳ１１２ｂはオン状態となるため、実効的なゲート抵抗の値は、ゲート抵抗１１３ａとゲート抵抗１１３ｂとの並列抵抗値とゲート抵抗１０５ａの抵抗値の和、すなわち３段階中で２番目に大きな抵抗値となる。そのため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は若干大きくなる。これにより、オン抵抗が小さくなり、ゲート電流も抑えられるため、導通時損失を低減することができる。When the main circuit current becomes larger than the preset first current reference value I 1 (approximately 1/3 or more of the rated value), the gate-source voltage control circuit 109 keeps the pMOS 112a in the off state and the pMOS 112b A control signal for transferring the signal from OFF to ON is transmitted. At this time, since the pMOS 112a is in the off state and the pMOS 112b is in the on state, the effective gate resistance value is the sum of the parallel resistance value of the gate resistance 113a and the gate resistance 113b and the resistance value of the gate resistance 105a. It becomes the second largest resistance value in three stages. Therefore, the voltage applied between the gate and source of JFET 101 is slightly increased. As a result, the on-resistance is reduced and the gate current is also suppressed, so that loss during conduction can be reduced.

さらに、主回路電流が、第１の電流基準値Ｉ１よりも大きく、かつ予め設定された第２の電流基準値Ｉ２を越えると（およそ定格値の２／３以上）、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａをオフからオンへ、ｐＭＯＳ１１２ｂをオンからオフへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオン状態となるため、実効的なゲート抵抗の値はゲート抵抗１０５ａの抵抗値となり、３段階中で最も小さくなる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最大となり、オン抵抗から生じる導通損失とゲート電流から生じるゲート損失の和を極小あるいは極小近くに抑えるゲート・ソース間電圧値となり、導通時損失が低減される。Further, when the main circuit current is larger than the first current reference value I 1 and exceeds the preset second current reference value I 2 (approximately 2/3 or more of the rated value), the gate-source connection The voltage control circuit 109 transmits control signals for shifting the pMOS 112a from off to on and the pMOS 112b from on to off. At this time, since the pMOS 112a is turned on, the effective gate resistance value becomes the resistance value of the gate resistance 105a, which is the smallest among the three stages. For this reason, the voltage applied between the gate and the source of JFET 101 is maximized, and the gate-source voltage value that suppresses the sum of the conduction loss caused by the on-resistance and the gate loss caused by the gate current to a minimum or close to the minimum is obtained. Reduced.

図８は、第２の実施例における別の動作波形を示す。図中、上から、ＪＦＥＴ１０１のドレイン電流すなわち主回路電流，ＪＦＥＴの検出温度，ゲート抵抗切り替え用ｐＭＯＳ１１２ａのオン・オフ状態，ゲート抵抗切り替え用ｐＭＯＳ１１２ｂのオン・オフ状態，ＪＦＥＴ１０１のオン抵抗，ゲート電流，導通時損失を示す。   FIG. 8 shows another operation waveform in the second embodiment. From the top, the drain current of the JFET 101, that is, the main circuit current, the detection temperature of the JFET, the on / off state of the gate resistance switching pMOS 112a, the on / off state of the gate resistance switching pMOS 112b, the on resistance of the JFET 101, the gate current, Indicates loss during conduction.

カレント・トランス１０８ａにて検出された主回路電流が予め設定された電流基準値よりも小さく、温度検出回路１０８ｂにて検出されたＪＦＥＴ１０１の温度が予め設定された温度基準値よりも低い場合、ゲート・ソース間電圧制御回路１０９はｐＭＯＳ１１２ａおよびｐＭＯＳ１１２ｂにそれぞれオフ制御信号を伝達する。この時、実効的なゲート抵抗の値は、ゲート抵抗１０５ａとゲート抵抗１１３ａの各抵抗値の和であり、３段階中で最も大きな抵抗値となる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最も小さくなる。   When the main circuit current detected by the current transformer 108a is smaller than a preset current reference value and the temperature of the JFET 101 detected by the temperature detection circuit 108b is lower than a preset temperature reference value, The source voltage control circuit 109 transmits an off control signal to each of the pMOS 112a and the pMOS 112b. At this time, the effective gate resistance value is the sum of the resistance values of the gate resistance 105a and the gate resistance 113a, which is the largest resistance value among the three stages. For this reason, the voltage applied between the gate and the source of the JFET 101 is the smallest.

主回路電流が予め設定された電流基準値Ｉ０よりも大きく（およそ定格値の１／３以上に）なると、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａはオフ状態のまま、ｐＭＯＳ１１２ｂをオフからオンへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａはオフ状態であり、ｐＭＯＳ１１２ｂはオン状態となるため、実効的なゲート抵抗の値は、ゲート抵抗１１３ａとゲート抵抗１１３ｂとの並列抵抗値とゲート抵抗１０５ａの抵抗値の和、すなわち３段階中で２番目に大きな抵抗値となる。そのため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は若干大きくなる。これにより、オン抵抗が小さくなり、ゲート電流も抑えられるため、導通時損失を低減することができる。When the main circuit current becomes larger than the preset current reference value I 0 (approximately 1/3 or more of the rated value), the gate-source voltage control circuit 109 keeps the pMOS 112a off and the pMOS 112b is turned off. Transmits a control signal for turning on. At this time, since the pMOS 112a is in the off state and the pMOS 112b is in the on state, the effective gate resistance value is the sum of the parallel resistance value of the gate resistance 113a and the gate resistance 113b and the resistance value of the gate resistance 105a. It becomes the second largest resistance value in three stages. Therefore, the voltage applied between the gate and source of JFET 101 is slightly increased. As a result, the on-resistance is reduced and the gate current is also suppressed, so that loss during conduction can be reduced.

さらに、主回路電流値は変化せず、検出された温度が予め設定された温度基準値Ｔ０よりも高くなると、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａをオフからオンへ、ｐＭＯＳ１１２ｂをオンからオフへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオン状態となるため、実効的なゲート抵抗の値はゲート抵抗１０５ａの抵抗値となり、３段階中で最も小さくなる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最大となり、オン抵抗から生じる導通損失とゲート電流から生じるゲート損失の和を極小あるいは極小近くに抑えるゲート・ソース間電圧値となり、導通時損失が低減される。Further, the main circuit current value does not change, and when the detected temperature becomes higher than the preset temperature reference value T 0 , the gate-source voltage control circuit 109 turns the pMOS 112a from off to on and turns on the pMOS 112b. A control signal for transferring from OFF to OFF is transmitted. At this time, since the pMOS 112a is turned on, the effective gate resistance value becomes the resistance value of the gate resistance 105a, which is the smallest among the three stages. For this reason, the voltage applied between the gate and the source of JFET 101 is maximized, and the gate-source voltage value that suppresses the sum of the conduction loss caused by the on-resistance and the gate loss caused by the gate current to a minimum or close to the minimum is obtained. Reduced.

なお、本実施例においても、第１の実施例と同様にスピードアップコンデンサ１０５ｂを設けることにより、スイッチングスピードを変えることなく高速駆動することが可能であるとともに、スイッチング損失の増加を抑えることができる。   In this embodiment as well, by providing the speed-up capacitor 105b as in the first embodiment, it is possible to drive at high speed without changing the switching speed and to suppress an increase in switching loss. .

図９は、本発明の第３の実施例である電力変換装置を示す。なお、本図において、図１の実施例と同じ構成要素には、同じ符号を記載している。   FIG. 9 shows a power converter according to a third embodiment of the present invention. In this figure, the same components as those in the embodiment of FIG.

図９の電力変換装置は、インバータ装置であり、主回路１００におけるＪＦＥＴ１０１および１０２をオン・オフスイッチングすることにより、直流電源１０７の直流電力を交流電力に変換する。図中の主回路１００は、インバータ装置の一相分であり、ＪＦＥＴ１０１とＪＦＥＴ１０２との直列接続回路を有する。なお、図示していないが、この直列接続回路は、交流の相数分の個数、例えば３相交流ならば３個、設けられる。   The power conversion device of FIG. 9 is an inverter device, and converts the DC power of the DC power source 107 into AC power by switching on and off JFETs 101 and 102 in the main circuit 100. A main circuit 100 in the figure is one phase of an inverter device, and has a series connection circuit of JFET 101 and JFET 102. Although not shown, this series connection circuit is provided for the number of AC phases, for example, three for a three-phase AC.

ＪＦＥＴ１０１とＪＦＥＴ１０２との直列接続回路の両端すなわち直流端子は、主回路配線インダクタンス１２７および１２８を介して直流電源１０７に接続される。交流電力は、ＪＦＥＴ１０１とＪＦＥＴ１０２との相互接続点すなわち交流端子から出力される。ＪＦＥＴ１０１および１０２は、それぞれ、ショットキーバリアダイオードなどのユニポーラ型のダイオード１０３および１０４が逆並列に接続される。これらのダイオードは、フリーホイールダイオードとして機能する。   Both ends of the series connection circuit of JFET 101 and JFET 102, that is, a DC terminal, are connected to DC power supply 107 via main circuit wiring inductances 127 and 128. The AC power is output from an interconnection point between JFET 101 and JFET 102, that is, an AC terminal. JFETs 101 and 102 are connected in parallel to unipolar diodes 103 and 104 such as Schottky barrier diodes, respectively. These diodes function as freewheeling diodes.

実施例１と同様に、ＪＦＥＴ１０１のゲートには、ゲート抵抗１０５ａおよびスピードアップコンデンサ１０５ｂを介して、図１に示した駆動回路１１０が接続される。ＪＦＥＴ１０１と同様に、ＪＦＥＴ１０２のゲートにも、ゲート抵抗１０６ａおよびスピードアップコンデンサ１０６ｂを介して、図１に示した駆動回路１１０と同様の構成を有する駆動回路１２０が接続される。ただし、駆動回路１１０におけるゲート・ソース間電圧制御回路１０９は、駆動回路１２０に対してもゲート抵抗を切り替えるための制御信号を伝達する。   As in the first embodiment, the drive circuit 110 shown in FIG. 1 is connected to the gate of the JFET 101 via a gate resistor 105a and a speed-up capacitor 105b. Similar to JFET 101, drive circuit 120 having the same configuration as drive circuit 110 shown in FIG. 1 is connected to the gate of JFET 102 via gate resistor 106a and speed-up capacitor 106b. However, the gate-source voltage control circuit 109 in the drive circuit 110 also transmits a control signal for switching the gate resistance to the drive circuit 120.

駆動回路１１０および１２０における各駆動ロジック回路は、制御回路１２１からの指令信号に応じて、各駆動回路におけるｎｐｎおよびｐｎｐトランジスタをオン・オフ駆動する。なお、本実施例において、主回路電流を検出するカレント・トランス１０８ａは、ＪＦＥＴ１０１とＪＦＥＴ１０２との接続点から取り出される交流出力配線に挿入される。また、温度検出回路１０８ｂは、ＪＦＥＴ１０１および１０２を代表して、ＪＦＥＴ１０２の温度を検出しているが、ＪＦＥＴ１０１の温度を検出しても良い。また、ＪＦＥＴ１０１およびＪＦＥＴ１０２の各温度を検出しても良い。   Each drive logic circuit in drive circuits 110 and 120 drives npn and pnp transistors in each drive circuit on and off in response to a command signal from control circuit 121. In this embodiment, the current transformer 108a for detecting the main circuit current is inserted into the AC output wiring taken out from the connection point between the JFET 101 and the JFET 102. The temperature detection circuit 108b detects the temperature of the JFET 102 on behalf of the JFETs 101 and 102, but may detect the temperature of the JFET 101. Further, each temperature of JFET 101 and JFET 102 may be detected.

駆動回路１１０および１２０は、実施例１と同様に、導通時において、ゲート抵抗を切り替えながら、ＪＦＥＴ１０１および１０２を駆動する。これにより、ＪＦＥＴ１０１および１０２におけるゲート損失をも含む導通時損失を極小値あるいは極小値に近い値に低減できる。従って、インバータ装置が発生する電力損失を低減することができる。   Similarly to the first embodiment, the drive circuits 110 and 120 drive the JFETs 101 and 102 while switching the gate resistance when conducting. As a result, the conduction loss including the gate loss in JFETs 101 and 102 can be reduced to a minimum value or a value close to the minimum value. Therefore, the power loss generated by the inverter device can be reduced.

図１０に、本発明の第４の実施例である電力変換装置を示す。なお、本図において、図１，６の実施例と同じ構成要素には、同じ符号を記載している。   In FIG. 10, the power converter device which is the 4th Example of this invention is shown. In the figure, the same components as those in the embodiment of FIGS.

本実施例は、第３の実施例とは異なり、駆動回路１１０および１２０として、図６に示した第２の実施例の駆動回路が用いられる。   In the present embodiment, unlike the third embodiment, the drive circuit of the second embodiment shown in FIG. 6 is used as the drive circuits 110 and 120.

駆動回路１１０および１２０は、第２の実施例と同様に、導通時において、ゲート抵抗を切り替えながら、ＪＦＥＴ１０１および１０２を駆動する。これにより、ＪＦＥＴ１０１および１０２におけるゲート損失も含む導通時損失を極小値あるいは極小値に近い値に低減できる。従って、インバータ装置が発生する電力損失を低減することができる。   As in the second embodiment, the drive circuits 110 and 120 drive the JFETs 101 and 102 while switching the gate resistance when conducting. As a result, the conduction loss including gate loss in the JFETs 101 and 102 can be reduced to a minimum value or a value close to the minimum value. Therefore, the power loss generated by the inverter device can be reduced.

なお、本発明は前述した各実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前述した各実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、さらに、ある実施形態の構成に他の実形態の構成を加えることも可能である。さらにまた、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。   In addition, this invention is not limited to each embodiment mentioned above, Various modifications are included. For example, each of the above-described embodiments has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described. A part of the configuration of an embodiment can be replaced with the configuration of another embodiment, and further, the configuration of another embodiment can be added to the configuration of an embodiment. Furthermore, it is possible to add, delete, or replace other configurations for a part of the configuration of each embodiment.

例えば、上述した実施例は、ＪＦＥＴだけでなく、ＳＩＴにも適用可能である。なお、これらの半導体スイッチング素子は、ノーマリオン型およびノーマリオフ型のいずれでも良い。さらに、半導体スイッチング素子を構成する半導体材料としては、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体や、従来から一般的に用いられているシリコン（Ｓｉ）を適用できる。なお、ワイドギャップ半導体を用いた場合、ｐｎ接合の順方向電圧が高く、ゲート損失が大きくなるため、本発明の効果は大きい。   For example, the above-described embodiments can be applied not only to JFETs but also to SITs. These semiconductor switching elements may be either a normally-on type or a normally-off type. Furthermore, as a semiconductor material constituting the semiconductor switching element, a wide gap semiconductor such as silicon carbide (SiC) or gallium nitride (GaN), or silicon (Si) that has been conventionally used can be applied. When a wide gap semiconductor is used, the forward voltage of the pn junction is high and the gate loss is large, so that the effect of the present invention is great.

また、駆動回路におけるｎｐｎトランジスタ１１４およびｐｎｐトランジスタ１１５はｐＭＯＳおよびｎＭＯＳなど他のスイッチング素子に代替可能である。さらに、オン用のゲート電源の電圧値を切り替えることにより、半導体スイッチング素子のゲート・ソース間電圧を変更しても良い。   Further, the npn transistor 114 and the pnp transistor 115 in the drive circuit can be replaced with other switching elements such as pMOS and nMOS. Furthermore, the gate-source voltage of the semiconductor switching element may be changed by switching the voltage value of the on-gate power supply.

また、電力変換装置としては、インバータ装置すなわち逆変換装置のほか順変換装置でも良い。これら電力変換装置における主回路に用いられるフリーホイールダイオードは、バイポーラ型のｐｎダイオードでも良い。   The power converter may be a forward converter as well as an inverter, that is, an inverse converter. The free wheel diode used in the main circuit in these power converters may be a bipolar pn diode.

１００…主回路，１０１，１０２…ＪＦＥＴ，１０３，１０４…ダイオード，１０５ａ，１０６ａ，１１３ａ，１１３ｂ、１１６…ゲート抵抗，１０５ｂ，１０６ｂ…スピードアップコンデンサ，１０７…直流電源，１０８ａ…レントトランス，１０８ｂ…温度検出回路，１０９…ゲート・ソース間電圧制御回路，１１０，１２０…駆動回路，１１１…駆動ロジック回路，１１２ａ，１１２ｂ…ｐＭＯＳ，１１４…ｎｐｎトランジスタ，１１５…ｐｎｐトランジスタ，１１７，１１８…ゲート電源，１２１…制御回路，１２７，１２８…主回路配線インダクタンス DESCRIPTION OF SYMBOLS 100 ... Main circuit, 101, 102 ... JFET, 103, 104 ... Diode, 105a, 106a, 113a, 113b, 116 ... Gate resistance, 105b, 106b ... Speed-up capacitor, 107 ... DC power supply, 108a ... Rent transformer, 108b ... Temperature detection circuit 109 ... Gate-source voltage control circuit 110, 120 ... Drive circuit, 111 ... Drive logic circuit, 112a, 112b ... pMOS, 114 ... npn transistor, 115 ... pnp transistor, 117, 118 ... Gate power supply, 121 ... Control circuit, 127,128 ... Main circuit wiring inductance

Claims (14)

ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、前記半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路であって、
前記半導体スイッチング素子の導通時に、前記半導体スイッチング素子のゲート・ソース間にゲート・ソース間電圧を印加するオン用駆動回路部と、
前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、
前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記ゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段と
を備える
ことを特徴とする半導体スイッチング素子の駆動回路。A semiconductor switching element driving circuit connected to a gate of a unipolar semiconductor switching element having a pn junction between a gate and a source and driving the semiconductor switching element on and off,
An on-drive circuit unit that applies a gate-source voltage between the gate and source of the semiconductor switching element when the semiconductor switching element is conductive;
Current detection means for detecting a main circuit current flowing through the semiconductor switching element;
Gate-source voltage control means for changing the gate-source voltage according to the value of the main circuit current detected by the current detection means when the semiconductor switching element is conductive. Semiconductor switching element drive circuit. 請求項１に記載される半導体スイッチング素子の駆動回路において、
前記半導体スイッチング素子におけるゲート電流は、前記ゲート・ソース間電圧に比例して大きくなる
ことを特徴とする半導体スイッチング素子の駆動回路。In the drive circuit of the semiconductor switching element according to claim 1,
The semiconductor switching element drive circuit, wherein a gate current in the semiconductor switching element increases in proportion to the gate-source voltage. 請求項２に記載される半導体スイッチング素子の駆動回路において、
前記ゲート・ソース間電圧制御手段は、前記導通時に前記半導体スイッチング素子に流れる前記主回路電流に対し、前記半導体スイッチング素子のオン抵抗によって生じる電力損失と、前記ゲート電流によって生じる電力損失との和が極小となるように、前記ゲート・ソース間電圧を変更する
ことを特徴とする半導体スイッチング素子の駆動回路。In the semiconductor switching element drive circuit according to claim 2,
The gate-source voltage control means is configured to calculate a sum of a power loss caused by an on-resistance of the semiconductor switching element and a power loss caused by the gate current with respect to the main circuit current flowing through the semiconductor switching element during the conduction. A drive circuit for a semiconductor switching element, wherein the gate-source voltage is changed so as to be minimized. 請求項３に記載される半導体スイッチング素子の駆動回路において、
前記ゲート・ソース間電圧制御手段は、前記半導体スイッチング素子のゲートと前記オン用駆動回路部が備えるゲート電源との間に接続されるゲート抵抗の抵抗値を変更することにより、前記ゲート・ソース間電圧を変更する
ことを特徴とする半導体スイッチング素子の駆動回路。In the drive circuit of the semiconductor switching element according to claim 3,
The gate-source voltage control means changes the resistance value of a gate resistor connected between the gate of the semiconductor switching element and a gate power supply included in the on-drive circuit unit, thereby A drive circuit for a semiconductor switching element, wherein the voltage is changed. 請求項４に記載される半導体スイッチング素子の駆動回路において、
前記半導体スイッチング素子のゲートと前記オン用駆動回路部が備えるゲート電源との間に接続されるスピードアップコンデンサを備える
ことを特徴とする半導体スイッチング素子の駆動回路。In the drive circuit of the semiconductor switching element according to claim 4,
A drive circuit for a semiconductor switching element, comprising: a speed-up capacitor connected between a gate of the semiconductor switching element and a gate power supply included in the ON drive circuit unit. 請求項１に記載される半導体スイッチング素子の駆動回路において、
さらに、前記半導体スイッチング素子の温度を検出する温度検出手段を備え、
前記ゲート・ソース間電圧制御手段は、前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値と、前記温度検出手段によって検出される前記温度の値とに応じて、前記ゲート・ソース間電圧を変更する
ことを特徴とする半導体スイッチング素子の駆動回路。In the drive circuit of the semiconductor switching element according to claim 1,
Furthermore, it comprises a temperature detection means for detecting the temperature of the semiconductor switching element,
The gate-source voltage control means is responsive to the value of the main circuit current detected by the current detection means and the temperature value detected by the temperature detection means when the semiconductor switching element is conductive. A drive circuit for a semiconductor switching element, wherein the gate-source voltage is changed. 請求項１に記載される半導体スイッチング素子の駆動回路において、
前記半導体スイッチング素子を構成する半導体材料が、ワイドギャップ半導体である
ことを特徴とする半導体スイッチング素子の駆動回路。In the drive circuit of the semiconductor switching element according to claim 1,
A semiconductor switching element driving circuit, wherein the semiconductor material constituting the semiconductor switching element is a wide gap semiconductor. ゲート・ソース間にｐｎ接合を備えるユニポーラ型の第１および第２の半導体スイッチング素子が直列接続される直列接続回路を交流の相数分備え、前記直列接続回路の両端からなる直流端子と、前記第１および第２の半導体スイッチング素子の相互接続点からなる交流端子と、前記第１および第２の半導体スイッチングの各ゲートにそれぞれ接続される第１および第２の駆動回路とを備える電力変換装置であって、
前記第１の駆動回路は前記第１の半導体スイッチング素子の導通時に、前記第１の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第１のオン用駆動回路部と、
前記第２の駆動回路は前記第２の半導体スイッチング素子の導通時に、前記第２の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第２のオン用駆動回路部と、
前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、
前記第１の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第１の半導体スイッチング素子のゲート・ソース間電圧を変更すると共に、前記第２の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第２の半導体スイッチング素子のゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段と
を備える
ことを特徴とする電力変換装置。A unipolar type first and second semiconductor switching elements each having a pn junction between the gate and the source are provided in series connection circuits for the number of AC phases, and a DC terminal consisting of both ends of the series connection circuit; A power conversion device comprising: an AC terminal comprising an interconnection point of first and second semiconductor switching elements; and first and second drive circuits connected to the gates of the first and second semiconductor switching, respectively. Because
The first driving circuit includes a first on-driving circuit unit that applies a gate-source voltage between a gate and a source of the first semiconductor switching element when the first semiconductor switching element is conductive;
The second drive circuit includes a second on-drive circuit unit that applies a gate-source voltage between the gate and the source of the second semiconductor switching element when the second semiconductor switching element is conductive;
Current detection means for detecting a main circuit current flowing through the semiconductor switching element;
The gate-source voltage of the first semiconductor switching element is changed according to the value of the main circuit current detected by the current detecting means when the first semiconductor switching element is turned on, and the second Gate-source voltage control means for changing the gate-source voltage of the second semiconductor switching element according to the value of the main circuit current detected by the current detection means when the semiconductor switching element is turned on; A power conversion device comprising: 請求項８に記載される電力変換装置において、
前記第１および第２の半導体スイッチング素子におけるゲート電流は、前記ゲート・ソース間電圧に比例して大きくなる
ことを特徴とする電力変換装置。In the power converter device described in Claim 8,
The power conversion device according to claim 1, wherein gate currents in the first and second semiconductor switching elements increase in proportion to the gate-source voltage. 請求項９に記載される電力変換装置において、
前記ゲート・ソース間電圧制御手段は、前記導通時に、前記主回路電流に対し、前記第１の半導体スイッチング素子のオン抵抗によって生じる電力損失と、前記ゲート電流によって生じる電力損失の和が極小範囲となるように、前記第１の半導体スイッチング素子のゲート・ソース間電圧を変更すると共に、前記第２の半導体スイッチング素子のオン抵抗によって生じる電力損失と、前記ゲート電流によって生じる電力損失との和が極小範囲となるように、前記第２の半導体スイッチング素子のゲート・ソース間電圧を変更する
ことを特徴とする電力変換装置。In the power converter device described in Claim 9,
The gate-source voltage control means has a minimum range in which the sum of the power loss caused by the on-resistance of the first semiconductor switching element and the power loss caused by the gate current is reduced with respect to the main circuit current during the conduction. As described above, the gate-source voltage of the first semiconductor switching element is changed, and the sum of the power loss caused by the on-resistance of the second semiconductor switching element and the power loss caused by the gate current is minimized. A power conversion device that changes a gate-source voltage of the second semiconductor switching element so as to be in a range. 請求項１０に記載される電力変換装置において、
前記ゲート・ソース間電圧制御手段は、前記第１半導体のスイッチング素子のゲートと前記第１のオン用駆動回路部が備えるゲート電源との間に接続されるゲート抵抗の抵抗値を変更することにより、前記第１半導体のスイッチング素子の前記ゲート・ソース間電圧を変更し、
前記ゲート・ソース間電圧制御手段は、前記第２の半導体のスイッチング素子のゲートと前記第２のオン用駆動回路部が備えるゲート電源との間に接続されるゲート抵抗の抵抗値を変更することにより、前記第２半導体のスイッチング素子の前記ゲート・ソース間電圧を変更する
ことを特徴とする電力変換装置。In the power converter device described in Claim 10,
The gate-source voltage control means changes a resistance value of a gate resistor connected between a gate of the switching element of the first semiconductor and a gate power supply included in the first on-use drive circuit unit. Changing the gate-source voltage of the switching element of the first semiconductor,
The gate-source voltage control means changes a resistance value of a gate resistor connected between a gate of the second semiconductor switching element and a gate power supply included in the second on-drive circuit unit. To change the gate-source voltage of the switching element of the second semiconductor. 請求項１１に記載される電力変換装置において、
前記第１の半導体スイッチング素子のゲートと前記第１のオン用駆動回路部が備えるゲート電源との間に接続されるスピードアップコンデンサと、前記第２の半導体スイッチング素子のゲートと前記第２のオン用駆動回路部が備えるゲート電源との間に接続されるスピードアップコンデンサとを備える
ことを特徴とする電力変換装置。In the power converter device described in Claim 11,
A speed-up capacitor connected between a gate of the first semiconductor switching element and a gate power supply included in the first on-drive circuit unit; a gate of the second semiconductor switching element; and the second on-state A power conversion device comprising: a speed-up capacitor connected between a gate power supply included in the drive circuit unit for use. 請求項８に記載される電力変換装置において、
さらに、前記第１の半導体スイッチング素子あるいは前記第２の半導体スイッチング素子の温度を検出する温度検出手段を備え、
前記ゲート・ソース間電圧制御手段は、前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値と、前記温度検出手段によって検出される前記温度の値とに応じて、前記第１および第２の半導体スイッチング素子の前記ゲート・ソース間電圧を変更する
ことを特徴とする電力変換装置。In the power converter device described in Claim 8,
And a temperature detecting means for detecting the temperature of the first semiconductor switching element or the second semiconductor switching element,
The gate-source voltage control means is responsive to the value of the main circuit current detected by the current detection means and the temperature value detected by the temperature detection means when the semiconductor switching element is conductive. A power conversion device that changes the gate-source voltage of the first and second semiconductor switching elements. 請求項８に記載される電力変換装置において、
前記第１および第２の半導体スイッチング素子を構成する半導体材料が、ワイドギャップ半導体である
ことを特徴とする電力変換装置。In the power converter device described in Claim 8,
A power conversion device, wherein the semiconductor material constituting the first and second semiconductor switching elements is a wide gap semiconductor.
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