JPWO2013161568A1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
トレンチゲート電極の形成により発生する応力を適切に抑制可能な技術を提供することを目的とする。半導体装置は、半導体基板１と、半導体基板１表面に並設された、平面視ライン状の複数のトレンチゲート電極２とを備える。一の隣り合うトレンチゲート電極２間には、微細化領域３及び拡大領域４が規定されている。微細化領域３は、トレンチゲート電極２間の間隔が一定である領域である。拡大領域４は、上述の間隔が微細化領域３の一定の間隔から連続的に増加していき最終的に一定となる領域である。An object of the present invention is to provide a technique capable of appropriately suppressing stress generated by formation of a trench gate electrode. The semiconductor device includes a semiconductor substrate 1 and a plurality of trench gate electrodes 2 arranged in parallel on the surface of the semiconductor substrate 1 in a line shape in plan view. A miniaturized region 3 and an enlarged region 4 are defined between one adjacent trench gate electrode 2. The miniaturized region 3 is a region where the interval between the trench gate electrodes 2 is constant. The enlarged region 4 is a region in which the above-mentioned interval is continuously increased from the constant interval of the miniaturized region 3 and finally becomes constant.
Description
本発明は、半導体装置及びその製造方法に関し、主に数百ボルト以上の耐圧、数アンペア以上の電流を有するパワーエレクトロニクス用のスイッチング素子などを備える半導体装置及びその方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a switching element for power electronics having a withstand voltage of several hundred volts or more and a current of several amperes or more, and a method thereof.
パワーエレクトロニクスに用いられる半導体装置（パワー半導体デバイス）は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor）のようなスイッチング素子などを備えている。いずれも、半導体基板表面に対して垂直に電圧を保持、あるいは電流を流すことができ、ゲート電極に周期的に電圧を印加することで、上述の電圧を保持する状態と電流を流す状態とを交互に存在させることのできるスイッチング半導体装置(縦型デバイス)である。ＩＧＢＴとパワーＭＯＳＦＥＴとの違いは、扱うキャリアが前者はバイポーラ(電子とホール)であるのに対し、後者はモノポーラ(電子のみ)であるということにある。 A semiconductor device (power semiconductor device) used in power electronics includes a switching element such as an IGBT (Insulated Gate Bipolar Transistor) or a power MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor). In either case, the voltage can be held or the current can flow perpendicularly to the surface of the semiconductor substrate, and the above-described voltage holding state and current flowing state can be obtained by periodically applying a voltage to the gate electrode. This is a switching semiconductor device (vertical device) that can exist alternately. The difference between the IGBT and the power MOSFET is that the carrier handled is bipolar (electrons and holes) while the latter is monopolar (electrons only).
これらの半導体装置をパワーエレクトロニクスのスイッチング動作に用いる場合、装置自体で発生する電力損失を低減することが、機器全体の高性能化につながる。スイッチングには、四つの状態が存在し、具体的には、オンあるいはオフを維持した二つの定常状態と、オンからオフあるいはオフからオンに移行する二つの非定常状態とがある。装置自体の損失低減には、これら四つの状態のうち、＜１＞オンを維持した定常状態と＜２＞オンからオフに移行する非定常状態と、の二つの状態がポイントとなる。 When these semiconductor devices are used for the switching operation of power electronics, reducing the power loss generated in the device itself leads to high performance of the entire device. There are four states in switching. Specifically, there are two steady states in which on or off is maintained, and two unsteady states in which the transition is made from on to off or from off to on. For reducing the loss of the device itself, two of these four states are a steady state in which <1> is maintained and a non-steady state in which <2> is switched from on to off.
まず、＜１＞の状態の場合、損失は半導体装置に印加された電圧と流れる電流との積で決定されるが、電流は機器で定める一定量が必要であるため、損失を低減するには低電圧化する必要がある。ＩＧＢＴでは、半導体基板表面から裏面へ電子を注入することにより、裏面からのホールの湧き出しを促進し、装置内を大量のキャリアで埋めることで電導度変調効果を誘起し、見かけ上の装置内抵抗を下げて低電圧化を実現する。つまり、電導度変調効果を効率良く発生させることが低電圧化を実現するための有効な手段であり、一般には単位素子構造の微細化による電子注入領域の高密度化や領域自体を増やす、あるいは特許文献１のように装置内のホール密度を局所的に上げることで実現される(ＩＥ(Injection Enhanced)効果)。一方、パワーＭＯＳＦＥＴのようなモノポーラ動作を行う半導体装置では、特許文献２のように、単に微細化による高密度化や領域自体を増やすことで低電圧化が実現できる。いずれにしても、単純に低電圧化を実現した場合には、装置内を大量のキャリアが流れるため、何らかの原因で回路的に短絡した場合に、装置が壊れることがある。
First, in the state of <1>, the loss is determined by the product of the voltage applied to the semiconductor device and the flowing current. However, since the current needs a certain amount determined by the equipment, in order to reduce the loss. It is necessary to lower the voltage. In IGBT, by injecting electrons from the front surface of the semiconductor substrate to the back surface, it promotes the outflow of holes from the back surface, and the conductivity modulation effect is induced by filling the inside of the device with a large amount of carriers. Lower voltage to achieve low voltage. In other words, efficient generation of the conductivity modulation effect is an effective means for realizing a low voltage, and in general, the density of the electron injection region is increased by miniaturizing the unit element structure, or the region itself is increased, or This is realized by locally increasing the hole density in the apparatus as in Patent Document 1 (IE (Injection Enhanced) effect). On the other hand, in a semiconductor device that performs a monopolar operation such as a power MOSFET, as described in
次に、＜２＞の状態では、電圧は機器で定める固定値になるまで上昇させるため、この状態で損失を低減するには、電圧が上昇する間に流れる過渡的な電流を低減する必要がある。これは、装置内に貯まったキャリアをすばやく追い出す、あるいは装置内でキャリアを消滅させることで実現できる。特に、キャリアをすばやく追い出す方法で損失低減を実現する場合、キャリアの抜け口となる拡散層の表面積をできるかぎり広くすることが重要となる。なお、オンからオフへの状態移行がスムーズに行われなかった場合、装置内の大量のキャリアが抜け切れず、装置が壊れる場合がある。 Next, in the state <2>, the voltage is increased until it reaches a fixed value determined by the device. Therefore, in order to reduce the loss in this state, it is necessary to reduce the transient current that flows while the voltage increases. is there. This can be realized by quickly expelling the carriers accumulated in the apparatus or by eliminating the carriers in the apparatus. In particular, in the case of realizing loss reduction by a method of quickly expelling carriers, it is important to make the surface area of the diffusion layer serving as a carrier outlet as wide as possible. In addition, when the state transition from on to off is not performed smoothly, a large amount of carriers in the apparatus cannot be completely removed, and the apparatus may be broken.
以上で述べたように、パワー半導体デバイスの損失低減には、素子の微細化（特許文献２）や特許文献１のようなＩＥ効果(キャリア濃度の局所的な向上)による低電圧化と、スイッチング時のキャリアの低減化（抜け及び消滅の向上化）が重要となる。なお、ゲート構造としては、半導体基板表面上に平面ゲート電極を形成する構造と、特許文献１、２に記載されているトレンチゲート電極を形成する構造とが考えられるが、縦型構造である関係上、トレンチゲート電極を形成する構造の方が低電圧化を実現でき、その結果、損失を低減することができる。
As described above, in order to reduce the loss of the power semiconductor device, the device is miniaturized (Patent Document 2), the voltage is reduced by the IE effect (local improvement in carrier concentration) as in
しかしながら、トレンチゲート電極は埋め込まれて形成されることから、その埋め込みによる応力が発生し、半導体装置が反る。例えば、特許文献１のようなライン状のトレンチゲート電極の場合、微細化により損失低減が期待できるが、半導体装置が反ってしまい、組み立て工程で不具合が発生する可能性が高くなる。
However, since the trench gate electrode is formed by being embedded, stress due to the embedding is generated and the semiconductor device is warped. For example, in the case of a line-shaped trench gate electrode as in
一方、特許文献２のように六角形状のトレンチゲート構造にすれば、半導体装置の反りが抑制され、高密度化によりキャリアを大量に発生させることができる。しかしながら、この高密度化によって、キャリアの抜ける領域も縮小してしまうことから、上述のとおり、装置破壊が生じる可能性がある。
On the other hand, if a hexagonal trench gate structure is used as in
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、トレンチゲート電極の形成により発生する応力を適切に抑制可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of appropriately suppressing the stress generated by the formation of the trench gate electrode.
本発明に係る半導体装置は、半導体基体と、前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極とを備え、一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第１領域と、前記間隔が前記第１領域の一定の間隔から連続的に増加していき最終的に一定となる第２領域とが規定されている。 A semiconductor device according to the present invention includes a semiconductor substrate and a plurality of trench gate electrodes arranged in parallel on the surface of the semiconductor substrate in a line shape in plan view, and the trench gate between the adjacent trench gate electrodes. A first region in which the distance between the electrodes is constant and a second region in which the distance is continuously increased from the constant distance of the first region and finally becomes constant are defined.
本発明によれば、一の隣り合うトレンチゲート電極間に、第１領域と、それより広い第２領域とが規定されている。したがって、トレンチゲート電極の形成により発生するトレンチ内部の応力の方向が変えられ、当該応力が分散される。よって、応力に起因する半導体基体の反りを抑制することができる。また、トレンチゲート電極の表面積を大きくすることができることから、低オン電圧化、ひいては、電力損失の低減化を実現することができる。 According to the present invention, a first region and a wider second region are defined between one adjacent trench gate electrode. Therefore, the direction of the stress inside the trench generated by the formation of the trench gate electrode is changed, and the stress is dispersed. Therefore, warpage of the semiconductor substrate due to stress can be suppressed. In addition, since the surface area of the trench gate electrode can be increased, it is possible to realize a low on-voltage and consequently a reduction in power loss.
＜実施の形態１＞
＜装置構成＞
図１は、本発明の実施の形態１に係る半導体装置の構成を概念的に示す立体図であり、図２は、その構成を概念的に示す平面図である。図１及び図２に示されるように、本実施の形態に係る半導体装置は、半導体基体である半導体基板１と、複数のトレンチゲート電極２とを備えている。なお、ここでは半導体基体は、半導体基板１であるとしているが、これに限ったものではなく、半導体基板と、当該半導体基板にＣＶＤ（Chemical Vapor Deposition）などにより積層された半導体層とからなる構造物であってもよい。<
<Device configuration>
FIG. 1 is a three-dimensional view conceptually showing the configuration of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a plan view conceptually showing the configuration. As shown in FIGS. 1 and 2, the semiconductor device according to the present embodiment includes a
複数のトレンチゲート電極２は、半導体基板１表面に並設されており、その各々が、平面視において平面視ライン状を有している。各トレンチゲート電極２は、半導体基板１表面のトレンチ内壁に形成されたゲート酸化膜２ａと、トレンチ内に形成されたゲート電極２ｂとを備えて構成されている。そして、隣り合うトレンチゲート電極２は、線対称となるように構成されている。
The plurality of
図２に示されるように、一の隣り合うトレンチゲート電極２間に、当該トレンチゲート電極２間の間隔が狭くかつ一定である微細化領域３（第１領域）と、トレンチゲート電極２の延在方向に沿って微細化領域３から逆側に進むにつれて、上述の間隔が当該微細化領域３の一定の間隔から連続的に増加していき最終的に一定となる拡大領域４（第２領域）とが規定されている。換言すれば、拡大領域４は、トレンチゲート電極２間の間隔が微細化領域３よりも広くかつ部分的に増減する領域である。微細化領域３及び拡大領域４は、トレンチゲート電極２に沿って交互に配置されており、また、微細化領域３及び拡大領域４がトレンチゲート電極２を挟んで配置されている。そして、平面視においてトレンチゲート電極２の拡大領域４に隣接する部分は、４５度程度の曲げ角度で屈曲されていることが望ましい。
As shown in FIG. 2, between one adjacent
図３及び図４は、それぞれ、図１及び図２に示した概念的な構成が適用された縦型のＣＳＴＢＴ（電荷蓄積型トレンチゲートバイポーラトランジスタ：Carrier Stored Trench gate Bipolar Transistor）１００の構成を示す立体図及び断面図である。 3 and 4 show the configuration of a vertical CSTBT (Carrier Stored Trench Gate Bipolar Transistor) 100 to which the conceptual configuration shown in FIGS. 1 and 2 is applied, respectively. It is a three-dimensional view and a sectional view.
このＣＳＴＢＴ１００が備える半導体基板１は、ドリフト層１１と、キャリア蓄積層１２と、チャンネル層であるベース層（チャネルドープ層）１３と、ソース層１４と、エミッタ層１５と、Ｎバッファ層１６と、コレクタ層（ドレイン層）１７とを含んでいる。また、このＣＳＴＢＴ１００は、層間絶縁膜２１と、エミッタ電極２２と、裏面コレクタ電極２３とを備えている。
The
以下、これら構成要素について詳しく説明する。まず、半導体基板１の表面構造について説明する。ドリフト層１１は、比較的低濃度のＮ型不純物を含むＮ型（第１導電型）の半導体層である。キャリア蓄積層１２は、キャリアを蓄積するＮ型の蓄積層であり、ドリフト層１１上に形成されている。
Hereinafter, these components will be described in detail. First, the surface structure of the
チャネル層であるベース層１３は、比較的高濃度のＰ型不純物を含むＰ型（第２導電型）の注入層であり、キャリア蓄積層１２を介してドリフト層１１上に形成されている。つまり、ベース層１３は、ドリフト層１１の一方主面側に形成されている。なお、半導体装置の動作時には、このベース層１３のトレンチゲート電極２周辺に位置する部分に、電流等が通過するチャネルが適宜形成される。
The
ソース層１４は、高濃度のＮ型不純物を含むＮ＋型の拡散層であり、微細化領域３に位置するベース層１３上に形成されている。エミッタ層１５は、高濃度のＰ型不純物を含むＰ＋型層であり、拡大領域４に位置するベース層１３上に形成されている。なお、本実施の形態では、ソース層１４の一部が拡大領域４に進出するように、ソース層１４及びエミッタ層１５が、微細化領域３と拡大領域４とを合わせた領域に形成されている。
The
層間絶縁膜２１は、半導体基板１及びトレンチゲート電極２上にこれらを覆うように形成されている。この層間絶縁膜２１には、図３の破線に示されるように、拡大領域４において、ソース層１４の一部及びエミッタ層１５上にコンタクトホール２１ａが設けられている。エミッタ電極２２は、コンタクトホール２１ａ内において、ソース層１４の一部及びエミッタ層１５と電気的に接続された状態で、層間絶縁膜２１上に形成されている。
The
次に、半導体基板１の裏面構造について説明する。Ｎバッファ層１６は、比較的高濃度のＮ型不純物を含むＮ型層であり、ドリフト層１１の裏面上に形成されている。コレクタ層１７は、比較的高濃度のＰ型不純物を含むＰ型層であり、Ｎバッファ層１６を介して、ドリフト層１１の裏面上（半導体基板１裏面）に一様に形成されている。つまり、コレクタ層１７は、ドリフト層１１の他方主面側に形成されている。裏面コレクタ電極２３は、コレクタ層１７上（半導体基板１裏面上）に一様に形成されている。
Next, the back surface structure of the
以上、図１及び図２に示した概念の適用例として、キャリア蓄積層１２を備えるＣＳＴＢＴ１００の構成を説明した。しかし、これは適用例の一例に過ぎず、例えば、図５に示されるように、キャリア蓄積層１２、Ｎバッファ層１６及びコレクタ層１７を省く代わりに、半導体基板１裏面側に高濃度のＮ＋型の半導体層３１を備えるパワーＭＯＳＦＥＴ２００に上述の概念を適用してもよい。また、拡散層やコンタクト構造などについても一例に過ぎずこれに限ったものではない。
The configuration of the
＜製造方法＞
まず、図６に示すように、半導体基板１表面全体に対してイオンを注入し、注入されたイオンを拡散するドライブ処理を行うことにより、ベース層１３やキャリア蓄積層１２などの拡散層を形成する。次に、注入マスクとなるレジスト３４をパターニングし、図７に示すようにソース層１４を形成するためにイオンを高ドーズ注入する。図７に示したイオン注入後にレジスト３４を除去し、比較的短時間のドライブ処理を行うことにより、ソース層１４を形成する。同様の手順で、エミッタ層１５を形成する。<Manufacturing method>
First, as shown in FIG. 6, diffusion processes such as a
それから、図８〜図１１に示される４段階の手順を経てゲート酸化膜２ａ及びゲート電極２ｂからなるトレンチゲート電極２を形成する。具体的には、まず、レジスト３５をパターニング後、半導体基板１を選択的にエッチングするエッチング処理を行う。そして、図８に示すように半導体基板１表面からドリフト層１１まで達する第１トレンチ３６を形成した後、レジスト３５を除去する。そして、図９に示すように、第１トレンチ３６の内壁表面に対して酸化処理を行うことにより、第１トレンチ３６の内壁にゲート酸化膜２ａを形成する。
Then, the
次に、図１０に示すように、半導体基板１表面全体に金属などの導電膜３７を成膜することにより、第１トレンチ３６内にゲート電極２ｂとなる導電膜３７が自己整合的に埋め込まれる。それから図１１に示すように、第１トレンチ３６内に埋め込まれた導電膜３７以外の導電膜３７を除去し、ゲート電極２ｂを形成する。つまり、トレンチゲート電極２が形成される。なお、ソース層１４、エミッタ層１５、トレンチゲート電極２の形成順はこれに限ったものではなく、どの順番で処理しても、これら３つの構成要素を形成することができる。
Next, as shown in FIG. 10, a
これら３つの構成要素を形成した後、半導体基板１及びトレンチゲート電極２を覆うように、一様な層間絶縁膜２１を形成する。そして、図１２に示すように、層間絶縁膜２１上にレジスト３８をパターン形成した後、層間絶縁膜２１を選択的にエッチングするエッチング処理を行うことにより、層間絶縁膜２１にコンタクトホール２１ａを形成する。その後、レジスト３８を除去する。そして、図１３に示すように、コンタクトホール２１ａが形成された構造物表面全体に導電膜を成膜することにより、エミッタ電極２２を形成し、表面構造が完成する。
After these three components are formed, a uniform
一方、裏面構造については、図６に示した処理と同様に、半導体基板１裏面全体に対してイオンを注入し、その後の熱処理によりイオンを拡散するドライブ処理を行うことで、Ｎバッファ層１６及びコレクタ層１７などの拡散層を形成する。それから、裏面コレクタ電極２３を半導体基板１裏面全体に成膜することで、図３及び図４に示したＣＳＴＢＴ１００が完成する。
On the other hand, for the back surface structure, similarly to the processing shown in FIG. 6, the
＜効果＞
以上のような本実施の形態に係る半導体装置によれば、一の隣り合うトレンチゲート電極２間に、微細化領域３と、拡大領域４とが規定されている。したがって、トレンチゲート電極２の形成（例えばドープドポリシリコンなどからなるゲート電極２ｂの埋め込み時）により発生するトレンチ内部の応力（引っ張り応力）の方向が変えられ、当該応力が分散される。よって、応力に起因する半導体基板１（チップ）の反りを抑制することができる。なお、平面視においてトレンチゲート電極２の拡大領域４に隣接する部分は、４５度程度の曲げ角度で屈曲されていることが望ましい。応力の分散と製造上の不良率との間にトレーとオフが成り立つ可能性があるためである。すなわち、曲げ角度を大きくすると、応力の分散は大きくなると考えられるが、その一方で、例えばワイヤボンディング時に半導体基板１や層間絶縁膜２１へのダメージも大きくなり、製造上の不良率が上がると考えられるからである。また本構造では、トレンチゲート電極２の表面積（トレンチ側壁の縁面積）を大きくすることができることから、低オン電圧化、ひいては、電力損失の低減化を実現することができる。<Effect>
In the semiconductor device according to the present embodiment as described above, the
また、本実施の形態では、ソース層１４が微細化領域３に形成されていることから、電子注入を局在化することができ、その結果、半導体装置の低オン電圧化を実現することができる。また、エミッタ層１５が拡大領域４に形成されていることから、効率的にキャリアを抜くことができる。その結果、オンからオフへのスイッチング時の電力損失を低減することができるとともに、装置が壊れる可能性を低減することができる。
In the present embodiment, since the
なお、本実施の形態では、キャリア蓄積層１２（ＩＧＢＴのみ）が形成されていることから、半導体装置の低オン電圧化の効果を高めることができる。 In the present embodiment, since the carrier storage layer 12 (IGBT only) is formed, the effect of reducing the on-voltage of the semiconductor device can be enhanced.
＜変形例＞
図１４〜図１７及び図１９は、実施の形態１の変形例に係る半導体装置の構成を示す平面図であり、図１８は、実施の形態１の変形例に係る半導体装置の構成を示す立体図である。<Modification>
14 to 17 and 19 are plan views showing the configuration of the semiconductor device according to the modification of the first embodiment, and FIG. 18 is a three-dimensional diagram showing the configuration of the semiconductor device according to the modification of the first embodiment. FIG.
微細化領域３が、隣り合うトレンチゲート電極２の間隔が狭くかつ一定である領域であり、拡大領域４が、上述の間隔が微細化領域３の一定の間隔から連続的に増加していき最終的に一定となる領域であれば、平面視におけるトレンチゲート電極２、微細化領域３及び拡大領域４の形状は、実施の形態１で示したものに限ったものではない。例えば、拡大領域４は、図１４に示すように八角形状を有していてもよく、あるいは、部分的に曲線形状を有していてもよい。
The
また、図１５に示すように、トレンチゲート電極２は、ラインから分岐された分岐部分２ｃを有し、当該分岐部分２ｃはトレンチゲート電極２の延在方向に沿って非周期的に配設されてもよく、図１６に示すように当該分岐部分２ｃ同士が互いに接続されていてもよい。このようにトレンチゲート電極２が形成された構成によれば、トレンチゲート電極２の表面積（トレンチ側壁の縁面積）を大きくすることができることから、低オン電圧化の効果を高めることができる。
As shown in FIG. 15, the
また、図１７に示すように、拡大領域４と接する一部のトレンチゲート電極２の幅が広く形成されてもよい。ここでは、上記間隔が増減する拡大領域４と接するトレンチゲート電極２に、拡大領域４側に突出する突出部２ｄが設けられることにより、上述の一部のトレンチゲート電極２の幅が広く形成されている。このようにトレンチゲート電極２が形成された構成によれば、電流のパスが制限されることから、低オン電圧化の効果を高めることができる。
In addition, as shown in FIG. 17, the width of a part of the
また、図１８に示すように、ドリフト層１１が、トレンチゲート電極２のライン方向と垂直方向に沿ってベース層１３及びエミッタ層１５を分断するように半導体装置を構成してもよい。あるいは、図１９に示すように、微細化領域３及び拡大領域４の大部分にエミッタ層１５を形成し、拡大領域４の縁部にソース層１４を形成してもよい。なお、層間絶縁膜２１を形成する前に、半導体基板１に対して図６及び図７に示した処理等を行えば、図１８及び図１９に示されるような拡散層パターンを形成することができる。
As shown in FIG. 18, the semiconductor device may be configured such that the
＜実施の形態２＞
＜装置構成＞
図２０は、本発明の実施の形態２に係る半導体装置（ＣＳＴＢＴ１００）の構成を示す立体図であり、図２１はその構成を示す断面図である。以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<
<Device configuration>
20 is a three-dimensional view showing the configuration of the semiconductor device (CSTBT 100) according to the second embodiment of the present invention, and FIG. 21 is a cross-sectional view showing the configuration. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
図２０及び図２１に示すように、本実施の形態では、所定のトレンチゲート電極２の代わりに、ゲート電圧が印加されないダミー電極４１が形成されている。そして、図２１に示すように、ダミー電極４１は、その電位を固定するために、エミッタ電極２２と電気的に接続されている。なお、ダミー電極４１とエミッタ電極２２とは、図２０には示されていない箇所で接続されているものとする。
As shown in FIGS. 20 and 21, in this embodiment, a
なお、図２０及び図２１に示す構成では、２本のトレンチゲート電極２と、２本のダミー電極４１とが交互に配列されている。しかし、本実施の形態に係る半導体装置の構成はこれに限ったものではなく、図２２に示すように１本のトレンチゲート電極２と、１本のダミー電極４１とが交互に配列される構成であってもよい。
20 and 21, the two
＜製造方法＞
本実施の形態に係る製造方法は、基本的には実施の形態１と変わらないが、ダミー電極４１にはゲート電圧が印加されないように構成するとともに、ダミー電極４１とエミッタ電極２２とを電気的に接続する必要がある。前者を実現するための最も簡単な方法としては、例えば、第１トレンチ３６の形成に用いられるレジストのパターンとして、トレンチゲート電極２の第１トレンチ３６とダミー電極４１のトレンチとを断線するパターンを用いればよい。また、後者を実現するためには、例えば、図２３に示すように、層間絶縁膜２１におけるコンタクトホール２１ａの形成に用いられるレジスト３８に、ダミー電極４１の一部に跨った開口端を形成すればよい。<Manufacturing method>
Although the manufacturing method according to the present embodiment is basically the same as that of the first embodiment, the
＜効果＞
以上のようなダミー電極４１が形成された本実施の形態に係る半導体装置によれば、実施の形態１と比較して、キャリアが流れるパス（チャネルの数）を減らすことができることから、電流を抑制することができる。これにより、何らかの原因で回路的に短絡した場合に、飽和電流を低減することができ、装置が壊れる可能性を低減することができる。また、本実施の形態に係る半導体装置の大きさが実施の形態１と同じであるとした場合に、相対的に装置内のトレンチゲート電極２の総本数が減ることから、実施の形態１と比較して、装置のゲート容量の低減することができ、かつ、ＥＭＩノイズの発生を抑制することができる。<Effect>
According to the semiconductor device according to the present embodiment in which the
なお、以上説明したように、本実施の形態に係る半導体装置の基本的な構造は、実施の形態１と変わらない。そのため、本実施の形態において、実施の形態１の変形例をそのまま適用することができる。 As described above, the basic structure of the semiconductor device according to the present embodiment is the same as that of the first embodiment. Therefore, in the present embodiment, the modification of the first embodiment can be applied as it is.
＜実施の形態３＞
＜装置構成＞
図２４は、本発明の実施の形態３に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態２で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態２と異なる点を中心に説明する。<
<Device configuration>
FIG. 24 is a three-dimensional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. Note that, in the semiconductor device according to the present embodiment, the same or similar components as those described in the second embodiment are denoted by the same reference numerals, and different points from the second embodiment will be mainly described.
実施の形態２と本実施の形態との構造的な差異点は、実施の形態２では、コレクタ層１７が半導体基板１裏面に一様に形成されていたが、本実施の形態では、高濃度のＮ型不純物を含む拡散層である裏面Ｎ＋拡散層４４が半導体基板１裏面に形成されている点である。つまり、本実施の形態では、裏面Ｎ＋拡散層４４が、ダミー電極４１の下方に位置するコレクタ層１７の代わりに形成されている。
The structural difference between the second embodiment and the present embodiment is that the
なお、本実施の形態に係る半導体装置は、図２４に示す構成に限ったものではなく、図２５に示すように、Ｎバッファ層１６を省いた構成であってもよい。
The semiconductor device according to the present embodiment is not limited to the configuration shown in FIG. 24, and may have a configuration in which
＜製造方法＞
半導体基板１裏面全体にイオン注入を行うのではなく、コレクタ層１７及び裏面Ｎ＋拡散層４４を形成するためにレジスト（マスク）をパターン形成してイオン注入を行うことを除けば、本実施の形態に係る製造方法は、実施の形態１と同じである。<Manufacturing method>
In this embodiment, except that ion implantation is not performed on the entire back surface of the
＜効果＞
以上のようなＮ＋拡散層４４が形成された本実施の形態に係る半導体装置によれば、同一半導体装置内に、並列接続されたスイッチング素子及びダイオードを含むブリッジ回路の一部を形成することができる。そのため、本来別々の素子として構成する必要がある２つの素子を１つの素子に集約することができることから、パワーデバイス製品の回路構成を簡素化・小型化することができる。また、スイッチング素子とダイオードとの間のワイヤボンディングを省略することができるため、省資源化の効果も期待できる。<Effect>
According to the semiconductor device according to the present embodiment in which the N +
なお、以上説明したように、本実施の形態に係る半導体装置の基本的な構造は、実施の形態１と変わらない。そのため、本実施の形態において、実施の形態１の変形例をそのまま適用することができる。 As described above, the basic structure of the semiconductor device according to the present embodiment is the same as that of the first embodiment. Therefore, in the present embodiment, the modification of the first embodiment can be applied as it is.
＜実施の形態４＞
＜装置構成＞
図２６は、本発明の実施の形態４に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<
<Device configuration>
FIG. 26 is a three-dimensional view showing the configuration of the semiconductor device according to the fourth embodiment of the present invention. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
本実施の形態と実施の形態１との構造的な差異点は、本実施の形態では、半導体基板１が、Ｎ型の不純物層からなるキャリア蓄積層４７を、キャリア蓄積層１２の代わりに備える点である。このキャリア蓄積層４７は、微細化領域３のみに位置するドリフト層１１及びベース層１３の間に形成されている。
The structural difference between the present embodiment and the first embodiment is that in this embodiment, the
＜製造方法＞
キャリア蓄積層４７を形成するためにレジスト（マスク）をパターン形成してイオン注入を行うことを除けば、本実施の形態に係る製造方法は、実施の形態１と同じである。<Manufacturing method>
The manufacturing method according to the present embodiment is the same as that in the first embodiment except that a resist (mask) is patterned to form the
＜効果＞
以上のようなキャリア蓄積層４７が形成された本実施の形態に係る半導体装置によれば、当該キャリア蓄積層４７にキャリアを貯めることができることから、低オン電圧化の効果を得ることができる。また、部分的にキャリア蓄積層４７を形成することで、層の揺らぎを抑えることができ、かつ、キャリアを貯める部分を限定化できるため、特性バラツキを抑制する効果も得ることができる。<Effect>
According to the semiconductor device according to the present embodiment in which the
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、または、実施の形態２に適用することができる。
In addition, although the case where the configuration according to the present embodiment is applied to the first embodiment has been described above, the configuration according to the present embodiment is similarly changed to the modification of the first embodiment or the embodiment. The present invention can be applied to
＜実施の形態５＞
＜装置構成＞
図２７は、本発明の実施の形態５に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<Embodiment 5>
<Device configuration>
FIG. 27 is a three-dimensional view showing the configuration of the semiconductor device according to the fifth embodiment of the present invention. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
本実施の形態と実施の形態１との構造的な差異点は、本実施の形態では、半導体基板１が、Ｎ型の不純物層からなるキャリア蓄積層５０を、キャリア蓄積層１２の代わりに備える点である。このキャリア蓄積層５０は、拡大領域４のみに位置するドリフト層１１及びベース層１３の間に形成されている。
The structural difference between the present embodiment and the first embodiment is that in this embodiment, the
＜製造方法＞
キャリア蓄積層５０を形成するためにレジスト（マスク）をパターン形成してイオン注入を行うことを除けば、本実施の形態に係る製造方法は、実施の形態１と同じである。<Manufacturing method>
The manufacturing method according to the present embodiment is the same as that of the first embodiment except that ion implantation is performed by patterning a resist (mask) to form the
＜効果＞
以上のようなキャリア蓄積層５０が形成された本実施の形態に係る半導体装置によれば、当該キャリア蓄積層５０にキャリアを貯めることができることから、低オン電圧化の効果を得ることができる。また、部分的にキャリア蓄積層５０を形成することで、層の揺らぎを抑えることができ、かつ、キャリアを貯める部分を限定化できるため、特性バラツキを抑制する効果も得ることができる。<Effect>
According to the semiconductor device according to the present embodiment in which the
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、または、実施の形態２に適用することができる。
In addition, although the case where the configuration according to the present embodiment is applied to the first embodiment has been described above, the configuration according to the present embodiment is similarly changed to the modification of the first embodiment or the embodiment. The present invention can be applied to
＜実施の形態６＞
＜装置構成＞
図２８は、本発明の実施の形態６に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<Embodiment 6>
<Device configuration>
FIG. 28 is a three-dimensional view showing the configuration of the semiconductor device according to the sixth embodiment of the present invention. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
本実施の形態と実施の形態１との構造的な差異点は、本実施の形態では、ドリフト層１１が、微細化領域３及び拡大領域４と合わせた領域に沿って交互に形成された、Ｎ型を有するＮリサーフ層５３（第１半導体層）及びＰ型を有するＰリサーフ層５４（第２半導体層）を内部に含む点である。本実施の形態では、微細化領域３の下方にＮリサーフ層５３が形成されており、拡大領域４の下方にＰリサーフ層５４が形成されている。
The structural difference between the present embodiment and the first embodiment is that, in the present embodiment, the drift layers 11 are alternately formed along the region combined with the
なお、本実施の形態に係る半導体装置は、これに限ったものではなく、ドリフト層１１が、微細化領域３及び拡大領域４と合わせた領域に沿って形成されたＮリサーフ層５３またはＰリサーフ層５４を内部に含む構成であってもよい。
The semiconductor device according to the present embodiment is not limited to this, and the
＜製造方法＞
実施の形態４と同様に、Ｎリサーフ層５３及びＰリサーフ層５４を形成するためにレジスト（マスク）をパターン形成してイオン注入を行う。ただし、これらが形成されるドリフト層１１が、半導体基板１表面から深い位置に存在するため、高加速したイオン注入を、それに対応した厚膜のレジスト（マスク）を用いて行う必要がある。<Manufacturing method>
As in the fourth embodiment, in order to form the
＜効果＞
以上のような本実施の形態に係る半導体装置によれば、Ｎリサーフ層５３及びＰリサーフ層５４により、キャリアの流れるパス（ルート）が制限されることから、低オン電圧化の効果を高めることができる。<Effect>
According to the semiconductor device according to the present embodiment as described above, the
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、実施の形態２、実施の形態４、または、実施の形態５に適用することができる。 In the above, the case where the configuration according to the present embodiment is applied to the first embodiment has been described. Similarly, the configuration according to the present embodiment can be applied to a modification of the first embodiment and the second embodiment. The present invention can be applied to the fourth embodiment or the fifth embodiment.
＜実施の形態７＞
＜装置構成＞
図２９は、本発明の実施の形態７に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<Embodiment 7>
<Device configuration>
FIG. 29 is a three-dimensional view showing the configuration of the semiconductor device according to the seventh embodiment of the present invention. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
本実施の形態と実施の形態１との構造的な差異点は、本実施の形態では、ドリフト層１１が、微細化領域３及び拡大領域４と合わせた領域に沿って形成されたＳｉＯ２などからなる絶縁層５７を内部に含む点である。Structural differences between this embodiment and the first embodiment, in this embodiment, the
＜製造方法＞
実施の形態４と同様に、絶縁層５７を形成するためにレジスト（マスク）をパターン形成してイオン注入を行う。ただし、これらが形成されるドリフト層１１が、半導体基板１表面から深い位置に存在するため、高加速した酸素イオン注入を、それに対応した厚膜のレジスト（マスク）を用いて行う必要がある。<Manufacturing method>
Similarly to
＜効果＞
以上のような本実施の形態に係る半導体装置によれば、絶縁層５７により、キャリアの流れるパス（ルート）が制限されることから、低オン電圧化の効果を高めることができる。<Effect>
In the semiconductor device according to the present embodiment as described above, since the path (route) through which carriers flow is limited by the insulating
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、実施の形態２、実施の形態４、または、実施の形態５に適用することができる。 In the above, the case where the configuration according to the present embodiment is applied to the first embodiment has been described. Similarly, the configuration according to the present embodiment can be applied to a modification of the first embodiment and the second embodiment. The present invention can be applied to the fourth embodiment or the fifth embodiment.
＜実施の形態８＞
＜装置構成＞
図３０は、本発明の実施の形態８に係る半導体装置の構成を示す断面図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<Eighth embodiment>
<Device configuration>
FIG. 30 is a cross-sectional view showing the configuration of the semiconductor device according to the eighth embodiment of the present invention. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
本実施の形態と実施の形態１との構造的な大きな差異点は、本実施の形態では、拡大領域４に位置するベース層１３上部に、トレンチゲート電極２の第１トレンチ３６と異なる第２トレンチ６０が設けられている点である。そして、本実施の形態では、エミッタ層１５は第２トレンチ６０底部に形成されており、エミッタ電極２２は、第２トレンチ６０内にて、エミッタ層１５及びベース層１３と電気的に接続されている。
The major structural difference between the present embodiment and the first embodiment is that, in the present embodiment, the second trench different from the
＜製造方法＞
本実施の形態に係る製造方法は、実施の形態１で説明した製造方法のうち、エミッタ層１５の形成は行わないで層間絶縁膜２１まで形成する。そして、コンタクトホール２１ａを形成する際に、図３１に示すように、層間絶縁膜２１のみならず、拡大領域４の半導体基板１表面（ベース層１３の表面）もエッチングすることにより、浅い第２トレンチ６０を形成する。<Manufacturing method>
The manufacturing method according to the present embodiment forms the
そして、本実施の形態では、図３２に示すように、この時点でイオン注入を行うことによりエミッタ層１５を第２トレンチ６０底部に形成する。なお、このイオン注入のマスクには、図３１に示されるレジスト３８を用いることが最適であるが、層間絶縁膜２１が十分厚く形成されていれば、当該マスクとして、レジスト３８除去後の層間絶縁膜２１を用いてもよい。その後、実施の形態１で説明したエミッタ電極２２の形成以降の工程と同様の工程を行うことにより、本実施の形態に係る半導体装置が完成する。
In this embodiment, as shown in FIG. 32, the
＜効果＞
以上のような本実施の形態に係る半導体装置によれば、半導体基板１表面からのキャリアの抜けを高めることができる。その結果、オンからオフへのスイッチング時の電力損失を低減することができるとともに、装置が壊れる可能性を低減することができる。<Effect>
According to the semiconductor device according to the present embodiment as described above, the escape of carriers from the surface of the
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、実施の形態２、及び、実施の形態４〜７のいずれかに適用することができる。
In the above, the case where the configuration according to the present embodiment is applied to the first embodiment has been described. Similarly, the configuration according to the present embodiment can be applied to a modification of the first embodiment and the second embodiment. And any of
＜実施の形態９＞
＜装置構成＞
図３３は、本発明の実施の形態９に係る半導体装置の構成を示す立体図であり、図３４は、その構成を示す断面図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<Embodiment 9>
<Device configuration>
FIG. 33 is a three-dimensional view showing the configuration of the semiconductor device according to the ninth embodiment of the present invention, and FIG. 34 is a cross-sectional view showing the configuration. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
本実施の形態と実施の形態１との構造的な大きな差異点は、本実施の形態では、タングステン（Ｗ）からなるタングステンプラグ６３が追加されている点である。ここでは、ソース層１４及びエミッタ層１５のそれぞれの上に、幅が狭いコンタクトホール２１ｂが層間絶縁膜２１に設けられている。そして、タングステンプラグ６３の上面が、層間絶縁膜２１の上面と同一面を成すように、タングステンプラグ６３がコンタクトホール２１ｂ内に充填されている。エミッタ電極２２は、層間絶縁膜２１及びタングステンプラグ６３上に形成されている。
A major structural difference between the present embodiment and the first embodiment is that a
＜製造方法＞
本実施の形態に係る製造方法は、実施の形態１で説明した製造方法のうち層間絶縁膜２１まで形成する。そして、層間絶縁膜２１上に、図１２に示した開口よりも幅が狭い開口が設けられたレジスト３８を形成した後、層間絶縁膜２１を選択的にエッチングするエッチング処理を行うことにより、層間絶縁膜２１にコンタクトホール２１ｂを形成する。<Manufacturing method>
The manufacturing method according to the present embodiment forms up to the
それから図３５に示すように、コンタクトホール２１ｂが形成された構造物表面全体にタングステン膜６４を成膜することにより、コンタクトホール２１ｂ内にタングステンプラグ６３となるタングステン膜６４が自己整合的に埋め込まれる。それから、コンタクトホール２１ｂ内に埋め込まれたタングステン膜６４以外のタングステン膜６４を除去し、タングステンプラグ６３を形成する。その後、実施の形態１で説明したエミッタ電極２２の形成以降の工程と同様の工程を行うことにより、本実施の形態に係る半導体装置が完成する。
Then, as shown in FIG. 35, by forming a tungsten film 64 on the entire surface of the structure in which the
＜効果＞
以上のような本実施の形態に係る半導体装置によれば、エミッタ電極２２を平坦化することができる。これにより、ワイヤボンディング性を高めることができ、かつワイヤボンドの金属疲労に関する信頼性を高めることができる。また、半導体装置のゲート不良の低減も期待できる。<Effect>
According to the semiconductor device according to the present embodiment as described above, the
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、実施の形態２、及び、実施の形態４〜８のいずれかに適用することができる。
In the above, the case where the configuration according to the present embodiment is applied to the first embodiment has been described. Similarly, the configuration according to the present embodiment can be applied to a modification of the first embodiment and the second embodiment. And any of
＜実施の形態１０＞
本実施の形態に係る半導体装置の構成は実施の形態１と同じであり、製造方法が実施の形態１と異なっている。なお、以下、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。<Embodiment 10>
The configuration of the semiconductor device according to the present embodiment is the same as that of the first embodiment, and the manufacturing method is different from that of the first embodiment. Hereinafter, in the semiconductor device according to the present embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points from the first embodiment will be mainly described.
＜製造方法＞
本実施の形態に係る製造方法は、実施の形態１で説明した製造方法のうちコンタクトホール２１ａの形成まで行う。その後、図３６に示すように、コンタクトホール２１ａ内にて半導体基板１表面と接触する金（Ａｕ）または白金（Ｐｔ）を含む金属膜６６を、層間絶縁膜２１上に形成する。それから、図３６の矢印に示されるように、金属膜６６に含まれる金または白金をライフタイムキラーとして半導体基板１表面に拡散させる熱処理を行う。その後、金属膜６６を除去し、実施の形態１で説明したエミッタ電極２２の形成以降の工程と同様の工程を行うことにより、本実施の形態に係る半導体装置が完成する。<Manufacturing method>
The manufacturing method according to the present embodiment is performed up to the formation of the
＜効果＞
以上のような本実施の形態に係る半導体装置の製造方法によれば、装置内の過剰なキャリアを消滅させることが可能となり、オンからオフへのスイッチング時の電力損失を低減することができる。また、局所的にライフタイムキラーを導入することで、必要以上のキャリアが消滅することを抑制すことができ、定常状態における特性劣化を最小限にとどめることができる。<Effect>
According to the method for manufacturing a semiconductor device according to the present embodiment as described above, it is possible to eliminate excess carriers in the device and reduce power loss during switching from on to off. Further, by introducing a lifetime killer locally, it is possible to suppress the disappearance of unnecessary carriers, and to minimize the deterioration of characteristics in a steady state.
なお、以上では、本実施の形態に係る構成を実施の形態１に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態１の変形例、実施の形態２、及び、実施の形態４〜９のいずれかに適用することができる。
In the above, the case where the configuration according to the present embodiment is applied to the first embodiment has been described. Similarly, the configuration according to the present embodiment can be applied to a modification of the first embodiment and the second embodiment. And, it can be applied to any of
＜変形例＞
図３７は、実施の形態１０の変形例に係る半導体装置の製造方法を示す図である。本実施の形態では、図３７の矢印に示すように、裏面コレクタ電極２３の形成後に、半導体基板１裏面にライフタイムキラーを導入するイオン照射を行う。<Modification>
FIG. 37 shows a method for manufacturing the semiconductor device according to the variation of the tenth embodiment. In the present embodiment, as shown by the arrows in FIG. 37, after the
以上のような本変形例に係る半導体装置の製造方法によれば、装置内の過剰なキャリアをさらに消滅させることが可能となり、オンからオフへのスイッチング時の電力損失をさらに低減することができる。 According to the method for manufacturing a semiconductor device according to the present modification as described above, it is possible to further eliminate excess carriers in the device, and to further reduce power loss during switching from on to off. .
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
１ 半導体基板、２ トレンチゲート電極、２ｃ 分岐部分、３ 微細化領域、４ 拡大領域、１１ ドリフト層、１３ ベース層、１４ ソース層、１５ エミッタ層、１７ コレクタ層、２１ 層間絶縁膜、２１ａ，２１ｂ コンタクトホール、２２ エミッタ電極、３６ 第１トレンチ、４１ ダミー電極、４４ Ｎ＋拡散層、４７ キャリア蓄積層、５０ キャリア蓄積層、５３ Ｎリサーフ層、５４ Ｐリサーフ層、５７ 絶縁層、６０ 第２トレンチ、６３ タングステンプラグ、６６ 金属膜、１００ ＣＳＴＢＴ。
DESCRIPTION OF
本発明に係る半導体装置は、半導体基体と、前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極とを備え、一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第１領域と、前記間隔が前記第１領域の一定の間隔から連続的に増加していき最終的に一定となる第２領域とが規定されており、前記半導体基体は、第１導電型を有する半導体層と、キャリアを蓄積可能な、前記半導体層の一方主面側に形成された前記第１導電型を有する蓄積層と、前記蓄積層上に形成された第２導電型を有するチャネル層と、前記第１領域に位置する前記チャネル層上に形成された前記第１導電型を有するソース層と、前記第２領域に位置する前記チャネル層上に形成された前記第２導電型を有するエミッタ層と、前記半導体層の他方主面側に形成された前記第２導電型を有するコレクタ層とを備える。
A semiconductor device according to the present invention includes a semiconductor substrate and a plurality of trench gate electrodes arranged in parallel on the surface of the semiconductor substrate in a line shape in plan view, and the trench gate between the adjacent trench gate electrodes. a first region is the spacing between the electrodes is constant, and a second region where the gap is continuously increased to gradually finally constant from constant spacing of the first region are defined, the semiconductor The base is formed on the storage layer, the semiconductor layer having the first conductivity type, the storage layer having the first conductivity type formed on the one main surface side of the semiconductor layer, capable of storing carriers. A channel layer having a second conductivity type; a source layer having the first conductivity type formed on the channel layer located in the first region; and a channel layer located in the second region. Has the second conductivity type An emitter layer that, Ru and a collector layer having the second conductivity type formed on the other main surface of the semiconductor layer.
本発明に係る半導体装置は、半導体基体と、前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極とを備え、一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第１領域と、前記間隔が前記第１領域の一定の間隔から連続的に増加していき最終的に一定となる第２領域とが規定されており、前記半導体基体は、第１導電型を有する半導体層と、キャリアを蓄積可能な、前記半導体層の一方主面側に形成された前記第１導電型を有する蓄積層と、前記蓄積層上に形成された第２導電型を有するチャネル層と、前記第１領域に位置するとともに、前記第１領域と前記第２領域との境界部分において前記第２領域側にも位置する前記チャネル層上に形成された前記第１導電型を有するソース層と、前記ソース層を除く前記第２領域の全面に位置する前記チャネル層上に形成された前記第２導電型を有するエミッタ層と、前記半導体層の他方主面側に形成された前記第２導電型を有するコレクタ層とを備える。前記第２領域の輪郭の内側にコンタクト領域が設けられている。
A semiconductor device according to the present invention includes a semiconductor substrate and a plurality of trench gate electrodes arranged in parallel on the surface of the semiconductor substrate in a line shape in plan view, and the trench gate between the adjacent trench gate electrodes. A first region in which an interval between electrodes is constant, and a second region in which the interval is continuously increased from the constant interval of the first region and finally becomes constant. The base is formed on the storage layer, the semiconductor layer having the first conductivity type, the storage layer having the first conductivity type formed on the one main surface side of the semiconductor layer, capable of storing carriers. A channel layer having a second conductivity type, and formed on the channel layer located in the first region and also on the second region side at a boundary portion between the first region and the second region Having the first conductivity type A source layer, an emitter layer having the second region the second conductivity type formed on said channel layer located on the entire surface of excluding the source layer, formed on the other main surface of said semiconductor layer wherein And a collector layer having a second conductivity type. A contact region is provided inside the outline of the second region.
Claims (14)
前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極（２）と
を備え、
一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第１領域（３）と、前記間隔が前記第１領域の一定の間隔から連続的に増加していき最終的に一定となる第２領域（４）とが規定されている、半導体装置。A semiconductor substrate (1);
A plurality of trench gate electrodes (2) arranged in parallel on the surface of the semiconductor substrate in a line in plan view;
A first region (3) having a constant interval between the trench gate electrodes between one adjacent trench gate electrode, and the interval continuously increasing from a constant interval of the first region. And a second region (4) that is constant.
前記半導体基体（１）は、
第１導電型を有する半導体層（１１）と、
前記半導体層の一方主面側に形成された第２導電型を有するチャネル層（１３）と、
前記第１領域に位置する前記チャネル層上に形成された前記第１導電型を有するソース層（１４）と、
前記第２領域に位置する前記チャネル層上に形成された前記第２導電型を有するエミッタ層（１５）と、
前記半導体層の他方主面側に形成された前記第２導電型を有するコレクタ層（１７）と
を備える、半導体装置。The semiconductor device according to claim 1,
The semiconductor substrate (1)
A semiconductor layer (11) having a first conductivity type;
A channel layer (13) having a second conductivity type formed on one main surface side of the semiconductor layer;
A source layer (14) having the first conductivity type formed on the channel layer located in the first region;
An emitter layer (15) having the second conductivity type formed on the channel layer located in the second region;
A semiconductor device comprising: a collector layer (17) having the second conductivity type formed on the other main surface side of the semiconductor layer.
平面視において、前記トレンチゲート電極（２）は、前記ラインから分岐された分岐部分（２ｃ）を有し、前記分岐部分は、前記トレンチゲート電極の延在方向に沿って非周期的に配設されている、半導体装置。The semiconductor device according to claim 1 or 2, wherein
In plan view, the trench gate electrode (2) has a branch portion (2c) branched from the line, and the branch portion is aperiodically disposed along the extending direction of the trench gate electrode. A semiconductor device.
前記第２領域（４）と接する一部の前記トレンチゲート（２）電極の幅が広く形成されている、半導体装置。The semiconductor device according to claim 1 or 2, wherein
A semiconductor device in which a part of the trench gate (2) electrode in contact with the second region (4) is formed wide.
前記ソース層（１４）及び前記エミッタ層（１５）に電気的に接続されたエミッタ電極（２２）をさらに備え、
所定の前記トレンチゲート電極の代わりに、ゲート電圧が印加されず、かつ、前記エミッタ電極と電気的に接続されたダミー電極（４１）が形成されている、半導体装置。The semiconductor device according to claim 2,
An emitter electrode (22) electrically connected to the source layer (14) and the emitter layer (15);
Instead of the predetermined trench gate electrode, a semiconductor device in which a gate voltage is not applied and a dummy electrode (41) electrically connected to the emitter electrode is formed.
前記ダミー電極（４１）の下方に位置する前記コレクタ層（１７）の代わりに、前記第１導電型を有する不純物層（４４）が形成されている、半導体装置。The semiconductor device according to claim 5,
A semiconductor device, wherein an impurity layer (44) having the first conductivity type is formed in place of the collector layer (17) located below the dummy electrode (41).
前記半導体基体（１）は、
前記第１領域（３）のみに位置する前記半導体層（１１）及び前記チャネル層（１３）の間に形成された、キャリアを蓄積する蓄積層（４７）をさらに備える、半導体装置。The semiconductor device according to claim 2,
The semiconductor substrate (1)
A semiconductor device further comprising an accumulation layer (47) for accumulating carriers, which is formed between the semiconductor layer (11) and the channel layer (13) located only in the first region (3).
前記半導体基体（１）は、
前記第２領域（４）のみに位置する前記半導体層（１１）及び前記チャネル層（１３）の間に形成された、キャリアを蓄積する蓄積層（５０）をさらに備える、半導体装置。The semiconductor device according to claim 2,
The semiconductor substrate (1)
A semiconductor device further comprising an accumulation layer (50) for accumulating carriers, which is formed between the semiconductor layer (11) and the channel layer (13) located only in the second region (4).
前記半導体層（１１）は、
前記第１及び第２領域に沿って形成された前記第１導電型を有する第１半導体層（５３）若しくは前記第２導電型を有する第２半導体層（５４）、または、前記第１及び第２領域に沿って交互に形成された前記第１及び前記第２半導体層（５３，５４）を内部に含む、半導体装置。The semiconductor device according to claim 2,
The semiconductor layer (11)
The first semiconductor layer (53) having the first conductivity type or the second semiconductor layer (54) having the second conductivity type formed along the first and second regions, or the first and second regions A semiconductor device including therein the first and second semiconductor layers (53, 54) alternately formed along two regions.
前記半導体層（１１）は、
前記第１及び第２領域に沿って形成された絶縁層（５７）を内部に含む、半導体装置。The semiconductor device according to claim 2,
The semiconductor layer (11)
A semiconductor device comprising an insulating layer (57) formed along the first and second regions.
前記第２領域（４）に位置する前記チャネル層（１３）上部に前記トレンチゲート電極（２）の第１トレンチ（３６）と異なる第２トレンチ（６０）が設けられ、
前記エミッタ層は、前記第２トレンチ底部に形成され、
前記第２トレンチ内にて、前記エミッタ層（１５）及び前記チャネル層（１３）と電気的に接続されたエミッタ電極（２２）をさらに備える、半導体装置。The semiconductor device according to claim 2,
A second trench (60) different from the first trench (36) of the trench gate electrode (2) is provided on the channel layer (13) located in the second region (4),
The emitter layer is formed at a bottom of the second trench;
A semiconductor device, further comprising an emitter electrode (22) electrically connected to the emitter layer (15) and the channel layer (13) in the second trench.
前記ソース層（１４）及び前記エミッタ層（１５）のそれぞれの上にコンタクトホール（２１ｂ）が設けられた層間絶縁膜（２１）と、
前記コンタクトホール内に充填されたタングステンプラグ（６３）と、
前記層間絶縁膜及び前記タングステンプラグ上に形成されたエミッタ電極（２２）と
をさらに備える、半導体装置。The semiconductor device according to claim 2,
An interlayer insulating film (21) provided with a contact hole (21b) on each of the source layer (14) and the emitter layer (15);
A tungsten plug (63) filled in the contact hole;
A semiconductor device further comprising an emitter electrode (22) formed on the interlayer insulating film and the tungsten plug.
（ａ）コンタクトホール（２１ａ）が設けられた層間絶縁膜（２１）を、前記半導体基体上に形成する工程と、
（ｂ）前記工程（ａ）の後に、前記コンタクトホール内にて前記半導体基体（１）表面と接触する金または白金を含む金属膜（６６）を形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記金属膜に含まれる金または白金をライフタイムキラーとして前記半導体基体表面に拡散させる熱処理を行う工程と
を備える、半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 1,
(A) forming an interlayer insulating film (21) provided with contact holes (21a) on the semiconductor substrate;
(B) after the step (a), forming a metal film (66) containing gold or platinum in contact with the surface of the semiconductor substrate (1) in the contact hole;
(C) After the step (b), a step of performing a heat treatment for diffusing gold or platinum contained in the metal film to the surface of the semiconductor substrate as a lifetime killer is provided.
（ｄ）前記半導体基体（１）裏面にライフタイムキラーを導入するイオン照射を行う工程をさらに備える、半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 13,
(D) A method of manufacturing a semiconductor device, further comprising a step of performing ion irradiation for introducing a lifetime killer on the back surface of the semiconductor substrate (1).
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