JP2016111207A - Power semiconductor device - Google Patents

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裕二 村上
Yuji Murakami
裕二 村上
川上　剛史
Takashi Kawakami
剛史 川上
淳一 井手
Junichi Ide
淳一 井手
弦正 西
Tsurumasa Nishi
弦正 西
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Abstract

PROBLEM TO BE SOLVED: To provide a power semiconductor device ensuring stable switching operation.SOLUTION: A power semiconductor device includes an n-drift layer 4, a channel dope layer 3 formed on the n-drift layer 4, a trench gate 10 where a plurality of first regions meandering on the surface of the channel dope layer 3, while having a predetermined interval between adjacent regions, and second regions having an interval larger than the predetermined interval are existing alternately in the extension direction, and formed to reach the substrate from the surface, a high concentration n-type semiconductor layer 8 formed in the first region, and a high concentration p-type semiconductor layer 9 formed in the second region.SELECTED DRAWING: Figure 1

Description

本発明は、電力用半導体装置に関し、特に、パワーエレクトロニクスで用いられるバイポーラ型スイッチング半導体装置に関する。   The present invention relates to a power semiconductor device, and more particularly to a bipolar switching semiconductor device used in power electronics.

パワーエレクトロニクスで用いられるバイポーラ型スイッチング半導体装置（パワー半導体デバイス）の代表的なものとしては、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。ＩＧＢＴは、表面に対して垂直方向に高電圧を保持し、あるいは大電流を流すことができるスイッチング半導体装置（縦型デバイス）である。具体的には、ＩＧＢＴは、ゲート電極に対して１５Ｖ程度の電圧を周期的に印加することによって、高電圧を保持する状態（ＩＧＢＴオフ状態）と、大電流を流す状態（ＩＧＢＴオン状態）とを交互に切り替える（スイッチング動作させる）ことができる。   A typical bipolar switching semiconductor device (power semiconductor device) used in power electronics is, for example, an IGBT (Insulated Gate Bipolar Transistor). An IGBT is a switching semiconductor device (vertical device) that can maintain a high voltage in a direction perpendicular to the surface or can pass a large current. Specifically, the IGBT has a state in which a high voltage is maintained (IGBT off state) and a state in which a large current flows (IGBT on state) by periodically applying a voltage of about 15 V to the gate electrode. Can be switched alternately (switching operation).

一般的に、ＩＧＢＴをスイッチング動作させる場合において、ゲート電極に１５Ｖ程度の電圧を印加してＩＧＢＴオン状態にするとき、ＩＧＢＴには当該ＩＧＢＴに接続している機器の動作を安定させるための高い駆動能力が求められる。例えば、同じ電源電圧を用いてＩＧＢＴを動作させる場合において、ＩＧＢＴの定格が１０Ａのときは、その２倍となる２０Ａ以上の電流を流すことが可能なＩＧＢＴを用いる必要がある。   In general, when switching the IGBT, when a voltage of about 15 V is applied to the gate electrode to turn on the IGBT, the IGBT has a high drive for stabilizing the operation of the device connected to the IGBT. Ability is required. For example, when the IGBT is operated using the same power supply voltage, when the rating of the IGBT is 10 A, it is necessary to use an IGBT capable of flowing a current of 20 A or more that is twice that rating.

また、ＩＧＢＴには、正確なスイッチング動作を繰り返して行うことができるように、ナノ秒（ｎｓｅｃ）オーダでＩＧＢＴオン状態からＩＧＢＴオフ状態に移行する能力も求められている。具体的には、ゲート電極に印加された電圧を１５Ｖ程度から−１５Ｖ〜０Ｖ程度へと切り替えた場合において、ＩＧＢＴから当該ＩＧＢＴに接続している機器への電流の供給がナノ秒オーダで遮断され、かつナノ秒オーダでＩＧＢＴオフ状態に移行することが求められる。   The IGBT is also required to have the ability to shift from the IGBT on state to the IGBT off state in nanosecond (nsec) order so that accurate switching operation can be repeated. Specifically, when the voltage applied to the gate electrode is switched from about 15 V to about −15 V to about 0 V, the current supply from the IGBT to the device connected to the IGBT is cut off in nanosecond order. In addition, it is required to shift to the IGBT off state in nanosecond order.

従来、上記の要求を実現すべく種々の半導体装置が提案されている（例えば、特許文献１，２参照）。特許文献１では、平面視において八角形状のトレンチゲートと正方形状のトレンチゲートとを組み合わせ、かつ断面視においてトレンチゲートの側面全てにチャネルを形成する層を設けることによって、単位体積当たりのチャネルの密度を高めて従来の構造よりも高い駆動能力を達成している。また、八角形状のトレンチゲートと正方形状のトレンチゲートとを電気的に接続することによって、トレンチゲートの総延長が長くなることに起因するゲート抵抗の増大を抑制している。ゲート抵抗の増大を抑制することができれば、ゲート抵抗の影響を受けることなく、ゲート電極に印加する電圧の切り替えをナノ秒オーダでＩＧＢＴ全体に行き渡らせることができ、ＩＧＢＴオン状態からＩＧＢＴオフ状態に簡単に移行することができるようになる。   Conventionally, various semiconductor devices have been proposed to realize the above requirements (see, for example, Patent Documents 1 and 2). In Patent Document 1, the channel density per unit volume is obtained by combining an octagonal trench gate and a square trench gate in a plan view and providing a layer that forms a channel on all side surfaces of the trench gate in a cross-sectional view. To achieve higher driving ability than the conventional structure. Further, by electrically connecting the octagonal trench gate and the square trench gate, an increase in gate resistance due to an increase in the total extension of the trench gate is suppressed. If the increase in the gate resistance can be suppressed, the switching of the voltage applied to the gate electrode can be spread over the entire IGBT in nanosecond order without being affected by the gate resistance, and the IGBT is turned on from the IGBT on state. It will be easy to migrate.

また、特許文献２では、トレンチゲート内のゲート電極をＩＧＢＴの表面から突出して形成することによって、ゲート抵抗の増大を抑制している。また、駆動能力とのトレードオフになるが、ＩＧＢＴの奥行き方向（特許文献２の図８（ｃ）の紙面奥側の方向）において、チャネルを形成しない層であり、かつホール（正孔）キャリアが抜ける領域を広く確保することができれば、ＩＧＢＴをナノ秒オーダでＩＧＢＴオフ状態に移行することができる。   In Patent Document 2, an increase in gate resistance is suppressed by forming the gate electrode in the trench gate so as to protrude from the surface of the IGBT. In addition, although it is a trade-off with the driving capability, it is a layer that does not form a channel in the depth direction of the IGBT (the depth direction on the paper surface in FIG. 8C of Patent Document 2), and hole (hole) carriers. If it is possible to secure a wide area from which the IGBT is removed, the IGBT can be shifted to the IGBT OFF state in nanosecond order.

特許第３３６９３８８号公報（第１図）Japanese Patent No. 3369388 (FIG. 1) 特許第３９７６３７４号公報（第８図）Japanese Patent No. 3976374 (FIG. 8)

上述の通り、ＩＧＢＴの安定的なスイッチング動作を実現するためには、駆動能力を十分に確保する（例えば、定格の２倍以上の電流を流すことが可能な駆動能力を確保する）ことと、ＩＧＢＴに接続している機器に供給する電流をナノ秒オーダで遮断すること（すなわち、ＩＧＢＴをナノ秒オーダでＩＧＢＴオン状態からＩＧＢＴオフ状態に移行させること）との両立が重要である。   As described above, in order to realize a stable switching operation of the IGBT, a sufficient driving capability is ensured (for example, a driving capability capable of flowing a current more than twice the rating), It is important to balance the current supplied to the device connected to the IGBT with nanosecond order (that is, to shift the IGBT from the IGBT on state to the IGBT off state with nanosecond order).

特許文献１では、平面視において八角形状のトレンチゲートと正方形状のトレンチゲートとを組み合わせ、かつ断面視においてトレンチゲートの側面全てにチャネルを形成する層を設けることによって、従来の構造よりもＩＧＢＴの駆動能力を高めている。しかし、単位体積当たりのトレンチゲートとチャネルを形成する層との占有率が従来の構造よりも高くなるため、ＩＧＢＴから当該ＩＧＢＴに接続している機器に供給する電流の遮断性、すなわちＩＧＢＴ内のホールキャリアの抜け性（ＩＧＢＴからホールキャリアが抜ける程度）については不明である。特に、ホールキャリアは、電子キャリアよりも移動度が低く、かつＩＧＢＴの表面から抜けていくため、ＩＧＢＴの表面側でトレンチゲートやチャネルを形成する層の占有率が高い特許文献１のような構造では、ナノ秒オーダでＩＧＢＴオン状態からＩＧＢＴオフ状態に移行することができない可能性がある。   In Patent Document 1, an octagonal trench gate and a square-shaped trench gate are combined in a plan view, and a layer for forming a channel is formed on all side surfaces of the trench gate in a cross-sectional view. Increases driving ability. However, since the occupation ratio between the trench gate per unit volume and the layer forming the channel is higher than that of the conventional structure, the current supplied from the IGBT to the device connected to the IGBT is interrupted, that is, in the IGBT. The hole carrier detachability (the extent to which the hole carrier can be removed from the IGBT) is unknown. In particular, since the hole carrier has a lower mobility than the electron carrier and escapes from the surface of the IGBT, the structure as in Patent Document 1 in which the layer forming the trench gate and the channel is high on the surface side of the IGBT. Then, it may not be possible to shift from the IGBT on state to the IGBT off state in nanosecond order.

また、特許文献２では、特許文献１と比較して、駆動能力と電流の遮断性においてバランスの取れた構造を有している。しかし、特許文献２の構造では、トレンチゲートの間隔を４．０μｍ以下に狭めることによって、単位体積当たりのチャネル密度が高くなりＩＧＢＴの駆動能力を高めることができるが、ＩＧＢＴの奥行き方向において隣り合うトレンチゲートの間隔は変わらないため、当該間隔をサブミクロンオーダに狭めると、製造上トレンチゲート間の構造を維持することができなくなる。隣り合うトレンチゲートの間隔を狭めるにあたり、トレンチゲートの深さを３．０μｍ以下に浅くすれば、物理的な構造の維持は容易となるが、深さ方向のマージンが少なくなるため、電気的にチャネルを形成する層を維持することが困難となる。   In addition, Patent Document 2 has a structure that is more balanced in terms of driving capability and current interruption than Patent Document 1. However, in the structure of Patent Document 2, it is possible to increase the channel density per unit volume and increase the driving capability of the IGBT by narrowing the interval between the trench gates to 4.0 μm or less, but it is adjacent in the depth direction of the IGBT. Since the interval between the trench gates does not change, if the interval is reduced to the order of submicron, the structure between the trench gates cannot be maintained in manufacturing. If the trench gate depth is reduced to 3.0 μm or less in order to reduce the distance between adjacent trench gates, the physical structure can be easily maintained, but the margin in the depth direction is reduced. It becomes difficult to maintain the layer forming the channel.

このように、従来のＩＧＢＴでは、駆動能力を十分に確保することと、ＩＧＢＴに接続している機器に供給する電流をナノ秒オーダで遮断すること（すなわち、ＩＧＢＴをナノ秒オーダでＩＧＢＴオン状態からＩＧＢＴオフ状態に移行させること）とを両立することが構造上困難であると予想され、必ずしも安定的なスイッチング動作を行っているとはいえなかった。   As described above, in the conventional IGBT, sufficient driving capability is ensured and the current supplied to the device connected to the IGBT is cut off in nanosecond order (that is, the IGBT is turned on in nanosecond order in the IGBT on state). It is expected that it is difficult to achieve both of the above-mentioned transition to the IGBT off state from the viewpoint of the structure, and it cannot be said that a stable switching operation is necessarily performed.

本発明は、このような問題を解決するためになされたものであり、安定的なスイッチング動作を行うことが可能な電力用半導体装置を提供することを目的とする。   The present invention has been made to solve such a problem, and an object thereof is to provide a power semiconductor device capable of performing a stable switching operation.

上記の課題を解決するために、本発明による電力用半導体装置は、第１導電型の基板と、基板上に形成された第２導電型のチャネルドープ層と、チャネルドープ層の表面に複数蛇行して延設され、隣り合うもの同士間の蛇行した延設において、予め定められた間隔を有する第１の領域と、予め定められた間隔よりも大きい間隔を有する第２の領域とが延設の方向に沿って交互に存在し、かつ各々の深さにおいて、表面から基板に達するように形成されたトレンチゲートと、第１の領域に形成された第１導電型の第１の半導体層と、第２の領域に形成された第２導電型の第２の半導体層とを備える。   In order to solve the above problems, a power semiconductor device according to the present invention includes a first conductivity type substrate, a second conductivity type channel dope layer formed on the substrate, and a plurality of meanders on the surface of the channel dope layer. A first region having a predetermined interval and a second region having a larger interval than the predetermined interval in the meandering extension between adjacent ones A trench gate formed alternately to extend along the direction of the substrate and reaching the substrate from the surface at each depth; and a first semiconductor layer of a first conductivity type formed in the first region; And a second semiconductor layer of the second conductivity type formed in the second region.

本発明によると、電力用半導体装置は、第１導電型の基板と、基板上に形成された第２導電型のチャネルドープ層と、チャネルドープ層の表面に複数蛇行して延設され、隣り合うもの同士間の蛇行した延設において、予め定められた間隔を有する第１の領域と、予め定められた間隔よりも大きい間隔を有する第２の領域とが延設の方向に沿って交互に存在し、かつ各々の深さにおいて、表面から基板に達するように形成されたトレンチゲートと、第１の領域に形成された第１導電型の第１の半導体層と、第２の領域に形成された第２導電型の第２の半導体層とを備えるため、安定的なスイッチング動作を行うことが可能となる。   According to the present invention, a power semiconductor device includes a first conductivity type substrate, a second conductivity type channel dope layer formed on the substrate, and a plurality of meandering surfaces extending on the surface of the channel dope layer. In a meandering extension between matching objects, a first region having a predetermined interval and a second region having an interval larger than the predetermined interval are alternately arranged along the extending direction. A trench gate formed to reach the substrate from the surface at each depth, a first semiconductor layer of the first conductivity type formed in the first region, and formed in the second region Since the second semiconductor layer of the second conductivity type is provided, a stable switching operation can be performed.

本発明の実施の形態１による電力用半導体装置のセル部の構造の一例を示す立体断面図である。It is a three-dimensional sectional view showing an example of the structure of the cell portion of the power semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１による電力用半導体装置の製造工程の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing process of the power semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態１による電力用半導体装置の製造工程の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing process of the power semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態１による電力用半導体装置の製造工程の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing process of the power semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態１による電力用半導体装置の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the power semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態２による電力用半導体装置のセル部の構造の一例を示す立体断面図である。It is a three-dimensional sectional view showing an example of the structure of the cell portion of the power semiconductor device according to the second embodiment of the present invention. 本発明の実施の形態３による電力用半導体装置の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the power semiconductor device by Embodiment 3 of this invention. 本発明の実施の形態４による電力用半導体装置のセル部の構造の一例を示す立体断面図である。It is a three-dimensional sectional view showing an example of the structure of the cell portion of the power semiconductor device according to the fourth embodiment of the present invention.

本発明の実施の形態について、図面に基づいて以下に説明する。   Embodiments of the present invention will be described below with reference to the drawings.

＜実施の形態１＞
まず、本発明の実施の形態１による電力用半導体装置の構造について説明する。 <Embodiment 1>
First, the structure of the power semiconductor device according to the first embodiment of the present invention will be described.

図１は、本実施の形態１による電力用半導体装置のセル部の構造の一例を示す立体断面図である。なお、本実施の形態では、電力用半導体装置はＩＧＢＴであるものとして説明する。   FIG. 1 is a three-dimensional sectional view showing an example of the structure of the cell portion of the power semiconductor device according to the first embodiment. In the present embodiment, the power semiconductor device is assumed to be an IGBT.

図１に示すように、ＩＧＢＴは、ｎ型（第１導電型）の基板であるｎドリフト層４の表面側にチャネルドープ層３が形成され、ｎドリフト層４の裏面側にｎバッファ層５およびｐコレクタ層６が形成されている。また、チャネルドープ層３の表面からｎドリフト層４に達するようにトレンチが形成されている。ここで、当該トレンチに形成されたゲート電極１およびゲート酸化膜２（図１中の破線で囲んだ部分）を総称してトレンチゲート１０という。   As shown in FIG. 1, in the IGBT, a channel dope layer 3 is formed on the surface side of an n drift layer 4 which is an n-type (first conductivity type) substrate, and an n buffer layer 5 is formed on the back side of the n drift layer 4. And the p collector layer 6 is formed. A trench is formed so as to reach n drift layer 4 from the surface of channel dope layer 3. Here, the gate electrode 1 and the gate oxide film 2 (portion surrounded by a broken line in FIG. 1) formed in the trench are collectively referred to as a trench gate 10.

トレンチゲート１０は、チャネルドープ層３の表面に複数蛇行して延設され、隣り合うもの同士間の蛇行した延設において、狭い領域（予め定められた間隔を有する第１の領域）と、広い領域（予め定められた間隔よりも大きい間隔を有する第２の領域）とが延設の方向に沿って交互に存在し、かつ各々の深さにおいて、表面からｎドリフト層４に達するように形成されている。このように、隣り合うトレンチゲート１０間において、広い領域と狭い領域とが存在する。   A plurality of meandering trench gates 10 extend on the surface of the channel dope layer 3, and in a meandering extension between adjacent ones, a narrow region (first region having a predetermined interval) and a wide region Regions (second regions having an interval larger than a predetermined interval) alternately exist along the extending direction, and are formed so as to reach the n drift layer 4 from the surface at each depth. Has been. Thus, there are a wide region and a narrow region between the adjacent trench gates 10.

ゲート電極１は、外部からゲート電圧を印加するために高伝導性の材料がトレンチに充填されている。また、ゲート電極１は、隣り合うトレンチゲート１０間における狭い領域を跨いで、隣り合うトレンチゲート１０同士が電気的に接続するように形成されており、トレンチゲート１０のブリッジ構成となっている。   The gate electrode 1 is filled with a highly conductive material in order to apply a gate voltage from the outside. Further, the gate electrode 1 is formed so as to electrically connect adjacent trench gates 10 across a narrow region between adjacent trench gates 10, and has a bridge configuration of the trench gates 10.

ゲート酸化膜２は、ゲート電極１をＩＧＢＴのセル部から電気的に絶縁するために形成されており、トレンチの壁面と、高濃度ｎ型半導体層８の表面とを覆うように形成されている。   The gate oxide film 2 is formed in order to electrically insulate the gate electrode 1 from the cell portion of the IGBT, and is formed so as to cover the wall surface of the trench and the surface of the high concentration n-type semiconductor layer 8. .

チャネルドープ層３は、ｐ型（第２導電型）の半導体層であり、１０１７ｃｍ−３オーダの不純物濃度を有している。 The channel dope layer 3 is a p-type (second conductivity type) semiconductor layer, and has an impurity concentration of the order of 10 17 cm −3 .

高濃度ｎ型半導体層８（第１導電型の第１の半導体層）は、隣り合うトレンチゲート１０間における狭い領域に形成されている。また、高濃度ｎ型半導体層８は、１０１９ｃｍ−３以上の不純物濃度を有している。 The high concentration n-type semiconductor layer 8 (first conductivity type first semiconductor layer) is formed in a narrow region between adjacent trench gates 10. The high concentration n-type semiconductor layer 8 has an impurity concentration of 10 19 cm −3 or more.

高濃度ｐ型半導体層９（第２導電型の第２の半導体層）は、隣り合うトレンチゲート１０間における広い領域に形成される。また、高濃度ｐ型半導体層９は、ホールキャリアをＩＧＢＴから抜くために形成され、１０１９ｃｍ−３以上の不純物濃度を有している。ホールキャリアは、高濃度ｐ型半導体層９におけるコンタクト７（図１の破線で囲んだ領域のうちの高濃度ｐ型半導体層９の領域）を通ってＩＧＢＴから抜ける。 The high-concentration p-type semiconductor layer 9 (second conductive type second semiconductor layer) is formed in a wide region between adjacent trench gates 10. The high concentration p-type semiconductor layer 9 is formed to extract hole carriers from the IGBT, and has an impurity concentration of 10 19 cm −3 or more. Hole carriers escape from the IGBT through the contact 7 in the high-concentration p-type semiconductor layer 9 (the region of the high-concentration p-type semiconductor layer 9 in the region surrounded by the broken line in FIG. 1).

上記のＩＧＢＴにおいて、ゲート電極１に１５Ｖ程度の電圧が印加されると、チャネルドープ層３におけるトレンチゲート１０の側壁部分にチャネル（反転層）が形成され、当該チャネルを介して、高濃度ｎ型半導体層８からｎドリフト層４、ｎバッファ層５、およびｐコレクタ層６に順に電子キャリアが供給される。このようなＩＧＢＴオン状態では、高濃度ｎ型半導体層８からの電子キャリアの供給量が多い程、ｐコレクタ層６から多くのホールキャリアが誘起されるため、ＩＧＢＴの駆動能力を高めることができる。   In the above-described IGBT, when a voltage of about 15 V is applied to the gate electrode 1, a channel (inversion layer) is formed on the side wall portion of the trench gate 10 in the channel dope layer 3, and a high concentration n-type is formed through the channel. Electron carriers are sequentially supplied from the semiconductor layer 8 to the n drift layer 4, the n buffer layer 5, and the p collector layer 6. In such an IGBT-on state, the greater the amount of electron carriers supplied from the high-concentration n-type semiconductor layer 8, the more hole carriers are induced from the p collector layer 6, so that the driving capability of the IGBT can be increased. .

また、トレンチゲート１０間における狭い領域の間隔がサブミクロンオーダになると、チャネルドープ層３では、隣り合うトレンチゲート１０の影響を受けて従来の構造よりも強いチャネルが形成され、高濃度ｎ型半導体層８から供給される電子キャリアの量が増える。従って、ＩＧＢＴオン状態において、高濃度ｎ型半導体層８の領域（すなわち、トレンチゲート１０間における狭い領域の間隔）をサブミクロンオーダで狭くなるようにすれば、ＩＧＢＴの駆動能力が向上することになる。   Further, when the space between the narrow regions between the trench gates 10 is on the order of submicron, the channel doped layer 3 is affected by the adjacent trench gates 10 to form a channel stronger than the conventional structure, and the high concentration n-type semiconductor. The amount of electron carriers supplied from the layer 8 increases. Therefore, if the region of the high-concentration n-type semiconductor layer 8 (that is, the narrow space between the trench gates 10) is narrowed on the order of submicron in the IGBT ON state, the driving capability of the IGBT is improved. Become.

一方、ＩＧＢＴオン状態からＩＧＢＴオフ状態に移行するときは、ＩＧＢＴの損失や温度上昇を抑制するために、高濃度ｎ型半導体層８から過剰に供給されたホールキャリアをＩＧＢＴから抜く必要がある。上述の通り、高濃度ｐ型半導体層９は、ホールキャリアをＩＧＢＴから抜くために形成されており、その領域は広い方が良い。しかし、高濃度ｐ型半導体層９の領域は、無制限に広ければ良いわけではなく、ＩＧＢＴオフ状態となったときにおけるトレンチゲート１０の底部（図１中のｎドリフト層４側）のゲート酸化膜２で発生する電界を緩和するために、隣り合うトレンチゲート１０間における広い領域の最大の間隔が４．０μｍ以下となるように形成する必要がある。   On the other hand, when shifting from the IGBT on state to the IGBT off state, it is necessary to remove the hole carriers excessively supplied from the high-concentration n-type semiconductor layer 8 from the IGBT in order to suppress IGBT loss and temperature rise. As described above, the high-concentration p-type semiconductor layer 9 is formed in order to extract hole carriers from the IGBT, and the wider region is better. However, the region of the high-concentration p-type semiconductor layer 9 does not have to be unlimitedly wide. The gate oxide film at the bottom of the trench gate 10 (on the n drift layer 4 side in FIG. 1) when the IGBT is turned off. In order to alleviate the electric field generated at 2, it is necessary to form so that the maximum distance between the wide regions between adjacent trench gates 10 is 4.0 μm or less.

次に、本実施の形態１による電力用半導体装置（ＩＧＢＴ）の製造方法について、図２〜５を用いて説明する。   Next, a method for manufacturing the power semiconductor device (IGBT) according to the first embodiment will be described with reference to FIGS.

図２に示すように、ｎドリフト層４である半導体基板に対してイオン注入および熱拡散を行うことによって、チャネルドープ層３、高濃度ｎ型半導体層８、および高濃度ｐ型半導体層９を形成する。その後、エッチングによってトレンチを形成後、基板全体を熱酸化することによってゲート酸化膜２を形成する。   As shown in FIG. 2, by performing ion implantation and thermal diffusion on the semiconductor substrate that is the n drift layer 4, the channel dope layer 3, the high concentration n-type semiconductor layer 8, and the high concentration p-type semiconductor layer 9 are formed. Form. Then, after forming a trench by etching, the gate oxide film 2 is formed by thermally oxidizing the entire substrate.

次に、図３に示すように、トレンチを充填するように、ゲート酸化膜２上にゲート電極１を形成する。   Next, as shown in FIG. 3, the gate electrode 1 is formed on the gate oxide film 2 so as to fill the trench.

次に、図４に示すように、高濃度ｎ型半導体層８上にエッチングマスク（図示せず）を形成し、当該エッチングマスク以外の部分におけるゲート電極１およびゲート酸化膜２をエッチングによって除去する。なお、エッチング後におけるゲート電極１の突出部分（ＩＧＢＴの表面から突出した部分）の厚さは、約１．０μｍである。また、ゲート電極１の突出部分を形成するために用いたエッチングマスクは、ＩＧＢＴのセル部以外の領域においてゲート配線を形成するためにも用いるため、エッチングマスクを形成することはＩＧＢＴの製造上コストアップとはならず、従来の構造を製造する場合と同じコストで製造することができる。   Next, as shown in FIG. 4, an etching mask (not shown) is formed on the high concentration n-type semiconductor layer 8, and the gate electrode 1 and the gate oxide film 2 in portions other than the etching mask are removed by etching. . Note that the thickness of the protruding portion of the gate electrode 1 after etching (the portion protruding from the surface of the IGBT) is about 1.0 μm. Further, since the etching mask used for forming the protruding portion of the gate electrode 1 is also used for forming a gate wiring in a region other than the cell portion of the IGBT, the formation of the etching mask is a cost in manufacturing the IGBT. It is not up, and can be manufactured at the same cost as the conventional structure.

次に、図５に示すように、ゲート電極１の突出部分から隣り合う高濃度ｐ型半導体層９の一部に渡って覆うように層間絶縁膜１１を形成する。その後、高濃度ｐ型半導体層９および層間絶縁膜１１を覆うようにエミッタ電極１２を形成する。なお、層間絶縁膜１１の膜厚は、ゲート電極１の突出部分の厚さと同様、約１．０μｍである。また、高濃度ｐ型半導体層９におけるエミッタ電極１２と接する領域がコンタクト７となる。   Next, as shown in FIG. 5, an interlayer insulating film 11 is formed so as to cover a part of the adjacent high-concentration p-type semiconductor layer 9 from the protruding portion of the gate electrode 1. Thereafter, an emitter electrode 12 is formed so as to cover the high concentration p-type semiconductor layer 9 and the interlayer insulating film 11. The film thickness of the interlayer insulating film 11 is about 1.0 μm, similar to the thickness of the protruding portion of the gate electrode 1. A region in contact with the emitter electrode 12 in the high-concentration p-type semiconductor layer 9 is a contact 7.

層間絶縁膜１１は、ゲート電極１の突出部分を覆うように形成されているため、ゲート電極１の突出部分の厚さ分の段差を有している。従って、層間絶縁膜１１を覆うように形成されるエミッタ電極１２も、ゲート電極１の突出部分の厚さ分の段差を有することになる。このように、エミッタ電極１２に段差を設けることによって、エミッタ電極１２の表面積を従来の構造よりも大きくすることができるため、ＩＧＢＴのスイッチング動作時に発生する熱の放熱効果を高めることができる。   Since the interlayer insulating film 11 is formed so as to cover the protruding portion of the gate electrode 1, it has a level difference corresponding to the thickness of the protruding portion of the gate electrode 1. Therefore, the emitter electrode 12 formed so as to cover the interlayer insulating film 11 also has a level difference corresponding to the thickness of the protruding portion of the gate electrode 1. Thus, by providing a step in the emitter electrode 12, the surface area of the emitter electrode 12 can be made larger than that of the conventional structure, so that the effect of radiating heat generated during the switching operation of the IGBT can be enhanced.

以上のことから、本実施の形態１によれば、隣り合うトレンチゲート１０間における狭い領域でＩＧＢＴの駆動能力を確保する効果が得られるとともに、隣り合うトレンチゲート１０間における広い領域でホールキャリアの抜け性を良くしてＩＧＢＴから流れる電流の遮断性を向上させる効果が得られる。なお、これらの効果は相反するものではなく、ホールキャリアの抜け性を向上させるために広い領域を４．０μｍの間隔を上限として広げると、それに伴って狭い領域の間隔が狭くなり、サブミクロンオーダまで狭くなることになる。これにより隣り合うトレンチゲートの相互作用が生じて、ＩＧＢＴオン状態のときに従来の構造よりも強い反転層（チャネル）が形成され、ＩＧＢＴの駆動能力を向上させることができる。すなわち、従来の構造では得られない安定したスイッチング動作を行うことができる。   From the above, according to the first embodiment, the effect of ensuring the driving capability of the IGBT in the narrow region between the adjacent trench gates 10 can be obtained, and the hole carriers can be generated in the wide region between the adjacent trench gates 10. The effect of improving the disconnectability of the current flowing from the IGBT by improving the disconnection property can be obtained. It should be noted that these effects are not contradictory, and if a wide area is widened with an upper limit of 4.0 μm in order to improve hole carrier detachability, the distance between the narrow areas is reduced accordingly, and submicron order is obtained. Will become narrower. As a result, interaction between adjacent trench gates occurs, and an inversion layer (channel) stronger than the conventional structure is formed when the IGBT is in an on state, thereby improving the driving capability of the IGBT. That is, a stable switching operation that cannot be obtained by the conventional structure can be performed.

また、トレンチゲート１０をブリッジ構成とすることによって、隣り合うトレンチゲート１０をゲート電極１の突出部分によって電気的に接続しているため、トレンチゲート１０を蛇行して延設したことによるゲート抵抗の増大を抑制し、ＩＧＢＴオン状態からＩＧＢＴオフ状態に移行するときのゲート電圧の変化をナノ秒オーダでＩＧＢＴ全体に行き渡らせることができる。このとき、ゲート電極１の突出部分の奥行き（例えば図１の紙面奥側の方向）の長さは約１．０μｍであるが、ＩＧＢＴのセル内にはゲート電極１の突出部分の形成箇所が数万箇所以上存在するため、ゲート抵抗を減らすには十分である。   In addition, since the trench gate 10 has a bridge configuration, the adjacent trench gates 10 are electrically connected by the protruding portion of the gate electrode 1, so that the gate resistance due to the meandering extension of the trench gate 10 is reduced. The increase can be suppressed, and the change of the gate voltage when shifting from the IGBT ON state to the IGBT OFF state can be spread over the entire IGBT in nanosecond order. At this time, the length of the protruding portion of the gate electrode 1 (for example, the depth direction in FIG. 1) is about 1.0 μm, but the protruding portion of the gate electrode 1 is formed in the IGBT cell. Since there are tens of thousands of locations, it is sufficient to reduce the gate resistance.

例えば、ＩＧＢＴを多数並列接続して用いる場合において、ＩＧＢＴオフ状態への移行のタイミングは、ホールキャリアの抜け性のみならず、装置間のバラツキによって最も応答性の遅いＩＧＢＴに律速されるが、ブリッジ構成により各ＩＧＢＴのゲート抵抗を減らすことによって、トレンチゲート１０をブリッジ構成としないＩＧＢＴよりも安全にオフ状態に移行することができる。   For example, when using many IGBTs connected in parallel, the timing of the transition to the IGBT off state is determined by the IGBT having the slowest response due to not only the hole carrier detachability but also the variation between devices. By reducing the gate resistance of each IGBT according to the configuration, the trench gate 10 can be shifted to an OFF state more safely than an IGBT that does not have a bridge configuration.

通常、ＩＧＢＴのサイズは数ｍｍ□（一辺が数ｍｍ）以上であるが、１０数ｍｍ□以上のサイズになると、トレンチゲート１０をブリッジ構成とする部分が数１０〜１００万箇所に及ぶため、ゲート抵抗の低減効果はより高まる。   Normally, the size of the IGBT is several mm □ (one side is several mm) or more, but when the size is more than 10 several mm □, the trench gate 10 has a bridge configuration of several 10 to 1 million locations. The effect of reducing the gate resistance is further increased.

また、隣り合うトレンチゲート１０間において、狭い領域と広い領域とを交互に設けているため、狭い領域の間隔がサブミクロンオーダになったとしても、狭い領域を広い領域が支えることによって構造を維持することができ、製造上での問題は生じない。   In addition, since the narrow region and the wide region are alternately provided between the adjacent trench gates 10, the structure is maintained by supporting the narrow region with the wide region even if the interval between the narrow regions is in the submicron order. And no manufacturing problems arise.

また、トレンチゲート１０を蛇行して延設しているため、ゲート電極１をトレンチに埋め込んで形成することに起因する応力のベクトルを発散させることができ、従来の構造よりもＩＧＢＴ自体の反りを低減することができる。   In addition, since the trench gate 10 is meanderingly extended, the stress vector caused by forming the gate electrode 1 embedded in the trench can be diffused, and the warpage of the IGBT itself can be made more than that of the conventional structure. Can be reduced.

＜実施の形態２＞
まず、本発明の実施の形態２による電力用半導体装置の構造について説明する。 <Embodiment 2>
First, the structure of the power semiconductor device according to the second embodiment of the present invention will be described.

図６は、本実施の形態２による電力用半導体装置（ＩＧＢＴ）のセル部の構造の一例を示す立体断面図である。   FIG. 6 is a three-dimensional cross-sectional view showing an example of the structure of the cell portion of the power semiconductor device (IGBT) according to the second embodiment.

図６に示すように、本実施の形態２によるＩＧＢＴは、キャリア蓄積層１３を備えることを特徴としている。その他の構造は、実施の形態１と同様であるため、ここでは説明を省略する。   As shown in FIG. 6, the IGBT according to the second embodiment is characterized by including a carrier storage layer 13. Since other structures are the same as those of the first embodiment, description thereof is omitted here.

キャリア蓄積層１３は、チャネルドープ層３の直下に形成され、ｎドリフト層４の不純物濃度（１０１３ｃｍ−３程度）よりも高濃度（１０１５ｃｍ−３程度）のｎ型（第１導電型）の半導体層である。 The carrier accumulation layer 13 is formed immediately below the channel dope layer 3, and has an n-type (first conductivity) having a higher concentration (about 10 15 cm −3 ) than the impurity concentration (about 10 13 cm −3 ) of the n drift layer 4. Type) semiconductor layer.

次に、本実施の形態２による電力用半導体装置（ＩＧＢＴ）の製造方法について説明する。   Next, a method for manufacturing a power semiconductor device (IGBT) according to the second embodiment will be described.

キャリア蓄積層１３は、チャネルドープ層３の形成前に、ｎドリフト層４に対してリンなどのドナーをイオン注入した後に熱拡散処理を行うことによって形成される。なお、ＩＧＢＴの製造工程において、実施の形態１と比較して、キャリア蓄積層１３を形成するためのイオン注入工程が増えるが、熱拡散処理はチャネルドープ層３の形成時の処理と共通化できるため、ＩＧＢＴの製造上のコストアップはほとんどない。また、トレンチゲート１０は、ＩＧＢＴオフ状態のときにトレンチゲート１０の底部のゲート酸化膜２で発生する電界を緩和するために、キャリア蓄積層１３を突き抜けるように形成する必要がある。   The carrier storage layer 13 is formed by performing thermal diffusion treatment after ion implantation of a donor such as phosphorus into the n drift layer 4 before the channel dope layer 3 is formed. In the IGBT manufacturing process, the number of ion implantation steps for forming the carrier storage layer 13 is increased as compared with the first embodiment, but the thermal diffusion process can be shared with the process at the time of forming the channel dope layer 3. Therefore, there is almost no increase in manufacturing cost of the IGBT. In addition, the trench gate 10 needs to be formed so as to penetrate the carrier accumulation layer 13 in order to relax the electric field generated in the gate oxide film 2 at the bottom of the trench gate 10 when the IGBT is in an off state.

以上のことから、本実施の形態２によれば、キャリア蓄積層１３を形成することによってｎドリフト層４内にホールキャリアが蓄積され、蓄積されたホールキャリアと電子キャリアとの相互作用で電導度変調効果が高められてＩＧＢＴが低抵抗化されるため、従来の構造よりも多くの電流が流れる（電流密度が高くなる）。すなわち、ＩＧＢＴの駆動能力を向上させることができる。   From the above, according to the second embodiment, hole carriers are accumulated in the n drift layer 4 by forming the carrier accumulation layer 13, and the electric conductivity is obtained by the interaction between the accumulated hole carriers and electron carriers. Since the modulation effect is enhanced and the resistance of the IGBT is lowered, more current flows than the conventional structure (current density is increased). That is, the driving capability of the IGBT can be improved.

なお、ｎドリフト層４にホールキャリアが蓄積することによって、ＩＧＢＴオン状態からＩＧＢＴオフ状態に移行する場合において、ホールキャリアの抜け性が悪くなり安定的なスイッチング動作に影響を及ぼすことが懸念されるが、キャリア蓄積層１３の不純物濃度は十分に低濃度であり、高濃度ｐ型半導体層９の形成領域は従来の構造よりも広く確保されているため問題とならない。   Note that accumulation of hole carriers in the n drift layer 4 may cause the hole carrier to be unsatisfactory in the transition from the IGBT on state to the IGBT off state, which may affect stable switching operation. However, since the impurity concentration of the carrier accumulation layer 13 is sufficiently low, and the formation region of the high concentration p-type semiconductor layer 9 is secured wider than the conventional structure, there is no problem.

＜実施の形態３＞
まず、本発明の実施の形態３による電力用半導体装置の構造について説明する。 <Embodiment 3>
First, the structure of the power semiconductor device according to the third embodiment of the present invention will be described.

図７は、本実施の形態３による電力用半導体装置（ＩＧＢＴ）のセル部の構造の一例を示す断面図である。   FIG. 7 is a cross-sectional view showing an example of the structure of the cell portion of the power semiconductor device (IGBT) according to the third embodiment.

図７に示すように、本実施の形態３によるＩＧＢＴは、隣り合うトレンチゲート１０間における広い領域が、チャネルドープ層３の表面に対して凹形状に形成され、当該凹形状の底面および側面に渡って高濃度ｐ型半導体層９が形成されることを特徴としている。その他の構造は、実施の形態１と同様であるため、ここでは説明を省略する。   As shown in FIG. 7, in the IGBT according to the third embodiment, a wide region between adjacent trench gates 10 is formed in a concave shape with respect to the surface of the channel dope layer 3, and the concave bottom surface and side surfaces are formed. A feature is that a high-concentration p-type semiconductor layer 9 is formed. Since other structures are the same as those of the first embodiment, description thereof is omitted here.

次に、本実施の形態３による電力用半導体装置（ＩＧＢＴ）の製造方法について説明する。   Next, a method for manufacturing a power semiconductor device (IGBT) according to the third embodiment will be described.

まず、高濃度ｐ型半導体層９以外の高濃度ｎ型半導体層８やトレンチゲート１０などを形成する（図４の例において、高濃度ｐ型半導体層９以外を形成する）。   First, a high-concentration n-type semiconductor layer 8 other than the high-concentration p-type semiconductor layer 9 and a trench gate 10 are formed (in the example of FIG. 4, other than the high-concentration p-type semiconductor layer 9 is formed).

次に、コンタクト７に対応するチャネルドープ層３の表面に対して、エッチングマスク（図示せず）を用いてエッチングすることによって凹形状を形成する。そして、当該凹形状に対してボロンなどのイオン注入後に熱拡散処理を行うことによって高濃度ｐ型半導体層９を形成する。   Next, a concave shape is formed by etching the surface of the channel dope layer 3 corresponding to the contact 7 using an etching mask (not shown). Then, a high-concentration p-type semiconductor layer 9 is formed by performing a thermal diffusion process on the concave shape after ion implantation of boron or the like.

なお、エミッタ電極１２を形成する際に、凹形状に対するエミッタ電極１２の埋め込み性の低下（エミッタ電極１２とコンタクト７との接触性が低下）する懸念があるが、コンタクト７（すなわち、高濃度ｐ型半導体層９）は隣り合うトレンチゲート１０間における広い領域（隣り合うトレンチゲート１０の間隔が数μｍ程度）を確保しているため問題とならない。   When forming the emitter electrode 12, there is a concern that the embedding property of the emitter electrode 12 with respect to the concave shape may be reduced (the contact property between the emitter electrode 12 and the contact 7 may be reduced). The type semiconductor layer 9) has no problem because a wide region between adjacent trench gates 10 (the interval between adjacent trench gates 10 is about several μm) is secured.

以上のことから、本実施の形態３によれば、凹形状に高濃度ｐ型半導体層９を形成することによって、高濃度ｐ型半導体層９をｎドリフト層４に近づけることができるため、従来の構造よりもホールキャリアの抜け性が良くなり、ＩＧＢＴオン状態からＩＧＢＴオフ状態に移行するときのスイッチング時間を短縮することができる。すなわち、より安定したスイッチング動作が可能となる。   From the above, according to the third embodiment, the high concentration p-type semiconductor layer 9 can be brought close to the n drift layer 4 by forming the high concentration p-type semiconductor layer 9 in a concave shape. The hole carrier can be removed more easily than the above structure, and the switching time when shifting from the IGBT ON state to the IGBT OFF state can be shortened. That is, a more stable switching operation is possible.

また、ＩＧＢＴオン状態ときに電流が異常に流れる場合であっても、従来の構造よりも耐性が向上し、ＩＧＢＴの動作の不具合が生じにくくなる。すなわち、短絡耐量が向上する。   Moreover, even when the current flows abnormally when the IGBT is on, the tolerance is improved as compared with the conventional structure, and the malfunction of the IGBT is less likely to occur. That is, the short circuit tolerance is improved.

また、凹形状を形成することによってエミッタ電極１２の表面積が大きくなり、従来の構造よりも放熱性が向上する。   Further, by forming the concave shape, the surface area of the emitter electrode 12 is increased, and the heat dissipation is improved as compared with the conventional structure.

なお、本実施の形態３では、実施の形態１によるＩＧＢＴと組み合わせる場合について説明したが、実施の形態２によるＩＧＢＴと組み合わせてもよい。この場合、実施の形態２と同様の効果（ＩＧＢＴの駆動能力の向上）が得られる。   In the third embodiment, the case of combining with the IGBT according to the first embodiment has been described, but it may be combined with the IGBT according to the second embodiment. In this case, an effect similar to that of the second embodiment (improvement of IGBT driving capability) can be obtained.

＜実施の形態４＞
まず、本発明の実施の形態４による電力用半導体装置の構造について説明する。 <Embodiment 4>
First, the structure of the power semiconductor device according to the fourth embodiment of the present invention will be described.

図８は、本実施の形態４による電力用半導体装置（ＩＧＢＴ）のセル部の構造の一例を示す立体断面図である。   FIG. 8 is a three-dimensional sectional view showing an example of the structure of the cell portion of the power semiconductor device (IGBT) according to the fourth embodiment.

図８に示すように、本実施の形態４によるＩＧＢＴは、ｐコレクタ層６の裏面側（基板の裏面）が凹凸形状に形成されることを特徴としている。その他の構造は、実施の形態１と同様であるため、ここでは説明を省略する。   As shown in FIG. 8, the IGBT according to the fourth embodiment is characterized in that the back side of the p collector layer 6 (the back side of the substrate) is formed in an uneven shape. Since other structures are the same as those of the first embodiment, description thereof is omitted here.

次に、本実施の形態４による電力用半導体装置（ＩＧＢＴ）の製造方法について説明する。   Next, a method for manufacturing a power semiconductor device (IGBT) according to the fourth embodiment will be described.

まず、ｎドリフト層４の表面側上をエッチングマスク（図示せず）で保護する。このとき、ｎドリフト層４上にはチャネルドープ層３、高濃度ｎ型半導体層８、高濃度ｐ型半導体層９、およびトレンチゲート１０が形成された状態であってもよく、何も形成されていない状態であってもよく、どのような状態であってもよい。   First, the surface side of the n drift layer 4 is protected with an etching mask (not shown). At this time, the channel doped layer 3, the high concentration n-type semiconductor layer 8, the high concentration p-type semiconductor layer 9, and the trench gate 10 may be formed on the n drift layer 4, and nothing is formed. It may be in a state that is not, or any state.

次に、ｐコレクタ層の裏面側に対して、アルカリ性の溶液などでエッチングすることによって、裏面側に凹凸形状を形成する。なお、エッチングの前にｎバッファ層５を形成しておく必要があるが、ｐコレクタ層６はエッチングの前後のいずれにおいて形成してもよい。ただし、エッチングの深さは数μｍに及ぶため、ｐコレクタ層６をエッチング後に形成する場合は、凹凸形状の表面を全て覆う必要がある。   Next, an uneven shape is formed on the back surface side by etching the back surface side of the p collector layer with an alkaline solution or the like. Although it is necessary to form the n buffer layer 5 before the etching, the p collector layer 6 may be formed either before or after the etching. However, since the etching depth reaches several μm, when the p collector layer 6 is formed after the etching, it is necessary to cover the entire uneven surface.

以上のことから、本実施の形態４によれば、従来の構造よりもＩＧＢＴの裏面からの放熱性を向上させることができる。   From the above, according to the fourth embodiment, the heat dissipation from the back surface of the IGBT can be improved as compared with the conventional structure.

なお、本実施の形態４では、実施の形態１によるＩＧＢＴと組み合わせる場合について説明したが、実施の形態２，３の少なくとも一方によるＩＧＢＴと組み合わせてもよい。実施の形態２によるＩＧＢＴと組み合わせた場合は実施の形態２と同様の効果（ＩＧＢＴの駆動能力の向上）が得られ、実施の形態３によるＩＧＢＴと組み合わせた場合は実施の形態３と同様の効果（安定的なスイッチング動作および放熱性の向上）が得られ、実施の形態２および実施の形態３によるＩＧＢＴと組み合わせた場合は実施の形態２，３と同様の効果が得られる。   In the fourth embodiment, the case of combining with the IGBT according to the first embodiment has been described. However, it may be combined with the IGBT according to at least one of the second and third embodiments. When combined with the IGBT according to the second embodiment, the same effect as that of the second embodiment (improvement of the driving capability of the IGBT) is obtained, and when combined with the IGBT according to the third embodiment, the same effect as the third embodiment. (Stable switching operation and improved heat dissipation) are obtained, and when combined with the IGBT according to the second and third embodiments, the same effects as those of the second and third embodiments are obtained.

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。   It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.

１ ゲート電極、２ ゲート酸化膜、３ チャネルドープ層、４ ｎドリフト層、５ ｎバッファ層、６ ｐコレクタ層、７ コンタクト、８ 高濃度ｎ型半導体層、９ 高濃度ｐ型半導体層、１０ トレンチゲート、１１ 層間絶縁膜、１２ エミッタ電極、１３ キャリア蓄積層。   DESCRIPTION OF SYMBOLS 1 Gate electrode, 2 Gate oxide film, 3 channel dope layer, 4 n drift layer, 5 n buffer layer, 6 p collector layer, 7 contact, 8 high concentration n type semiconductor layer, 9 high concentration p type semiconductor layer, 10 trench Gate, 11 interlayer insulation film, 12 emitter electrode, 13 carrier storage layer.

Claims (5)

第１導電型の基板と、
前記基板上に形成された第２導電型のチャネルドープ層と、
前記チャネルドープ層の表面に複数蛇行して延設され、隣り合うもの同士間の前記蛇行した延設において、予め定められた間隔を有する第１の領域と、前記予め定められた間隔よりも大きい間隔を有する第２の領域とが前記延設の方向に沿って交互に存在し、かつ各々の深さにおいて、前記表面から前記基板に達するように形成されたトレンチゲートと、
前記第１の領域に形成された前記第１導電型の第１の半導体層と、
前記第２の領域に形成された前記第２導電型の第２の半導体層と、
を備える、電力用半導体装置。 A first conductivity type substrate;
A channel-doped layer of a second conductivity type formed on the substrate;
In the meandering extension between adjacent ones that extend in a meandering manner on the surface of the channel dope layer, a first region having a predetermined interval is larger than the predetermined interval Trench gates alternately formed along the extending direction and spaced apart from each other, and at each depth, the trench gate is formed to reach the substrate from the surface;
A first semiconductor layer of the first conductivity type formed in the first region;
A second semiconductor layer of the second conductivity type formed in the second region;
A power semiconductor device. 前記トレンチゲートは、当該トレンチゲートを充填するゲート電極を含み、
前記ゲート電極は、隣り合う前記トレンチゲートを前記第１の領域を跨いで電気的に接続するように形成されることを特徴とする、請求項１に記載の電力用半導体装置。 The trench gate includes a gate electrode filling the trench gate,
2. The power semiconductor device according to claim 1, wherein the gate electrode is formed so as to electrically connect the adjacent trench gates across the first region. 3. 前記チャネルドープ層の直下に形成された前記第１導電型のキャリア蓄積層をさらに備え、
前記キャリア蓄積層は、前記基板よりも前記第１導電型の不純物濃度が高いことを特徴とする、請求項１または２に記載の電力用半導体装置。 The carrier accumulation layer of the first conductivity type formed immediately below the channel dope layer;
The power semiconductor device according to claim 1, wherein the carrier accumulation layer has an impurity concentration of the first conductivity type higher than that of the substrate. 前記第２の領域は、前記チャネルドープ層の表面に対して凹形状に形成され、
前記第２の半導体層は、前記凹形状の底面および側面に渡って形成されることを特徴とする、請求項１から３のいずれか１項に記載の電力用半導体装置。 The second region is formed in a concave shape with respect to the surface of the channel dope layer,
4. The power semiconductor device according to claim 1, wherein the second semiconductor layer is formed across the concave bottom surface and side surfaces. 5. 前記基板の裏面は、凹凸形状に形成されることを特徴とする、請求項１から４のいずれか１項に記載の電力用半導体装置。   5. The power semiconductor device according to claim 1, wherein the back surface of the substrate is formed in a concavo-convex shape. 6.
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