JPWO2012132218A1 - プロセッサシステム及びその制御方法 - Google Patents
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Abstract
本発明にかかるプロセッサシステムは、記憶部(10)と、許可側から禁止側に切り替えて設定可能なアクセス禁止フラグ(13)を格納する制御情報領域(12)と、記憶部(10)に対するアクセス要求と複写レジスタ(32)の書き換え要求とを発行するメインPEaと、複写レジスタ(32)の書き換え要求が正当であるか否かの判定を行うセキュリティPEと、アクセス禁止フラグ(13)が許可側に設定された場合に当該許可に応じた値を記憶し、アクセス禁止フラグ(13)が禁止側に設定された場合にセキュリティPEの判定結果に応じた値を記憶する複写レジスタ(32)と、複写レジスタ(32)の出力値に基づきメインPEaから記憶部(10)に対するアクセスを許可するか否かを制御するアクセス制御回路(21)と、を備える。
Description
本発明は、プロセッサシステム及びその制御方法に関し、特にアクセス制御可能な半導体記憶回路を備えたプロセッサシステム及びその制御方法に関する。
特許文献1には、データの書き込みや消去に対するプロテクト機能を有する不揮発性の半導体記憶装置が開示されている。図9は、特許文献1に開示された不揮発性半導体記憶装置を示すブロック図である。図9に示すように、この不揮発性半導体記憶装置は、複数のメモリブロックから構成されるメモリセルアレイ1、インタフェース6,7、書き込み回路2,3,4,5,8及び読み出し回路2,3,4,5,8を備えている。上記メモリブロック中にはプロテクト・フラグが書き込まれている。上記書き込み回路は、上記インタフェースから書き込み命令が入力された場合に、プロテクト・フラグが第一の値になっている時は書き込み命令を履行し、第二の値になっている時は上記書き込み命令を履行しないことを特徴とする。
特許文献2には、低コストで、コンピュータへの不正アクセス等の不正行為を防止することを目的としたプロセッサが開示されている。特許文献2に開示されたプロセッサは、演算手段と一体に形成され、第1メモリ認証用情報および第2メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、第1メモリから取得した第1メモリ認証用情報とプロセッサ側メモリ認証用情報保持手段が保持する第1メモリ認証用情報とを比較して第1メモリを認証し、さらに第2メモリから取得した第2メモリ認証用情報とプロセッサ側メモリ認証用情報保持手段が保持する第2メモリ認証用情報とを比較して第2メモリを認証するメモリ認証手段と、メモリ認証手段による認証結果に基づいて第1メモリおよび第2メモリへのアクセスを制御するアクセス制御手段と、を備える。
特許文献1に開示された不揮発性半導体記憶装置(半導体記憶回路)では、データの書き込みや消去を許可するか否かがプロテクト・フラグの値に応じて決定されている。しかし、特許文献1には、プロテクト・フラグ自体の書き換えの許可又は禁止をどのように制御するのかについて開示されていない。したがって、悪意のある第三者により、禁止側に設定されたプロテクト・フラグが許可側に書き換えられた後に、記憶されたデータが書き換えられ又は消去されてしまうという問題があった。
このような問題に対する解決策として、発明者は、プロテクト・フラグの書き込みを担うハードウェアの論理構成を、プロテクト・フラグを一度禁止側に設定すると二度と許可側に戻せない構成にすることを検討した。
しかし、この構成では、プロテクト・フラグを一度禁止側に設定すると、悪意のある第三者に限らず、不揮発性半導体記憶装置へのデータの書き込みや消去が不可能になってしまう。例えば、悪意のある第三者によるデータの書き込みや消去を防ぐためにメーカがプロテクト・フラグを禁止側に設定すると、それ以降、メーカ自身もデータの書き込みや消去を行うことができなくなる。そのため、例えば、既に市場に出回っている不揮発性半導体記憶装置に記憶されたプログラムのアップデートを行うことができなくなる。このように、プロテクト・フラグを一度禁止側に設定すると二度と許可側に戻せない構成では、書き換え可能であるという不揮発性半導体記憶装置の利点が失われてしまう。
このように、関連する技術では、プロテクト・フラグによって半導体記憶回路へのアクセスが禁止されてしまうと、その後、当該半導体記憶回路へのアクセスを柔軟に制御できないという問題があった。
本発明にかかるプロセッサシステムは、電気的に書き換え可能な複数の不揮発性メモリセルにより構成される第1記憶部と、第1値から第2値に値を切り替え可能なアクセス禁止フラグを格納する第2記憶部と、前記第1記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を発行する第1プロセッサと、前記第1プロセッサから発行された認証情報が正当であるか否かを判定する第2プロセッサと、前記アクセス禁止フラグの値が第1値の場合に当該第1値に応じた値を記憶し、前記アクセス禁止フラグの値が第2値の場合に第2プロセッサの判定結果に応じた値を記憶する複写レジスタと、前記複写レジスタに記憶された値に基づいて、前記第1プロセッサから前記第1記憶部に対するアクセスを許可するか否かを制御するアクセス制御回路と、を備える。
また、本発明にかかるプロセッサシステムの制御方法は、第1記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を第1プロセッサから発行し、前記第1プロセッサから発行された認証情報が正当であるか否かの判定を第2プロセッサにより行い、第1値から第2値に値を切り替え可能なアクセス禁止フラグの値が第1値の場合に当該第1値に応じた値を複写レジスタに記憶し、前記アクセス禁止フラグの値が第2値の場合に第2プロセッサの判定結果に応じた値を複写レジスタに記憶し、前記複写レジスタに記憶された値に基づいて、前記第1プロセッサから前記第1記憶部に対するアクセスを許可するか否かを制御する。
上述のような回路構成及び制御方法により、プロテクト・フラグによって半導体記憶回路へのアクセスが禁止された場合でも、その後の当該半導体記憶回路へのアクセスを柔軟に制御できる。
本発明により、プロテクト・フラグによって半導体記憶回路へのアクセスが禁止された場合でも、その後の当該半導体記憶回路へのアクセスを柔軟に制御可能なプロセッサシステム及びその制御方法を提供することができる。
本発明の詳細な実施の形態を説明する前に、本発明が適用されるプロセッサシステム(情報処理装置)の概要について説明する。なお、本発明は、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
本発明が適用されるプロセッサシステムの概略図を図1に示す。図1に示すように、本発明にかかるプロセッサシステムは、複数のPE(Processing Element)を用いることにより処理性能の向上を実現するものである。また、本発明にかかるプロセッサシステムでは、PEによる機能ブロックの分類とは別に3つのサブシステムによる機能の分類を行う。図1に示すように、本発明にかかるプロセッサシステムでは、メインPE(Processing Element)サブシステム、IO(Input Output)サブシステム、HSM(Hardware Security Module)サブシステムを有する。
メインPEサブシステムでは、予め内部に記憶されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムに求められる具体的な処理を行う。IOサブシステムでは、メインPEサブシステム又はHSMサブシステムにより用いられる周辺装置が動作するための各種処理を行う。HSMサブシステムは、プロセッサシステムにおいて行われている処理のセキュリティ確認処理を行う。また、本発明にかかるプロセッサシステムでは、各サブシステムにクロック信号CLKa、CLKb、CLKc、CLKpが供給される。図1に示す例では、メインPEサブシステムにはクロック信号CLKaが供給され、IOサブシステムにはクロック信号CLKb、CLKpが供給され、HSMサブシステムにはクロック信号CLKcが供給される。これらのクロック信号CLKa、CLKb、CLKcは、システム全体構成の仕様に応じて、同一の周波数であっても、異なる周波数であっても良い。また、クロック信号CLKpは、周辺装置に与えられ、IOサブシステムに与えられるクロック信号CLKbとは非同期のクロック信号である。
続いて、より具体的に各サブシステムについて説明する。メインPEサブシステムは、メインPEa(第1プロセッサ)、メインPEb、第1の命令メモリ(半導体記憶回路)、データメモリ、システムバスを有する。メインPEサブシステムでは、メインPEa、メインPEb、命令メモリ及びデータメモリは、システムバスを介して互いに接続される。第1の命令メモリは、プログラムを格納する。データメモリは、外部から読み込んだプログラム及びプロセッサシステム内で処理されたデータを一時的に記憶する。メインPEa及びメインPEbは、それぞれ命令メモリ、データメモリ等を利用しながらプログラムを実行する。なお、メインPEaは、冗長動作が可能なように構成される。冗長動作とは、ソフトウェア的には一つのプロセッサエレメントとして動作するが、ハードウェアとしては多重化された構成又は検査回路等が付加された構成により高信頼な動作を行う動作である。冗長動作の一例として、クロック毎に多重化された回路の出力結果が同一であるか否かを比較するロックステップ動作がある。
IOサブシステムは、周辺バス、IOPE、周辺装置を有する。IOPEは、周辺装置を利用する上で必要な処理を行う。なお、IOPEはメインPEシステムの第1の命令メモリに記憶されているプログラムに基づき動作しても良く、他の記憶領域に記憶されているプログラムに基づき動作しても良い。周辺バスは、IOPE及び周辺装置を互いに接続する。
図1では、周辺装置として、CANユニット、FLEXRAYユニット、SPIユニット、UARTユニット、ADCユニット、WDユニット、タイマを例示した。CANユニットは、自動車の車内通信規格の一つであるCAN(Controller Area Network)に基づく通信を行う。FLEXRAYユニットは、自動車の車内通信規格の一つであるFlex Ray規格に基づく通信を行う。SPIユニットは、3線又は4線のシリアル通信であるSPI(System Packet Interface)規格の通信を行う。UART(Universal Asynchronous Receiver Transmitter)ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。ADC(Analog to Digital Converter)ユニットは、センサ等から与えられるアナログ信号をデジタル信号に変換する。WD(Watch Dog)ユニットは、所定の期間が経過したことを検出するウォッチドックタイマ機能を提供する。タイマは、時間の計測、波形生成などを行う。図1の例では、上記ユニットを周辺装置としたが、他の機能を有するユニットを含むことも可能であり、また、一部のユニットのみを有する場合も考えられる。
HSMサブシステムは、セキュリティPE(第2プロセッサ)と、第2の命令メモリとを有する。セキュリティPEは、システムバスに接続される。セキュリティPEは、メインPEサブシステムで実行されているプログラムの正当性又はプログラムを実行して得られるデータの正当性を判断する。第2の命令メモリには、プログラムを格納する。また、第2の命令メモリは、セキュリティPEのみがアクセスできるメモリである。第2の命令メモリは、第1の命令メモリと共に1つの記憶領域として設けられていても良いが、セキュリティPEのみがアクセス可能な領域としてアクセス制御されていることが必要である。
上記説明の通り、本発明が適用されるプロセッサシステムでは、複数のPEにより処理能力を向上させながら、予期しない故障、予期しないプログラムの改変等の不具合に対して高い耐性を実現するものである。なお、ここまでに説明したプロセッサシステムは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、命令メモリ及びデータメモリの配置及びシステム中の個数は、そのシステムのアーキテクチャにより種々考えられる。また、メモリと各プロセッサエレメントとの接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずにプロセッサエレメントと接続される構成であっても良く、アーキテクチャの設計により種々の構成が考えられ得る。
上記したプロセッサシステムの説明は、本発明が適用されるプロセッサシステムの全体的な構成を説明するためのものである。しかし、本発明の実施の形態の説明では、上記のプロセッサシステムの説明において説明しなかった構成要素についても適宜追加する。また、追加した当該構成要素についての説明も加える。
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
実施の形態1
図2は、本発明の実施の形態1にかかるプロセッサシステムの具体的な構成例を示すブロック図である。本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ(プロテクト・フラグ)によって記憶部10へのアクセスが禁止された場合でも、その後の記憶部10へのアクセスを柔軟に制御できることを特徴とする。以下、詳細に説明する。
図2は、本発明の実施の形態1にかかるプロセッサシステムの具体的な構成例を示すブロック図である。本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ(プロテクト・フラグ)によって記憶部10へのアクセスが禁止された場合でも、その後の記憶部10へのアクセスを柔軟に制御できることを特徴とする。以下、詳細に説明する。
図2に示すプロセッサシステムにおいて、第1の命令メモリは、記憶部(第1記憶部)10と、制御部20と、を備える。第1の命令メモリは、電気的に書き換え可能な複数の不揮発性メモリセルによって構成されている。したがって、電力供給が停止した場合であっても、第1の命令メモリに記憶されているデータは消去されずに保持される。不揮発性の半導体メモリとしては、例えば、EEPROMやフラッシュ・メモリ等がある。
(記憶部10)
記憶部10は、プログラムが格納される通常領域11と、アクセス禁止フラグ13が格納される制御情報領域(第2記憶部)12と、を有する。なお、本実施の形態では、通常領域11と制御情報領域12とが一つの半導体メモリに構成された場合を例に説明しているが、これに限られない。通常領域11と制御情報領域12とが物理的に異なる半導体メモリにそれぞれ構成されても良い。したがって、例えば、通常領域11と制御情報領域12のうち一方の領域が第1の命令メモリに設けられ、他方の領域が第1の命令メモリとは異なるメモリに設けられても良い。
記憶部10は、プログラムが格納される通常領域11と、アクセス禁止フラグ13が格納される制御情報領域(第2記憶部)12と、を有する。なお、本実施の形態では、通常領域11と制御情報領域12とが一つの半導体メモリに構成された場合を例に説明しているが、これに限られない。通常領域11と制御情報領域12とが物理的に異なる半導体メモリにそれぞれ構成されても良い。したがって、例えば、通常領域11と制御情報領域12のうち一方の領域が第1の命令メモリに設けられ、他方の領域が第1の命令メモリとは異なるメモリに設けられても良い。
制御情報領域12には、記憶部10に対するプログラムの書き込み、読み出し及び消去を許可するか禁止するかを設定するアクセス禁止フラグ13が格納される。アクセス禁止フラグ13が禁止側に設定されている場合、記憶部10に対するプログラムの書き込み、読み出し及び消去は禁止される。一方、アクセス禁止フラグ13が許可側に設定されている場合、記憶部10に対するプログラムの書き込み、読み出し及び消去は許可される。ここで、アクセス禁止フラグ13は、一度禁止側に設定されると二度と許可側に戻せないように制御情報領域12上に形成されている。以下では、アクセス禁止フラグ13がLレベル(第2値)の場合に禁止側に設定され、アクセス禁止フラグ13がHレベル(第1値)の場合に許可側に設定される場合を例に説明する。
(制御部20)
図3Aは、制御部20の詳細な回路構成を示すブロック図である。図3Aに示すように、制御部20は、アクセス制御回路21と、リセット処理回路22と、リセット生成回路23と、を有する。また、アクセス制御回路21は、メモリコントローラ211と、ゲーティング回路212と、を有する。なお、本実施の形態では、ゲーティング回路212がビット毎に設けられた論理積回路(AND回路)である場合を例に説明する。
図3Aは、制御部20の詳細な回路構成を示すブロック図である。図3Aに示すように、制御部20は、アクセス制御回路21と、リセット処理回路22と、リセット生成回路23と、を有する。また、アクセス制御回路21は、メモリコントローラ211と、ゲーティング回路212と、を有する。なお、本実施の形態では、ゲーティング回路212がビット毎に設けられた論理積回路(AND回路)である場合を例に説明する。
アクセス制御回路21は、メインPEa(第1プロセッサ)から発行された記憶部10に対するプログラムの書き込み、読み出し及び消去のいずれかの要求を受け取ると、後述するアクセス禁止フラグ複写レジスタ32の出力値に基づいて、当該要求に応じた処理を記憶部10に対して実行するか否かを制御する。以下、具体的に説明する。
ゲーティング回路212は、アクセス禁止フラグ複写レジスタ32の出力値に基づいて、メインPEa(第1プロセッサ)から発行された記憶部10に対するプログラムの書き込み、読み出し及び消去のいずれかの要求をメモリコントローラ211に対して出力するか否かを制御する。
例えば、アクセス禁止フラグ複写レジスタ32の出力値が許可側の値(例えば、Hレベル)の場合、ゲーティング回路212は、メインPEaから発行された記憶部10に対するアクセス要求を、後段のメモリコントローラ211に対してそのまま出力する。一方、アクセス禁止フラグ複写レジスタ32の出力値が禁止側の値(例えば、Lレベル)の場合、ゲーティング回路212は、メインPEaから発行された記憶部10に対するアクセス要求を出力しない。このとき、ゲーティング回路212は、例えばLレベルの固定信号をメモリコントローラ211に対して出力する。
アクセス禁止フラグ複写レジスタ32の出力値が許可側の値である場合、メモリコントローラ211にはメインPEaから発行された記憶部10に対するアクセス要求が伝達される。メモリコントローラ211は、メインPEaから発行された記憶部10に対するアクセス要求に基づいて、ライトイネーブル信号WEN、アドレス信号ADD及びデータ信号DATAを生成する。なお、データ信号DATAは、書き込み時に生成されるものであり、プログラムの一部を構成する。
ここで、プログラムの読み出し時には、アドレス信号ADDによって指定された通常領域11のメモリセルに記憶されたデータが読み出され、プログラムの書き込み時には、アドレス信号ADDによって指定された通常領域11のメモリセルに対してデータ信号DATAが書き込まれる。なお、プログラムの書き込み、読み出し及び消去は、ライトイネーブル信号WENによって切り替えられる。このように、アクセス禁止フラグ複写レジスタ32の出力値が許可側の値である場合、アクセス制御回路21は、メインPEaからの要求に応じた処理を実行する。
一方、アクセス禁止フラグ複写レジスタ32の出力値が禁止側の値である場合、メモリコントローラ211にはメインPEaから発行された記憶部10に対するアクセス要求が伝達されない。そのため、メモリコントローラ211は、メインPEaから発行された記憶部10に対するアクセス要求に応じた処理を実行しない。このように、アクセス禁止フラグ複写レジスタ32の出力値が禁止側の値である場合、アクセス制御回路21は、メインPEaからの要求に応じた処理を実行しない。
なお、本実施の形態では、メモリコントローラ211がライトイネーブル信号WEN、アドレス信号ADD及びデータ信号DATAを出力する場合を例に説明しているが、これに限られない。メモリコントローラ211は、記憶部10の仕様に応じた信号を出力する回路構成に適宜変更可能である。例えば、メモリコントローラ211は、チップイネーブル信号CEN等の他の信号をさらに出力する回路構成に適宜変更可能である。
また、アクセス制御回路21は、図3Aに示す構成のものに限定されない。例えば、アクセス制御回路21は、一例として、図3Bに示す構成のものに適宜変更可能である。以下、図3Bに示すアクセス制御回路21の構成及び動作について説明する。
図3Bにおいて、アクセス制御回路21は、メモリコントローラ211と、ゲーティング回路212−1〜212−3と、を有する。本実施の形態では、ゲーティング回路212−1〜212−3がビット毎に設けられた論理積回路(AND回路)である場合を例に説明する。
アクセス制御回路21は、メインPEa(第1プロセッサ)から発行された記憶部10に対するプログラムの書き込み、読み出し及び消去のいずれかの要求を受け取ると、後述するアクセス禁止フラグ複写レジスタ32の出力値に基づいて、当該要求に応じた処理を記憶部10に対して実行するか否かを制御する。
より具体的には、アクセス制御回路21において、メモリコントローラ211は、メインPEaから発行された記憶部10に対するプログラムの書き込み、読み出し及び消去のいずれかの要求に基づいて、ライトイネーブル信号WEN、アドレス信号ADD及びデータ信号DATAを生成する。なお、データ信号DATAは、書き込み時に生成されるものであり、プログラムの一部を構成する。ゲーティング回路212−1〜212−3は、アクセス禁止フラグ複写レジスタ32の出力値に基づいて、メモリコントローラ211によって生成されたライトイネーブル信号WEN、アドレス信号ADD及びデータ信号DATAを記憶部10に対して出力するか否かを制御する。
例えば、アクセス禁止フラグ複写レジスタ32の出力値が許可側の値(例えば、Hレベル)の場合、ゲーティング回路212−1〜212−3は、メモリコントローラ211からのライトイネーブル信号WEN、アドレス信号ADD及びデータ信号DATAを記憶部10に対してそのまま出力する。ここで、プログラムの読み出し時には、アドレス信号ADDによって指定された通常領域11のメモリセルに記憶されたデータが読み出され、プログラムの書き込み時には、アドレス信号ADDによって指定された通常領域11のメモリセルに対してデータ信号DATAが書き込まれる。なお、プログラムの書き込み、読み出し及び消去は、ライトイネーブル信号WENによって切り替えられる。このように、アクセス禁止フラグ複写レジスタ32の出力値が許可側の値の場合、アクセス制御回路21は、メインPEaからの要求に応じた処理を実行する。
一方、アクセス禁止フラグ複写レジスタ32の出力値が禁止側の値(例えば、Lレベル)の場合、ゲーティング回路212−1〜212−3は、メモリコントローラ211からのライトイネーブル信号WEN、アドレス信号ADD及びデータ信号DATAを記憶部10に対して出力しない。このとき、ゲーティング回路212−1〜212−3は、例えば何れもLレベルの固定信号を記憶部10に対して出力する。このように、アクセス禁止フラグ複写レジスタ32の出力値がLレベルの場合、アクセス制御回路21は、メインPEaからの要求に応じた処理を実行しない。
図3Aに戻り、リセット生成回路23は、リセット信号RSTを生成する回路である。リセット生成回路23は、外部から供給されるリセット信号に基づいて当該リセット信号RSTを生成する回路構成であっても良いし、電源が起動したことに応じて当該リセット信号RSTを生成する、いわゆるパワーオンリセットの回路構成であっても良い。なお、本実施の形態では、リセット生成回路23が制御部20に備えられた場合を例に説明しているが、これに限られない。例えば、リセット生成回路23が図1に示すプロセッサシステムの外部に設けられていても良い。
リセット処理回路22は、リセット信号RSTによる初期化後に当該リセット信号が解除されたことを検知すると、アクセス禁止フラグ13の値をアクセス禁止フラグ複写レジスタ32(図3Aにおいて不図示)に転送する。それにより、アクセス禁止フラグ複写レジスタ32の値は、アクセス禁止フラグ13の値に書き換えられる。
図2に戻り、メインPEaは、制御部20内に対して「記憶部10に対するプログラムの書き込み、読み出し及び消去のいずれかの要求」を発行する。さらに、HSMサブシステムに設けられたセキュリティPEに対して「アクセス禁止フラグ複写レジスタ32の書き換えの要求」を発行する。なお、「アクセス禁止フラグ複写レジスタ32の書き換えの要求」には認証情報が含まれている。
セキュリティPEは、「アクセス禁止フラグ複写レジスタ32の書き換えの要求」が正当であるか否かの判定を行う。言い換えると、セキュリティPEは、「アクセス禁止フラグ複写レジスタ32の書き換えの要求」に含まれる認証情報が正当であるか否かの判定を行う。
セキュリティPEは、例えば、予め所定の認証情報が格納されている認証情報格納部41と、認証情報格納部41に格納されている認証情報とメインPEaからの要求に含まれる認証情報と、を比較して当該要求が正当であるか否かを判定する判定部42と、を有する。判定部42は、例えば、これら認証情報が一致する場合にメインPEaからの要求が正当であると判定し、不一致の場合に不当であると判定する。なお、セキュリティPEは、図2に示す構成のものに限定されない。セキュリティPEは、メインPEaから発行された「アクセス禁止フラグ複写レジスタ32の書き換えの要求」が正当であるか否かを判定可能な構成に適宜変更可能である。
また、HSMサブシステムは、セキュリティPEに加え、セレクタ回路31及びアクセス禁止フラグ複写レジスタ32をさらに備える。セレクタ回路31及びアクセス禁止フラグ複写レジスタ32は、第2の命令メモリ(図2において不図示)とは異なる回路として設けられている。
セキュリティPEは、メインPEaから発行された「アクセス禁止フラグ複写レジスタ32の書き換えの要求」を受け取ると、まず、当該要求が正当なものであるか否かの判定を行う。具体的には、セキュリティPEにおいて、判定部42は、メインPEaから発行された「アクセス禁止フラグ複写レジスタ32の書き換えの要求」に含まれる認証情報と、認証情報格納部41に格納されている認証情報と、を比較して当該要求が正当なものであるか否かを判定する。判定部42は、当該要求が正当なものであると判定した場合、当該要求に応じた固定信号をセレクタ回路31の一方の入力端子に対して出力する。なお、セレクタ回路31の他方の入力端子には、リセット信号RST解除時にアクセス禁止フラグ13の値が入力される。
セレクタ回路31は、セキュリティPEから出力された固定信号と、リセット信号RST解除後のアクセス禁止フラグ13の値と、を選択的にアクセス禁止フラグ複写レジスタ32に対して出力する。より具体的には、セレクタ回路31は、「アクセス禁止フラグ複写レジスタ32の書き換えの要求」がセキュリティPEにより正当なものであると判断された場合、セキュリティPEからの固定信号(Hレベル)を選択して出力する。また、セレクタ回路31は、リセット信号RSTが解除された場合、制御情報領域12に格納されたアクセス禁止フラグ13の値を選択して出力する。それにより、アクセス禁止フラグ複写レジスタ32の値は書き換えられる。つまり、アクセス禁止フラグ複写レジスタ32の値は、リセット信号RST解除時には、アクセス禁止フラグ13の値に書き換えられ、それ以外の場合には、セキュリティPEからの固定信号によってのみ書き換えられる。
例えば、メインPEaは、記憶部10に対するアクセス要求を発行する場合、同時に、アクセス禁止フラグ複写レジスタ32の値を禁止側から許可側(LレベルからHレベル)に書き換えるようにセキュリティPEに対して要求する。セキュリティPEは、当該要求が正当であるものと判定した場合、所定の固定信号(Hレベル)を出力する。そのため、アクセス禁止フラグ複写レジスタ32の値は禁止側から許可側(LレベルからHレベル)に書き換えられる。それにより、アクセス制御回路21は、上述のように、メインPEaからの要求に応じた処理を実行することができる。なお、アクセス禁止フラグ13が許可側に設定されている場合には、当然にアクセス禁止フラグ複写レジスタ32も許可側に設定されている。そのため、メインPEaは、アクセス禁止フラグ複写レジスタ32の書き換え要求が正当であるか否かに関わらず、記憶部10に対してアクセスすることが可能である。
記憶部10に対するプログラムの書き込み、読み出し及び消去のいずれかが完了すると、メインPEaは、アクセス禁止フラグ複写レジスタ32の値を許可側から禁止側(HレベルからLレベル)に書き換えるようにセキュリティPEに対して要求する。このとき、セキュリティPEは、所定の固定信号(Lレベル)を出力する。そのため、アクセス禁止フラグ複写レジスタ32の値は許可側から禁止側(HレベルからLレベル)に書き換えられる。それにより、アクセス制御回路21は、メインPEaからの要求に関わらず、記憶部10に対するプログラムの書き込み、読み出し及び消去を禁止する。
なお、アクセス禁止フラグ複写レジスタ32の値は、何らかの理由で禁止側(Lレベル)に書き換えられなかった場合でも、リセット信号RST解除時に、既に禁止側に設定されているアクセス禁止フラグ13の値が転送されることにより禁止側(Lレベル)に書き換えられる。それにより、より確実に記憶部10へのアクセスを禁止することができるため、不正アクセスを防止することができる。
(フローチャート)
次に、本実施の形態にかかるプロセッサシステムの動作を、図4及び図5を用いて説明する。図4は、図2に示すプロセッサシステムの動作を示すフローチャートである。図5は、図2に示すプロセッサシステムの動作の流れを説明するための図である。
次に、本実施の形態にかかるプロセッサシステムの動作を、図4及び図5を用いて説明する。図4は、図2に示すプロセッサシステムの動作を示すフローチャートである。図5は、図2に示すプロセッサシステムの動作の流れを説明するための図である。
まず、製品出荷時等の初期状態では、アクセス禁止フラグ13は許可側に設定され、アクセス禁止フラグ複写レジスタ32も許可側に設定されている(図4のステップS100)。つまり、製品出荷時では、記憶部10に対してプログラムの書き込み等が可能である。
記憶部10に対するプログラムの書き込み等が完了した後、アクセス禁止フラグ13は禁止側に設定される(図4のステップS101)。
その後、リセット信号RSTが解除されると(図4のステップS102)、アクセス禁止フラグ13の値がアクセス禁止フラグ複写レジスタ32に転送される(図4のステップS103、図5のF1)。それにより、アクセス禁止フラグ複写レジスタ32は禁止側に書き換えられる。その結果、記憶部10に対するプログラムの書き込み等はできなくなる。
その後、記憶部10に対してプログラムの書き込み等を行いたい場合、メインPEaは、アクセス禁止フラグ複写レジスタ32を禁止側から許可側に書き換えるようにセキュリティPEに対して要求する(図4のステップS104、図5のF2)。
セキュリティPEは、メインPEaから発行された「アクセス禁止フラグ複写レジスタ32の書き換えの要求」を受け取ると、まず、当該要求が正当なものであるか否かの判定を行う(図4のステップS105)。セキュリティPEは、当該要求が正当なものであると判定した場合(図4のステップS105のYES)、当該要求に応じた固定信号(例えばHレベル)を出力する。それにより、アクセス禁止フラグ複写レジスタ32は禁止側から許可側に書き換えられる(図4のステップS106、図5のF3)。その結果、記憶部10に対するプログラムの書き込み等が一時的に可能になる。
なお、セキュリティPEによりメインPEaからの要求が不当なものであると判定された場合(図4のステップS105のNO)、アクセス禁止フラグ複写レジスタ32の書き換えは行われない(図4のステップS111)。つまり、アクセス禁止フラグ複写レジスタ32は禁止側に設定されたままとなる。そのため、記憶部10に対してプログラムの書き込み等はできない。
メインPEaからの要求(図5のF4)に応じて記憶部10に対するプログラムの書き込み等が完了すると、メインPEaは、アクセス禁止フラグ複写レジスタ32を許可側から禁止側に書き換えるようにセキュリティPEに対して要求する(図4のステップS107)。このとき、セキュリティPEは、固定信号(例えばLレベル)を出力する。それにより、アクセス禁止フラグ複写レジスタ32は許可側から禁止側に書き換えられる(図4のステップS108)。その結果、記憶部10に対してプログラムの書き込み等はできなくなる。
その後、リセット信号RSTにより初期化されると(ステップS109)、既に禁止側に設定されているアクセス禁止フラグ13の値がアクセス禁止フラグ複写レジスタ32に転送される(図4のステップS110、図5のF5)。それにより、アクセス禁止フラグ複写レジスタ32は許可側から禁止側に書き換えられる。つまり、アクセス禁止フラグ複写レジスタ32は、何らかの理由で禁止側に書き換えられなかった場合でも、より確実に禁止側に書き換えられる。
このように、本実施の形態にかかるプロセッサシステムは、記憶部10へのアクセス要求とともに発行される認証情報の正当性を判定するセキュリティPEと、アクセス禁止フラグ13が禁止側に設定されている場合にセキュリティPEの判定結果に応じた固定値を記憶するアクセス禁止フラグ複写レジスタ32と、アクセス禁止フラグ複写レジスタ32の出力値に基づきメインPEaから記憶部10へのアクセスを許可するか否かを制御するアクセス制御回路21と、を備える。それにより、本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ13によって記憶部10へのアクセスが禁止された場合でも、認証情報を知る者によってアクセス禁止フラグ複写レジスタ32を書き換えることにより記憶部10へのアクセスが可能である。つまり、本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ13によって記憶部10へのアクセスが禁止された場合でも、その後の記憶部10へのアクセスを柔軟に制御可能である。
そのため、例えば、記憶部10に格納されているプログラムを悪意の第三者から保護するためにアクセス禁止フラグ13を禁止側に設定した後でも、認証情報を知るメーカ等は、アクセス禁止フラグ複写レジスタ32を書き換えることにより記憶部10へアクセスすることができる。したがって、市場におけるプログラムのアップデートに対応することが可能である。
さらに、本実施の形態かかるプロセッサシステムでは、メインPEaとは異なるセキュリティPEによって認証情報の正当性が判定されている。そのため、本実施の形態にかかるプロセッサシステムは、メインPEaの脆弱性の影響を受けることなく高いセキュリティレベルを維持した状態で、当該認証情報の正当性(複写レジスタの書き換え要求の正当性)を判定することができる。つまり、高いセキュリティレベルを維持した状態でアクセス禁止フラグ複写レジスタ32の書き換えを行うことができる。
さらに、本実施の形態にかかるプロセッサシステムでは、リセット信号RST解除時にアクセス禁止フラグ13の値がアクセス禁止フラグ複写レジスタ32に転送される。そのため、アクセス禁止フラグ複写レジスタ32は、メインPEaからの要求により許可側に設定された場合でも、リセット信号RSTによる初期化のたびに確実に禁止側に設定される。そのため、記憶部10へのアクセス可能期間を一定期間に制限とすることができ、不正アクセスを防止することができる。
なお、アクセス禁止フラグ13が許可側に設定されている場合には、当然にアクセス禁止フラグ複写レジスタ32も許可側に設定されているため、認証情報の正当性の判定を要することなく、記憶部10へのアクセスが可能である。つまり、アクセス禁止フラグ13が許可側に設定されている場合には、認証情報の正当性の判定に時間をかけることなく、記憶部10へのアクセスが可能である。
なお、本実施の形態では、セレクタ回路31が設けられた場合を例に説明したが、これに限られない。例えば、図6に示すように、セレクタ回路31部分をソフトウェアで実現しても構わない。
実施の形態2
図7は、本発明の実施の形態2にかかるプロセッサシステムを示すブロック図である。本実施の形態にかかるプロセッサシステムは、実施の形態1にかかるプロセッサシステムと比較して、制御情報領域12aに複数のアクセス禁止フラグ13−1〜13−3を備え、HSMサブシステム内に複数のセレクタ回路31−1〜31−3及び複数のアクセス禁止フラグ複写レジスタ32−1〜32−3を備える。
図7は、本発明の実施の形態2にかかるプロセッサシステムを示すブロック図である。本実施の形態にかかるプロセッサシステムは、実施の形態1にかかるプロセッサシステムと比較して、制御情報領域12aに複数のアクセス禁止フラグ13−1〜13−3を備え、HSMサブシステム内に複数のセレクタ回路31−1〜31−3及び複数のアクセス禁止フラグ複写レジスタ32−1〜32−3を備える。
アクセス禁止フラグ13−1は、通常領域11に対するプログラムの書き込み、読み出し及び消去を許可するか否かを設定するフラグである。アクセス禁止フラグ13―2は、制御情報領域12aに対するプログラムの書き込み、読み出し及び消去を許可するか否かを設定するフラグである。アクセス禁止フラグ13−3は、他のメモリ(不図示)に対するプログラムの書き込み、読み出し及び消去を許可するか否かを設定するフラグである。
アクセス禁止フラグ複写レジスタ32−1〜32−3及び複数のセレクタ回路31−1〜31−3は、それぞれアクセス禁止フラグ13−1〜13−3に対応して設けられている。それぞれの動作は、実施の形態1にて説明したアクセス禁止フラグ複写レジスタ32及びセレクタ回路31の動作と同様であるため、説明を省略する。
このように、本実施の形態にかかるプロセッサシステムは、複数のアクセス禁止フラグ及び対応する複数のアクセス禁止フラグ複写レジスタを備えることにより、記憶領域ごとに個別にアクセス制御することが可能となる。
なお、本実施の形態では、アクセス禁止フラグ及びアクセス禁止フラグ複写レジスタがそれぞれ3個ずつ設けられた場合を例に説明したが、これに限られず、アクセス制御対象となる記憶領域の数に応じて任意の個数に変更することが可能である。
実施の形態3
図8Aは、本発明の実施の形態3にかかるプロセッサシステムを示すブロック図である。本実施の形態にかかるプロセッサシステムは、実施の形態1にかかるプロセッサシステムと比較して、制御情報領域12bにロック・フラグ14をさらに備え、アクセス制御回路21bにゲーティング回路213をさらに備える。なお、本実施の形態では、ゲーティング回路213がビット毎に設けられた論理積回路(AND回路)である場合を例に説明する。
図8Aは、本発明の実施の形態3にかかるプロセッサシステムを示すブロック図である。本実施の形態にかかるプロセッサシステムは、実施の形態1にかかるプロセッサシステムと比較して、制御情報領域12bにロック・フラグ14をさらに備え、アクセス制御回路21bにゲーティング回路213をさらに備える。なお、本実施の形態では、ゲーティング回路213がビット毎に設けられた論理積回路(AND回路)である場合を例に説明する。
ロック・フラグ14は、記憶部10bに対するプログラムの書き込み、読み出し及び消去を永久に禁止するか否かを設定するフラグである。ロック・フラグ14が禁止側に設定されている場合、アクセス禁止フラグ複写レジスタ32の出力値に関わらず、記憶部10bに対するプログラムの書き込み、読み出し及び消去は禁止される。一方、ロック・フラグ14が許可側に設定されている場合、記憶部10bに対するプログラムの書き込み、読み出し及び消去が許可されるか否かは、アクセス禁止フラグ複写レジスタ32の出力値に依存する。つまり、ロック・フラグ14が許可側に設定されている場合、本実施の形態にかかるプロセッサシステムは、実施の形態1の場合と同様の動作を示す。
ここで、ロック・フラグ14は、一度禁止側に設定されると二度と許可側に戻せないように制御情報領域12b上に形成されている。したがって、ロック・フラグ14が禁止側に設定された場合、記憶部10bに対するプログラムの書き込み、読み出し及び消去は永久に禁止されることとなる。
より具体的には、アクセス制御回路21bにおいて、ゲーティング回路213は、ロック・フラグ14の値に基づいて、ゲーティング回路212の出力信号をメモリコントローラ211に対して出力するか否かを制御する。以下では、アクセス禁止フラグ13がLレベルの場合に禁止側に設定され、アクセス禁止フラグ13がHレベルの場合に許可側に設定される場合を例に説明する。
例えば、ロック・フラグ14の値が許可側(Hレベル)の場合、ゲーティング回路213は、ゲーティング回路212の出力信号をそのままメモリコントローラ211に対して出力する。つまり、ロック・フラグ14の値が許可側(Hレベル)の場合、アクセス制御回路21bは、図3Aに示すアクセス制御回路21の場合と同様の動作を示す。
一方、ロック・フラグ14の値が禁止側(Lレベル)の場合、ゲーティング回路213は、ゲーティング回路212の出力信号をメモリコントローラ211に対して出力しない。このとき、ゲーティング回路213は、例えばLレベルの固定信号をメモリコントローラ211に対して出力する。このように、ロック・フラグ14の値が禁止側(Lレベル)の場合、アクセス制御回路21bは、アクセス禁止フラグ複写レジスタ32の出力値に関わらず、メインPEaからの要求に応じた処理を実行しない。
このように、本実施の形態にかかるプロセッサシステムは、実施の形態1と同様の効果を奏することができることに加え、記憶部10へのアクセスを完全に禁止することができるため、不正アクセスの防止効果をさらに向上させることができる。
なお、アクセス制御回路21bは、図8Aに示す構成のものに限定されない。例えば、アクセス制御回路21bは、一例として、図8Bに示す構成のものに適宜変更可能である。以下、図8Bに示すアクセス制御回路21bの構成及び動作について説明する。
図8Bに示すアクセス制御回路21bは、図3Bに示すアクセス制御回路21と比較して、ゲーティング回路213−1〜213−3をさらに備える。なお、本実施の形態では、ゲーティング回路213−1〜213−3がビット毎に設けられた論理積回路(AND回路)である場合を例に説明する。
より具体的には、アクセス制御回路21bにおいて、ゲーティング回路213−1〜213−3は、ロック・フラグ14の値に基づいて、それぞれゲーティング回路212−1〜212−3の出力信号を記憶部10bに対して出力するか否かを制御する。以下では、アクセス禁止フラグ13がLレベルの場合に禁止側に設定され、アクセス禁止フラグ13がHレベルの場合に許可側に設定される場合を例に説明する。
例えば、ロック・フラグ14の値が許可側(Hレベル)の場合、ゲーティング回路213−1〜213−3は、ゲーティング回路212−1〜212−3の出力信号をそのまま記憶部10bに対して出力する。つまり、ロック・フラグ14の値が許可側(Hレベル)の場合、アクセス制御回路21bは、図3Bに示すアクセス制御回路21の場合と同様の動作を示す。
一方、ロック・フラグ14の値が禁止側(Lレベル)の場合、ゲーティング回路213−1〜213−3は、ゲーティング回路212−1〜212−3の出力信号を記憶部10bに対して出力しない。このとき、ゲーティング回路213−1〜213−3は、例えば何れもLレベルの固定信号を記憶部10bに対して出力する。このように、ロック・フラグ14の値がLレベルの場合、アクセス制御回路21bは、アクセス禁止フラグ複写レジスタ32の出力値に関わらず、メインPEaからの要求に応じた処理を実行しない。
なお、本発明は上記実施の形態1〜3に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態1〜3では、プログラムの書き込み、読み出し及び消去の何れの要求に対してもアクセス制御可能な場合を例に説明したが、これに限られない。プログラムの書き込み、読み出し及び消去のうち少なくとも何れか一つの要求に対してアクセス制御可能な回路構成に適宜変更可能である。
また、上記実施の形態1〜3では、ゲーティング回路212−1〜212−1,213−1〜213−3がビット毎に設けられた論理積回路(AND回路)である場合を例に説明したが、これに限られず、同様の効果を得られる回路構成に適宜変更可能である。したがって、ゲーティング回路は、例えば、ラッチ回路及び論理積回路により構成される一般的な回路構成のものであっても良い。
また、上記実施の形態1〜3では、アクセス禁止フラグ13の値及びアクセス禁止フラグ複写レジスタ32の出力値が1ビットである場合を例に説明したが、これに限られない。アクセス禁止フラグ13の値及びアクセス禁止フラグ複写レジスタ32の出力値は、それぞれ複数ビットで構成されるものであっても良い。あるいは、複数のアクセス禁止フラグ13が設けられ、これら複数のアクセス禁止フラグ13の値のうち多数を占める値によってアクセスの許可及び禁止が決定される構成であっても良い。同様に、複数のアクセス禁止フラグ複写レジスタ32が設けられ、これら複数のアクセス禁止フラグ複写レジスタ32の出力値のうち多数を占める値によって記憶部10に対するアクセスの許可及び禁止が決定される構成であってもよい。即ち、アクセス禁止フラグ13及びアクセス禁止フラグ複写レジスタ32が多重化された構成であっても良い。
なお、上記実施の形態1〜3で説明したように、アクセス禁止フラグ13は一度禁止側に設定されると二度と許可側に戻せない。これは、たとえ認証システムを備えていたとしてもセキュリティの根幹をなすような制御情報領域12を自由に変更できるのは好ましくないからである。また、通常領域11と制御情報領域12とが一体となっておりシングルポートでアクセス可能な構成となっている場合には、アクセス禁止フラグ13の値の読み出しと通常領域11に対するアクセスとを同時に行うことができないため、アクセス禁止フラグ13の値を別途記憶しているアクセス禁止フラグ複写レジスタ32を書き換える方が効率的だからである。
この出願は、2011年3月31日に出願された日本出願特願2011−080479を基礎とする優先権を主張し、その開示の全てをここに取り込む。
10,10a,10b 記憶部
11 通常領域
12,12a,12b 制御情報領域
13 アクセス禁止フラグ
13−1〜13−3 アクセス禁止フラグ
14 ロック・フラグ
20,20b 制御部
21,21b アクセス制御回路
22 リセット処理回路
23 リセット生成回路
31 セレクタ回路
31−1〜31−3 セレクタ回路
32 アクセス禁止フラグ複写レジスタ
32−1〜32−3 アクセス禁止フラグ複写レジスタ
41 認証情報格納部
42 判定部
211 メモリコントローラ
212 ゲーティング回路
212−1〜212−3 ゲーティング回路
213 ゲーティング回路
213−1〜213−3 ゲーティング回路
11 通常領域
12,12a,12b 制御情報領域
13 アクセス禁止フラグ
13−1〜13−3 アクセス禁止フラグ
14 ロック・フラグ
20,20b 制御部
21,21b アクセス制御回路
22 リセット処理回路
23 リセット生成回路
31 セレクタ回路
31−1〜31−3 セレクタ回路
32 アクセス禁止フラグ複写レジスタ
32−1〜32−3 アクセス禁止フラグ複写レジスタ
41 認証情報格納部
42 判定部
211 メモリコントローラ
212 ゲーティング回路
212−1〜212−3 ゲーティング回路
213 ゲーティング回路
213−1〜213−3 ゲーティング回路
Claims (14)
- 電気的に書き換え可能な複数の不揮発性メモリセルにより構成される第1記憶部と、
第1値から第2値に値を切り替え可能なアクセス禁止フラグを格納する第2記憶部と、
前記第1記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を発行する第1プロセッサと、
前記第1プロセッサから発行された認証情報が正当であるか否かを判定する第2プロセッサと、
前記アクセス禁止フラグの値が第1値の場合に当該第1値に応じた値を記憶し、前記アクセス禁止フラグの値が第2値の場合に第2プロセッサの判定結果に応じた値を記憶する複写レジスタと、
前記複写レジスタに記憶された値に基づいて、前記第1プロセッサから前記第1記憶部に対するアクセスを許可するか否かを制御するアクセス制御回路と、を備えたプロセッサシステム。 - 前記アクセス制御回路は、
前記複写レジスタに記憶された値が第1値に対応する値の場合に前記第1記憶部に対するアクセスを許可し、前記複写レジスタに記憶された値が第2値に対応する値の場合に前記第1記憶部に対するアクセスを禁止することを特徴とする請求項1に記載のプロセッサシステム。 - 前記アクセス禁止フラグは、
第2値から第1値に切り替えられないように前記第2記憶部に格納されていることを特徴とする請求項1又は2に記載のプロセッサシステム。 - 前記第2プロセッサは、
所定の認証情報が格納された認証情報格納部と、
前記認証情報格納部に格納された認証情報と、前記第1プロセッサから発行された認証情報と、を比較し前記判定結果を出力する判定部と、を有する請求項1〜3のいずれか一項に記載のプロセッサシステム。 - 複数の前記第1記憶部と、
複数の前記アクセス禁止フラグを格納する前記第2記憶部と、
前記複数のアクセス禁止フラグに対応する複数の前記複写レジスタと、を備え、
前記アクセス制御回路は、
各複写レジスタに記憶された値に基づいて、前記第1プロセッサから対応する第1記憶部に対するアクセスを許可するか否かを制御することを特徴とする請求項1〜4のいずれか一項に記載のプロセッサシステム。 - 前記第2記憶部は、
第1値から第2値に値を切り替え可能なロック・フラグをさらに格納し、
前記アクセス制御回路は、
前記複写レジスタに記憶された値及び前記ロック・フラグの値に基づいて、前記第1プロセッサから前記第1記憶部に対するアクセスを許可するか否かを制御することを特徴とする請求1〜5の何れか一項に記載のプロセッサシステム。 - 前記アクセス制御回路は、
前記ロック・フラグの値が第2値に対応する値の場合には、前記複写レジスタに記憶された値に関わらず前記第1記憶部に対するアクセスを禁止することを特徴とする請求項6に記載のプロセッサシステム。 - 前記ロック・フラグは、
第2値から第1値に切り替えられないように前記第2記憶部に格納されていることを特徴とする請求項6又は7に記載のプロセッサシステム。 - 前記第2記憶部は、前記第1記憶部内に形成されていることを特徴とする請求項1〜8のいずれか一項に記載のプロセッサシステム。
- リセット信号により初期化された場合には、前記判定結果に関わらず前記アクセス禁止フラグの値を前記複写レジスタに記憶させるリセット処理回路、をさらに備えた請求項1〜9のいずれか一項に記載のプロセッサシステム。
- 前記リセット信号は、外部から供給されることを特徴とする請求項10に記載のプロセッサシステム。
- 前記リセット信号は、パワーオンリセット信号であることを特徴とする請求項10に記載のプロセッサシステム。
- 第1記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を第1プロセッサから発行し、
前記第1プロセッサから発行された認証情報が正当であるか否かの判定を第2プロセッサにより行い、
第1値から第2値に値を切り替え可能なアクセス禁止フラグの値が第1値の場合に当該第1値に応じた値を複写レジスタに記憶し、
前記アクセス禁止フラグの値が第2値の場合に第2プロセッサの判定結果に応じた値を複写レジスタに記憶し、
前記複写レジスタに記憶された値に基づいて、前記第1プロセッサから前記第1記憶部に対するアクセスを許可するか否かを制御する、プロセッサシステムの制御方法。 - 前記複写レジスタに記憶された値が第1値に対応する値の場合に前記第1記憶部に対するアクセスを許可し、前記複写レジスタに記憶された値が第2値に対応する値の場合に前記第1記憶部に対するアクセスを禁止することを特徴とする請求項13に記載のプロセッサシステムの制御方法。
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