JPWO2009001529A1 - プラズマディスプレイパネル駆動装置及びプラズマディスプレイ - Google Patents

プラズマディスプレイパネル駆動装置及びプラズマディスプレイ Download PDF

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Abstract

プラズマディスプレイパネル駆動装置は、プラズマディスプレイパネルの電極に印加する駆動パルスを生成する電極駆動部を備えている。電極駆動部は複数のスイッチを有し、複数のスイッチのうちの少なくとも１つは、デュアルゲート半導体素子を用１０いたスイッチ素子である。デュアルゲート半導体素子１０は、基板１１の上に形成され、窒化物半導体又は炭化珪素からなる半導体で構成された半導体層積層体１３と、半導体層積層体１３の上に互いに間隔をおいて形成されたソース電極１６及びドレイン電極１７と、ソース電極１６とドレイン電極１７との間に、ソース電極１６側から順に形成された、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂとを有する。

Description

本発明は、プラズマディスプレイパネル駆動装置及びプラズマディスプレイに関する。
プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（ＰＤＰ）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く且つ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用されている。
ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば、特許文献１を参照。）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極とが交互に、且つパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させる。
互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置されている。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）と、蛍光物質を含む層（蛍光層）とが設けられている。放電セルの内部にはガスが封入されている。維持電極、走査電極及びアドレス電極の間に対してパルス電圧を印加することにより放電セル中に放電が生じるとき、放電セル中のガスの分子は電離して紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。こうして、放電セルが発光する。
ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対しこの三つの期間が共通に設定される（例えば、特許文献１参照）。
初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。これにより、全ての放電セルにおいて壁電荷が均一化される。
アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、信号パルス電圧がアドレス電極のいくつかに対し印加される。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、且つ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルにおいて放電が生じる。この放電によりその放電セル表面には壁電荷が蓄積される。
放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対し同時に且つ周期的に印加される。このとき、アドレス期間中に壁電荷が蓄積された放電セルにおいてはガスによる放電が維持され、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光させるサブフィールドを選択することにより調整される。
図２７に従来のＰＤＰ駆動装置の構成を示す。図２７は特に走査電極駆動部とＰＤＰを示している。走査電極駆動部１１０は、走査パルス発生部１１１、初期化パルス発生部１１２及び放電維持パルス発生部１１３を含む。放電維持パルス発生部１１３は、直列に接続されたハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙを含み、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙを通じて、維持電圧源Ｖｓ又はグランド電位により維持電極Ｘと走査電極Ｙとの間の電圧を制御する。ＰＤＰ１２０は、維持電極Ｘと走査電極Ｙとの間の浮遊容量Ｃｐ（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ１２０を流れる電流の経路は省略している。図２７において、維持電極Ｘに接続する維持電極駆動部は省略しており、図中、維持電極Ｘは接地状態で表している。
初期化期間にＰＤＰの全ての放電セルにおいて壁電荷を均一化させるには、初期化パルス電圧の上限が十分に高くなければならない。また、アドレス期間にアドレス放電を起こすには、走査パルス電圧の下限は十分に低くなければならない。従って、初期化パルス電圧の上限は一般に放電維持パルス電圧の上限より高く設定される。また、走査パルス電圧の下限は一般に放電維持パルス電圧の下限より低く設定される。従って、初期化パルス電圧が放電維持パルス電圧の上限でクランプされるのを防ぐには、初期化期間では放電維持パルス発生部１１３の維持電圧源Ｖｓが初期化パルス発生部１１２から分離されなければならない。従って、走査パルス電圧が放電維持パルス電圧の下限でクランプされるのを防ぐには、アドレス期間では放電維持パルス発生部１１３の維持電圧源Ｖｓが走査パルス発生部１１１から分離されなければならない。
従来のＰＤＰ駆動装置では、分離スイッチＱＳ１及び分離スイッチＱＳ２が維持電圧源Ｖｓと初期化パルス発生部１１２との間に設置されている。図２７の例では、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２が挿入されている。
放電維持期間では、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２がオン状態となり、放電維持パルス発生部１１３のハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙのスイッチングによって、維持電圧源Ｖｓの正極及び負極の電位が放電維持パルス発生部１１３の出力端子ＪＹ２から供給される。
初期化期間では、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２をオフ状態とし、初期化パルス発生部１１２が維持電圧源Ｖｓから分離される。
こうして、初期化パルス電圧が放電維持パルス電圧の上限及び下限でクランプされることなく、所定の上限まで上昇及び所定の下限まで下降する。従って、初期化期間ではＰＤＰの全ての放電セルに対し、壁電荷の均一化に十分な電圧が印加される。
さらに、従来のＰＤＰ駆動装置は、放電維持期間中に、ハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙ、第１の回収ダイオードＤ１、第２の回収ダイオードＤ２、回収インダクタＣＹ及び回収コンデンサＬＹからなる共振回路によってパネル容量Ｃｐの電力を回収している。ここで使用される第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２は、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙがオン状態となった際に、回収コンデンサＣＹに電流が流れ込むのを防ぎ、回収コンデンサＣＹを一定値（Ｖｓ／２）に保つ役割がある。
特開２００５−７０７８７号公報
しかしながら、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２には放電維持期間中、放電維持パルス電圧の印加に伴う電流（ＰＤＰの放電セルでの放電による電流）が流れる。この電流量は他のパルス電圧の印加に伴う電流より一般に大きく、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２における導通損失により、ＰＤＰ駆動装置の消費電力が大きく増大するという問題がある。スイッチ素子の導通損失を低減するために、多数の半導体素子を並列に接続し、低抵抗で大電流を制御する分離スイッチを構成する方法が知られている。しかし、この場合には実装面積が増大してしまう。また、部品点数が増大することにより製造コストも増大するという問題がある。
また、回収動作の際に流れる回収電流は大電流であるため、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２における導通損失もＰＤＰ駆動装置の消費電力を大きく増大させる原因となる。この場合にも、多数のダイオードを並列に接続することにより低抵抗で大電流の回収ダイオードを構成する方法が知られているが、実装面積が増大してしまう。また、部品点数が増大することにより製造コストも増大する。
このように、前記従来のＰＤＰ装置においては、消費電力の削減と実装面積の低減つまり部品点数の低減とを両立させることが困難であるという問題がある。
本願は、前記従来の問題を解決し、部品点数が少なく且つ消費電力が小さいプラズマディスプレイパネル駆動装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明はプラズマディスプレイパネル駆動装置を、デュアルゲート半導体素子を用いたスイッチ素子を備える構成とする。
具体的に、本発明に係るプラズマディスプレイパネル駆動装置は、プラズマディスプレイパネルの電極に印加する駆動パルスを生成する電極駆動部を備え、電極駆動部は複数のスイッチを有し、複数のスイッチのうちの少なくとも１つは、デュアルゲート半導体素子を用いたスイッチ素子であり、デュアルゲート半導体素子は、基板の上に形成された窒化物半導体又は炭化珪素からなる半導体で構成された半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に、ソース電極側から順に形成された、第１のゲート電極及び第２のゲート電極とを有することを特徴とする。
本発明のプラズマディスプレイパネル駆動装置は、デュアルゲート半導体素子を用いたスイッチ素子を使用している。このため、複数のトランジスタとダイオードとを用いてスイッチを構成した場合と比べて、素子の導通損失を大幅に低減できる。また、スイッチの占有面積も大幅に低減できる。これにより、プラズマディスプレイパネル駆動装置の消費電力を低減すると共に小型化することが可能となる。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの放電を維持するための電圧を発生させる維持電圧源を有し、複数のスイッチは、維持電圧源の正極と負極との間に直列に接続されたハイサイド維持スイッチ及びローサイド維持スイッチを含み、ハイサイド維持スイッチ及びローサイド維持スイッチのうちの少なくとも一方は、デュアルゲート半導体素子を用いたスイッチ素子である。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの放電を維持するための電圧を発生する維持電圧源を有し、複数のスイッチは、維持電圧源の正極と負極との間に直列に接続されたハイサイド維持スイッチ及びローサイド維持スイッチと、ハイサイド維持スイッチとローサイド維持スイッチとの接続ノードとプラズマディプレイパネルの電極との間に接続された分離スイッチとを含み、分離スイッチはデュアルゲート半導体素子を用いたスイッチ素子であってもよい。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの電極に蓄積された電荷を回収して蓄積する回収コンデンサを有し、複数のスイッチは、プラズマディスプレイパネルの電極と回収コンデンサとの間に設けられた回収スイッチを含み、回収スイッチは、デュアルゲート半導体素子を用いたスイッチ素子であってもよい。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの電極に蓄積された電荷を回収して蓄積する回収コンデンサを有し、複数のスイッチは、プラズマディスプレイパネルの電極と回収コンデンサとの間に設けられた第１の回収スイッチ及び第２の回収スイッチを含み、第１の回収スイッチ及び第２の回収スイッチは、それぞれデュアルゲート半導体素子を用いたスイッチ素子であってもよい。
本発明のプラズマディスプレイパネル駆動装置において、回収スイッチは、回収コンデンサから電極へ電流を流す際には、回収コンデンサから電極へ電流を流し且つ回収コンデンサへ流れる電流を遮断する第１のモードとなり、電極から回収コンデンサへ電流を流す際には、電極から回収コンデンサへ電流を流し且つ回収コンデンサから流れる電流を遮断する第２のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、回収スイッチは、回収コンデンサから電極へ電流を流す際には、回収スイッチが第１のモードになる前に、ソース電極の電位を基準として第１のゲート電極の閾値電圧以上の電圧を第１のゲート電極に印加し、且つ、ドレイン電極の電位を基準として第２のゲート電極の閾値電圧以上の電圧を第２のゲート電極に印加することで、ドレイン電極とソース電極との間に電流を通電する第３のモードとなり、電極から回収コンデンサへ電流を流す際には、回収スイッチが第２のモードになる前に、第３のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、第１の回収スイッチは、回収コンデンサから電極へ電流を流す際には、回収コンデンサから電極へ電流を流し且つ回収コンデンサへ流れる電流を遮断する第１のモードとなり、第２の回収スイッチは、電極から回収コンデンサへ電流を流す際には、電極から回収コンデンサへ電流を流し且つ回収コンデンサから流れる電流を遮断する第２のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、第１の回収スイッチは、回収コンデンサから電極へ電流を流す際には、第１のモードとなる前に、ソース電極の電位を基準として第１のゲート電極の閾値電圧以上の電圧を第１のゲート電極に印加し、且つ、ドレイン電極の電位を基準として第２のゲート電極の閾値電圧以上の電圧を第２のゲート電極に印加することで、ドレイン電極とソース電極との間に電流を通電する第３のモードとなり、第２の回収スイッチは、電極から回収コンデンサへ電流を流す際には、第２のモードとなる前に、第３のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子はノーマリーオフであってもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、第１の半導体層と、該第１の半導体層の上に選択的に形成された第１のｐ型半導体層とを有し、第１のゲート電極は、第１のｐ型半導体層の上に形成されていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、第１の半導体層と、該第１の半導体層の上に選択的に形成された第２のｐ型半導体層とを有し、第２のゲート電極は、第２のｐ型半導体層の上に形成されていてもよい。
本発明のプラズマディスプレイパネル駆動装置は、第１のゲート電極及び第２のゲート電極の少なくとも一方と、半導体層積層体との間に形成された絶縁膜をさらに備えていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、凹部を有し、第１のゲート電極及び第２のゲート電極の少なくとも一方は、凹部を埋めるように形成されていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の第１のゲート電極の閾値電圧と第２のゲート電極の閾値電圧とは、互いに異なっていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の第２のゲート電極とドレイン電極とは、電気的に接続されていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の第１のゲート電極と第２のゲート電極との間隔は、ソース電極と第１のゲート電極との間隔よりも大きく、且つ、ドレイン電極と第２のゲート電極との間隔よりも大きくてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の半導体層積層体は、基板側から順次積層された第１の半導体層及び第２の半導体層を有し、第２の半導体層は、第１の半導体層と比べてバンドギャップが大きくてもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、窒化ガリウム及び窒化アルミニウムガリウムの少なくとも一方を含んでいてもよい。
本発明に係るプラズマディスプレイは、電極間の放電により蛍光体が発光するプラズマディスプレイパネルと、本発明のプラズマディスプレイパネル駆動装置とを備えている。
本発明に係るプラズマディスプレイパネル駆動装置及びプラズマディスプレイによれば、部品点数が少なく且つ消費電力が小さいプラズマディスプレイパネル駆動装置及びプラズマディスプレイを実現できる。
本発明の第１の実施形態に係るプラズマディスプレイを示すブロック図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の動作を示すタイミング図である。 複数のトランジスタにより構成した双方向スイッチを示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いる第１のデュアルゲート半導体素子を示す断面図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子の双方向スイッチ動作を説明するための回路図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子の逆阻止動作を説明するための回路図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子の動作特性を示すグラフである。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いる第２のデュアルゲート半導体素子を示す断面図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いる第３のデュアルゲート半導体素子を示す断面図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を駆動する駆動部の一例を示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第１の動作を示すタイミング図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第２の動作を示すタイミング図である。 本発明の第２の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第２の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第１の動作を示すタイミング図である。 本発明の第２の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第２の動作を示すタイミング図である。 本発明の第３の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第３の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第１の動作を示すタイミング図である。 本発明の第３の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第２の動作を示すタイミング図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を示す断面図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を示す断面図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を示す断面図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いる放電維持パルス発生回路の変形例を示す回路図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いる放電維持パルス発生回路の変形例を示す回路図である。 従来例に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。
符号の説明
１０ デュアルゲート半導体素子
１１ 基板
１２ バッファ層
１３ 半導体層積層体
１４ ＧａＮ層
１５ ＡｌＧａＮ層
１６ ソース電極
１６Ａ 第１のオーミック電極
１６Ｂ 第２のオーミック電極
１７ ドレイン電極
１８Ａ 第１のゲート電極
１８Ｂ 第２のゲート電極
１９Ａ 第１のｐ型半導体層
１９Ｂ 第２のｐ型半導体層
２０ 駆動部
２３ 負荷電源
２４ 第１の電源
２５ 第２の電源
２８ 第１のゲート駆動回路
２９ 第２のゲート駆動回路
３６ 第１のトランジスタ
３７ 第２のトランジスタ
４１ 保護膜
４２ 配線
６０ プラズマディスプレイパネル
６２ プラズマディスプレイパネル駆動装置
６４ 制御部
６６ 入力端子
７１ 走査電極駆動部
７２ 維持電極駆動部
７３ アドレス電極駆動部
７５ 回収スイッチ回路
（第１の実施形態）
１．１ 構成
１．１．１ プラズマディスプレイ
まず、本発明の第１の実施形態に係るプラズマディスプレイ全体の構成について説明する。
図１は第１の実施形態に係るプラズマディスプレイの構成を示している。プラズマディスプレイは、プラズマディスプレイパネル（ＰＤＰ）６０、ＰＤＰ駆動装置６２及び制御部６４を備えている。
（プラズマディスプレイパネル）
ＰＤＰ６０は例えばＡＣ型であり、３電極面放電型構造を有する。ＰＤＰ６０の背面基板上にはアドレス電極Ａ１、アドレス電極Ａ２、アドレス電極Ａ３、・・・アドレス電極Ａｎがパネルの幅方向に沿って配置されている。ＰＤＰ６０の前面基板上には維持電極Ｘ１、維持電極Ｘ２、維持電極Ｘ３、・・・維持電極Ｘｎと、走査電極Ｙ１、走査電極Ｙ２、走査電極Ｙ３、・・・走査電極Ｙｎとが交互に、且つパネルの長手方向に沿って配置されている。維持電極Ｘ１〜維持電極Ｘｎは互いに接続されており、電位が実質的に等しい。アドレス電極Ａ１〜アドレス電極Ａｎと、走査電極Ｙ１〜走査電極Ｙｎとは、一本ずつ個別に電位を変化させることができる。
互いに隣り合う維持電極と走査電極との対（例えば維持電極Ｘ２と走査電極Ｙ２との対）とアドレス電極（例えばアドレス電極Ａ２）との交差点には放電セルが設置されている（例えば、図１のＰ部分を参照。）。放電セルの表面には、誘電体からなる誘電体層と、電極と誘電体層を保護するための保護層と、蛍光物質を含む蛍光層とが設けられている。放電セルの内部にはガスが封入されている。維持電極、走査電極及びアドレス電極の間に所定のパルス電圧が印加されると、放電セルにおいて放電が生じる。この際に、放電セル中のガス分子が脱励起し、紫外線を発する。発生した紫外線は放電セルの表面に設けられた蛍光層の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。
（ＰＤＰ駆動装置）
ＰＤＰ駆動装置６２は、ＰＤＰ６０の各電極を駆動する電極駆動部である走査電極駆動部７１と、維持電極駆動部７２と、アドレス電極駆動部７３とを含む。
走査電極駆動部７１及び維持電極駆動部７２の入力端子６６は、電源部（図示せず）と接続される。電源部は、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば４００Ｖ）にまず変換する。次に、変換した直流電圧を直流−直流（ＤＣ−ＤＣ）コンバータにより、所定の維持電圧Ｖsへ変換する。維持電圧ＶsはＰＤＰ駆動装置６２に印加される。これにより、入力端子６６の電位は、接地電位（＝０）に対して維持電圧Ｖsだけ高く維持される。
走査電極駆動部７１の出力端子はＰＤＰ６０の走査電極Ｙ１〜走査電極Ｙｎのそれぞれに個別に接続されている。走査電極駆動部７１は走査電極Ｙ１〜走査電極Ｙｎのそれぞれの電位を個別に変化させる。
維持電極駆動部７２の出力端子はＰＤＰ６０の維持電極Ｘ１〜維持電極Ｘｎと接続されている。維持電極駆動部７２は維持電極Ｘ１〜維持電極Ｘｎの電位を一様に変化させる。
アドレス電極駆動部７３はＰＤＰ６０のアドレス電極Ａ１〜アドレス電極Ａｎのそれぞれに個別に接続されている。アドレス電極駆動部７３は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極Ａ１〜アドレス電極Ａｎの中から選択された電極に対し印加する。
ＰＤＰ駆動装置６２はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ６０の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が１フィールドずつ、１／６０秒（＝約１６．７ｍｓｅｃ）間隔で送られる。それにより、１フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式ではさらに、サブフィールドごとに、ＰＤＰ６０の全ての放電セルに対し３つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
初期化期間では、初期化パルス電圧が維持電極Ｘ１〜維持電極Ｘｎと走査電極Ｙ１〜走査電極Ｙｎとの間に印加される。これにより、全ての放電セルで壁電荷が均一化される。
アドレス期間では、走査電極駆動部７１が、走査電極Ｙ１〜走査電極Ｙｎに対し走査パルス電圧を順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部７３が選択されたアドレス電極に対し信号パルス電圧を印加する。信号パルス電圧を印加するアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の１つに印加され、且つ信号パルス電圧がアドレス電極の１つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。放電が生じた放電セルの表面には新たな壁電荷が蓄積される。
放電維持期間では、走査電極駆動部７１と維持電極駆動部７２とが、放電維持パルス電圧をそれぞれ、走査電極Ｙ１〜走査電極Ｙｎと維持電極Ｘ１〜維持電極Ｘｎとに対して交互に印加する。これにより、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの１フィールド当たりの発光時間、すなわち放電セルの輝度は、発光させるサブフィールドを選択することにより調整する。
走査電極駆動部７１、維持電極駆動部７２及びアドレス電極駆動部７３はそれぞれ、内部にスイッチングインバータを含む。制御部６４は、各駆動部についてスイッチング制御を行う。これにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧及び放電維持パルス電圧をそれぞれ所定の波形及びタイミングで発生させる。また、制御部６４は外部からの映像信号に基づき、信号パルス電圧を印加するアドレス電極を選択する。さらに、制御部６４は、信号パルス電圧を印加した後の放電維持期間の長さ、すなわち信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ６０には映像信号に対応する映像が再現される。
１．１．２ 走査電極駆動部
次に、電極駆動部について説明する。走査電極駆動部７１と維持電極駆動部７２とは基本的には同じ回路であるため、以下においては、走査電極駆動部７１について説明を行う。
図２は、走査電極駆動部７１の詳細な構成を示している。図２にはＰＤＰ６０の等価回路も合わせて示している。走査電極駆動部７１は、それぞれがスイッチングインバータを有する走査パルス発生部１Ｙ、初期化パルス発生部２Ｙ及び放電維持パルス発生部３Ｙを含む。ＰＤＰ６０は、維持電極Ｘと走査電極Ｙとの間の浮遊容量Ｃｐ（ＰＤＰのパネル容量）により等価的に表されており、放電セルでの放電時にＰＤＰ６０を流れる電流の経路は省略している。図２において、維持電極Ｘに接続する維持電極駆動部は省略しており、図中において、維持電極Ｘは接地状態で表している。
（走査パルス発生部）
走査パルス発生部１Ｙは、第１の定電圧源Ｖ１、ハイサイド走査スイッチＱ１Ｙ及びローサイド走査スイッチＱ２Ｙを含む。
第１の定電圧源Ｖ１は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される維持電圧Ｖｓに基づき、第２の定電圧源Ｖ１は正極の電位を負極の電位より一定の電圧Ｖ１だけ高く維持する。
ハイサイド走査スイッチＱ１Ｙ及びローサイド走査スイッチＱ２Ｙは例えばＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）である。その他にＩＧＢＴ（絶縁ゲートトランジスタ）又はバイポーラトランジスタであってもよい。
第１の定電圧源Ｖ１の正極はハイサイド走査スイッチＱ１Ｙのドレインに接続されている。ハイサイド走査スイッチＱ１Ｙのソースはローサイド走査スイッチＱ２Ｙのドレインに接続されている。それらの間の接続点Ｊ１ＹはＰＤＰ６０の走査電極の一つＹに接続されている。ローサイド走査スイッチＱ２Ｙのソースは、第１の定電圧源Ｖ１の負極に接続されている。
ここで、ハイサイド走査スイッチＱ１Ｙとローサイド走査スイッチＱ２Ｙの直列接続回路（図２に示される実線で囲まれた部分）は、実際には、走査電極Ｙ１、Ｙ２、・・・Ｙｎと同数だけ設けられ、走査電極Ｙ１、Ｙ２、・・・Ｙｎのそれぞれに一つずつ接続されている。
（初期化パルス発生部）
初期化パルス発生部２Ｙは、第２の定電圧源Ｖ２、ハイサイドランプ波形発生部ＱＲ１、ローサイドランプ波形発生部ＱＲ２及び第３の定電圧源Ｖ３を含む。
第２の定電圧源Ｖ２は、その正極の電位を、例えばＤＣ−ＤＣコンバータによって電源部から印加される維持電圧Ｖｓに対して所定電圧Ｖ2だけ高く維持する。
第３の定電圧源Ｖ３は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Ｖｓに基づき、その正極の電位を負極の電位より所定電圧Ｖ3だけ高く維持する。
ハイサイドランプ波形発生部ＱＲ１及びローサイドランプ波形発生部ＱＲ２は例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を含む。そのＮＭＯＳのゲートとドレインとはコンデンサで接続される。ハイサイドランプ波形発生部ＱＲ１及びローサイドランプ波形発生部ＱＲ２がオン状態となるとき、ドレインソース間電圧は実質的に一定の速度で０まで変化する。
第２の定電圧源Ｖ２の正極はハイサイドランプ波形発生部ＱＲ１のドレインに接続されている。ハイサイドランプ波形発生部ＱＲ１のソースは第１の定電圧源Ｖ１の負極に接続されている。第２の定電圧源Ｖ２の負極は放電維持パルス発生部３Ｙの維持電圧源Ｖｓの正極に接続されている。ローサイドランプ波形発生部ＱＲ２のドレインは第１の定電圧源Ｖ１の負極に接続され、ローサイドランプ波形発生部ＱＲ２のソースは第３の定電圧源Ｖ３の負極に接続される。第３の定電圧源Ｖ３の正極は接地されている。ハイサイドランプ波形発生部ＱＲ１のソースとローサイドランプ波形発生部ＱＲ２のドレインとの接続点は接続ノードＪ２Ｙとなっている。
（放電維持パルス発生部）
放電維持パルス発生部３Ｙは、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙの直列回路と、回収インダクタＬＹと、回収スイッチ回路７５と、回収コンデンサＣＹとを含む。
維持電圧源Ｖｓは、正極の電位を負極の電位より一定の電圧Ｖｓ（維持電圧）だけ高く維持する。維持電圧源Ｖｓの正極はハイサイド維持スイッチＱ７Ｙのドレインに接続され、ハイサイド維持スイッチＱ７Ｙのソースはローサイド維持スイッチＱ８Ｙのドレインに接続されている。ローサイド維持スイッチＱ８Ｙのソースは維持電圧源Ｖｓの負極に接続されている。維持電圧源Ｖｓの負極は例えば０Ｖ（接地状態）である。ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙとが接続された出力ノードＪ３Ｙは、放電維持パルス発生部３Ｙの出力ノードとして、第１の定電圧源Ｖ１の負極に接続されている。放電維持パルス発生部３Ｙの出力ノードＪ３Ｙからローサイド走査スイッチＱ２Ｙのドレインまでの経路を以下「放電維持パルス伝達路」という。
（双方向スイッチ素子）
放電維持パルス発生部３Ｙにおいて、特に、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは、双方向スイッチ素子で構成される。本実施形態及び以下の実施形態において、「双方向スイッチ素子」とは以下のようないずれかの特性を持つスイッチ素子をいう。
＜特性１＞
−オン状態では、ドレインからソース方向及びソースからドレイン方向の双方向に電流を流すことができる。
−オフ状態では、ドレインからソース方向及びソースからドレイン方向の双方向において電流を流さない。オフ期間では、その素子の絶対最大定格のドレインソース間電圧及び絶対最大定格のソース・ドレイン間電圧ともに十分な値を確保している。（以降、絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソースドレイン間電圧のことを「双方向スイッチ素子の耐圧」という。）
＜特性２＞
−オン状態では、ドレインからソース方向に電流を流すことができるが、ソースからドレイン方向には電流を流さない。
−オフ状態では、ドレインからソース方向及びソースからドレイン方向の双方向において電流を流さない。オフ状態では、その素子の絶対最大定格のドレインソース間電圧及び絶対最大定格のソースドレイン間電圧ともに十分な値を確保している。
ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙを双方向スイッチ素子で構成することにより、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに対して高い電圧が印加されても逆導通を阻止できる。このため、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙを双方向スイッチ素子で構成することで、従来のＰＤＰの駆動装置において、初期化期間における逆導通を阻止するために用いられていた分離スイッチ素子を設ける必要がなくなり、部品点数を低減でき、電力損失を低減できる。
（回収スイッチ回路）
回収スイッチ回路７５は、第１の回収ダイオードＤ１、第２の回収ダイオードＤ２、ハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙを含む。ハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであってもよい。
ハイサイド回収スイッチＱ９Ｙのソースは第１の回収ダイオードＤ１のアノードと接続され、第１の回収ダイオードＤ１のカソードは第２の回収ダイオードＤ２のアノードと接続され、第２の回収ダイオードＤ２のカソードは、ローサイド回収スイッチＱ１０Ｙのドレインと接続されている。回収インダクタＬＹの一端は出力ノードＪ３Ｙに接続され、他端は第１の回収ダイオードＤ１のカソードと第２の回収ダイオードＤ２のアノードとの接続点Ｊ４Ｙに接続されている。回収コンデンサＣＹの一端は維持電圧源Ｖｓの負極と接続され、他端はハイサイド回収スイッチＱ９Ｙのドレイン及びローサイド回収スイッチＱ１０Ｙのソースと接続されている。
回収コンデンサＣＹの容量はＰＤＰ６０のパネル容量Ｃｐより十分に大きい。回収コンデンサＣＹの両端電圧は、電源部から印加される維持電圧Ｖｓの半値Ｖｓ／２と実質的に等しく維持される。
１．２ 動作
以下に、走査電極駆動部７１の動作について説明する。走査電極駆動部の動作は、先に述べた初期化期間、アドレス期間及び放電維持期間の３つの期間に別けることができる。図３は、初期化期間、アドレス期間及び放電維持期間においてＰＤＰ６０の走査電極Ｙに印加する電圧の波形と、走査電極駆動部７１に含まれる各スイッチの状態とを示している。図中において斜線で示した期間が対応するスイッチがオン状態の期間を示している。
１．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じてモードＩ〜Ｖに分けられる。
＜モードＩ＞
ローサイド走査スイッチＱ２Ｙ及びローサイド維持スイッチＱ８Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙは接地電位（例えば０Ｖ）に維持される。
＜モードII＞
ローサイド走査スイッチＱ２Ｙ及びハイサイド維持スイッチＱ７Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が接地電位から維持電圧源Ｖｓの電圧Ｖsだけ高い電位まで上昇する。
＜モードIII＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、ハイサイド維持スイッチＱ７Ｙをオフ状態とし、ハイサイドランプ波形発生部ＱＲ１をオン状態とする。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が一定の速度で、接地電位から維持電圧源Ｖｓの電圧Ｖsと第２の定電圧源Ｖ２の電圧Ｖ2との和だけ高い電位Ｖr（以下、初期化パルスの上限電圧という。）まで上昇する。
これにより、ＰＤＰ６０の全ての放電セルに対する印加電圧は、一様に初期化パルス電圧の上限Ｖｒまで比較的緩やかに上昇する。その結果、ＰＤＰ６０の全ての放電セルにおいて一様な壁電荷が蓄積される。このとき、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。
＜モードIV＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、ハイサイドランプ波形発生部ＱＲ１をオフ状態とし、ハイサイド維持スイッチＱ７Ｙをオン状態とする。また、残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位は、初期化パルスの上限電圧Ｖrから下降して、接地電位よりも維持電圧源Ｖｓの電圧Ｖsだけ高い電位となる。
＜モードＶ＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、ハイサイド維持スイッチＱ７Ｙをオフ状態とし、ローサイドランプ波形発生部ＱＲ２をオン状態とする。残りのスイッチはオフ状態に維持される。走査電極Ｙの電位は一定の速度で下降して、接地電位よりも第３の定電圧源Ｖ３の電圧Ｖ3だけ低い電位−Ｖ3（以下、初期化パルスの下限電圧という。）となる。従って、ＰＤＰ６０の放電セルには、モードII〜モードIVにおいて印加された電圧とは逆極性の電圧が印加される。特に、印加電圧は比較的緩やかに下降する。これにより、全ての放電セルにおいて壁電荷が一様に除去され、均一化される。このとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
１．２．２ アドレス期間
アドレス期間中、走査電極駆動部７１では、ローサイドランプ波形発生部ＱＲ２及びハイサイド走査スイッチＱ１Ｙがオン状態に維持される。従って、ハイサイド走査スイッチＱ１Ｙのドレインは初期化パルスの下限電圧−Ｖ3から第１の定電圧源Ｖ１の電圧Ｖ1だけ高い電位Ｖp（以下、走査パルスの上限電圧Ｖpという）に維持され、ローサイド走査スイッチＱ２Ｙのソースは初期化パルスの下限電圧−Ｖ3に維持される。
アドレス期間の開始時、全ての走査電極Ｙについて、ハイサイド走査スイッチＱ１Ｙがオン状態に維持され、ローサイド走査スイッチＱ２Ｙがオフ状態に維持される。これにより、全ての走査電極Ｙの電位が一様に走査パルスの上限電圧Ｖpに維持される。
走査電極駆動部７１は続いて、走査電極Ｙの電位を次のように変化させる（図３に示された走査パルス電圧ＳＰを参照。）。１つの走査電極Ｙが選択されると、選択された走査電極Ｙと接続されたハイサイド走査スイッチＱ１Ｙをオフ状態とし、ローサイド走査スイッチＱ２Ｙをオン状態とする。これにより、選択された走査電極Ｙの電位は初期化パルスの下限電圧−Ｖ3まで下降する。選択された走査電極Ｙの電位が所定時間、初期化パルスの下限電圧−Ｖ3に維持された後、選択された走査電極Ｙと接続されたローサイド走査スイッチＱ２Ｙをオフ状態とし、ハイサイド走査スイッチＱ１Ｙをオン状態とする。これにより、選択された走査電極Ｙの電位は再び走査パルスの上限電圧Ｖpまで上昇する。走査電極駆動部７１は走査電極Ｙのそれぞれと接続されたハイサイド走査スイッチＱ１Ｙ及びローサイド走査スイッチＱ２Ｙについて、同様のスイッチング動作を順次行う。これにより、走査パルス電圧ＳＰが走査電極Ｙのそれぞれに対して順次印加される。
アドレス期間中、外部から入力される映像信号に基づき、１つのアドレス電極Ａが選択されると、選択されたアドレス電極Ａの電位は所定時間、信号パルスの上限電圧Ｖaまで上昇する（図示せず）。
例えば、走査パルス電圧ＳＰを１つの走査電極Ｙに印加すると共に信号パルス電圧を１つのアドレス電極Ａに印加すると、その走査電極Ｙとアドレス電極Ａとの間の電圧は他の電極間の電圧よりも高くなる。従って、その走査電極Ｙとアドレス電極Ａとの間の交差点に位置する放電セルは放電する。放電した放電セルの表面には、放電による新たな壁電荷が蓄積される。
その後、放電維持期間において、走査電極駆動部７１と維持電極駆動部７２（図示せず）とが交互に、放電維持パルス電圧をそれぞれ、走査電極Ｙと維持電極Ｘとに対し印加する。このとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので発光が生じる。
１．２．３ 放電維持期間
放電維持期間について説明する。ローサイド走査スイッチＱ２Ｙは常にオン状態に維持する。
ハイサイド回収スイッチＱ９Ｙをオン状態とする直前に、ローサイド維持スイッチＱ８Ｙをオン状態とし、パネル容量Ｃｐの両端の電圧は０Ｖに維持される。ハイサイド回収スイッチＱ９Ｙをオン状態とすると、回収コンデンサＣＹと、ハイサイド回収スイッチＱ９Ｙと、第１の回収ダイオードＤ１と、回収インダクタＬＹと、パネル容量Ｃｐとにより、ＬＣ共振回路が形成される。これにより、パネル容量Ｃｐの両端の電圧はＶｓまで増加する。残りのスイッチはオフ状態に維持する。
次に、ハイサイド回収スイッチＱ９Ｙをオフ状態として、ハイサイド維持スイッチＱ７Ｙをオン状態とすれば、パネル容量Ｃｐの両端電圧はＶｓに維持される。このとき、ハイサイド維持スイッチＱ７Ｙのドレインソース間電圧は０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチＱ７Ｙをオフ状態とし、ローサイド回収スイッチＱ１０Ｙをオン状態とすると、回収コンデンサＣＹと、ローサイド回収スイッチＱ１０Ｙと、第２の回収ダイオードＤ２と、回収インダクタＬＹと、パネル容量Ｃｐとにより、ＬＣ共振回路が形成される。これにより、パネル容量Ｃｐの両端の電圧は０まで減少する。
次に、ローサイド回収スイッチＱ１０Ｙをオフ状態として、ローサイド維持スイッチＱ８Ｙをオン状態とすれば、パネル容量Ｃｐの両端の電圧は０に維持される。このとき、ローサイド維持スイッチＱ８Ｙのドレイン・ソース間電圧は０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Ｙの電位が上下するとき、回収コンデンサＣＹとパネル容量Ｃｐとの間で電力が効率良く交換される。このため、放電維持パルス電圧の印加時、パネル容量Ｃｐの充放電に起因する無効電力を低減できる。
１．３ デュアルゲート半導体素子
以上のような動作をさせるために、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに用いるスイッチ素子は少なくとも先に述べた特性１を満たす双方向スイッチである必要がある。
このよう双方向スイッチ素子は、例えば図４に示すように複数のトランジスタとダイオードとを、接続することにより実現することができる。しかし、双方向スイッチを実現するために図４に示すような複数のトランジスタとダイオードとを組み合わせた場合には、部品点数が増大してしまう。また、複数のトランジスタ及びダイオードからなるため、ダイオードの順方向立上り電圧がオン電圧に付加され、導通損失の影響が大きく、消費電力が増大してしまう。
本実施形態のＰＤＰ駆動装置は、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙにデュアルゲート半導体素子を用いている。このため、１つの素子により双方向スイッチが実現できるため、部品点数を削減でき、ＰＤＰ駆動装置の占有面積を低減できる。また、電力損失も低減できる。
１．３．１ 第１のデュアルゲート半導体素子
図５は、デュアルゲート半導体素子１０の第１の例について断面構成を示している。図５に示すように、デュアルゲート半導体素子１０は、シリコン（Ｓｉ）からなる基板１１の上に厚さが１０ｎｍ窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層されてなる厚さが１μｍのバッファ層１２が形成され、その上に半導体層積層体１３が形成されている。半導体層積層体１３は、２つの半導体層が基板側から順次積層されており、上側の半導体層は下側の半導体層と比べてバンドギャップが大きい。本実施形態においては、下側の半導体層は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層１４であり、上側の半導体層は、厚さが２０ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層１５である。
ＧａＮ層１４のＡｌＧａＮ層１５とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０13ｃｍ-2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体１３の上には、互いに間隔をおいて第１のオーミック電極であるソース電極１６と第２のオーミック電極であるドレイン電極１７とが形成されている。ソース電極１６及びドレイン電極１７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。図１においては、コンタクト抵抗を低減するために、ＡｌＧａＮ層１５の一部を除去すると共にＧａＮ層１４を４０ｎｍ程度掘り下げて、ソース電極１６及びドレイン電極１７がＡｌＧａＮ層１５とＧａＮ層１４との界面に接するように形成した例を示している。なお、ソース電極１６及びドレイン電極１７は、ＡｌＧａＮ層１５の上に形成してもよい。
ｎ型のＡｌＧａＮ層１５の上におけるソース電極１６及びドレイン電極１７との間の領域には、第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂが互いに間隔をおいて選択的に形成されている。第１のｐ型半導体層１９Ａの上には第１のゲート電極１８Ａが形成され、第２のｐ型半導体層１９Ｂの上には第２のゲート電極１８Ｂが形成されている。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂとオーミック接触している。
ＡｌＧａＮ層１５及び第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜４１が形成されている。保護膜４１を形成することで、いわゆる電流コラプスの原因となる欠陥を保障し、電流コラプスを改善することが可能となる。
第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂと、ＡｌＧａＮ層１５とによりＰＮ接合がそれぞれ形成される。これにより、第１のオーミック電極と第１のゲート電極間との電圧が例えば０Ｖでは、第１のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、同様に、第２のオーミック電極と第２のゲート電極間との電圧が例えば０Ｖ以下のときには、第２のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、いわゆるノーマリーオフ動作をするデュアルゲート半導体素子を実現している。
また、このような構造とすることにより、ドレインとソースとの間に流れる電流を遮断するために印加する第１のゲート電極１８Ａの閾値電圧は、ソース電極１６を基準として約＋１．５Ｖとなり、第２のゲート電極１８Ｂの閾値電圧は、ドレイン電極１７を基準として約＋１．５Ｖとなる。
また、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂはそれぞれ第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂを介してＡｌＧａＮ層１５に接している。このため、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに順方向電流が流れるとき、第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂを介してチャネル領域に正孔が注入される。注入された正孔は、同量の電子をチャネル中に発生させるので、チャネル領域内に電子を発生される効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、ノーマリーオフ動作をしつつ動作電流を大きくすることが可能となる。
デュアルゲート半導体素子１０は、耐圧を確保するためのチャネル領域を第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが共有する。２つのダイオードと２つのトランジスタとを用いて同様のスイッチ素子を形成した場合には、耐圧を確保するチャネル領域が２素子分の面積が必要である。しかし、デュアルゲート半導体素子１０は１素子分のチャネル領域の面積でスイッチ素子が実現可能であり、スイッチ素子全体を考えると、２つのダイオードと２つのトランジスタとを用いた場合と比べてチップ面積をより少なくすることができる。
以下に、デュアルゲート半導体素子１０の動作について説明する。デュアルゲート半導体素子１０は、オン状態においては、ドレイン側からソース側及びソース側からドレイン側の双方向に電流を流すことができ、オフ状態においては、ドレイン側からソース側及びソース側からドレイン側の双方向において電流を遮断できる、いわゆる双方向スイッチ動作を行わせることができる。
図６は、図５に示したデュアルゲート半導体素子１０に双方向スイッチ動作を行わせる場合の回路を示している。この場合には、負極がソース電極１６と接続され正極が第１のゲート電極１８Ａと接続された第１の電源２４と、負極がドレイン電極１７と接続され正極が第２のゲート電極１８Ｂと接続された第２の電源２５とを有する駆動部２０によりデュアルゲート半導体素子を駆動する。なお、第１の電源２４の出力をＶｇ１、第２の電源２５の出力をＶｇ２とする。なお、図６は、説明のため負荷電源２３の負極がデュアルゲート半導体素子１０のソース電極１６と接続され、正極がドレイン電極１７と接続されている例を示している。
ソース電極１６からドレイン電極１７へ流れる電流及びドレイン電極１７からソース電極１６へ流れる電流の両方を遮断するためには、ソース電極１６を基準として第１のゲート電極１８Ａの閾値電圧以下の電圧を第１のゲート電極１８Ａに印加し、第１のｐ型半導体層１９Ａからチャネル領域に空乏層を広げ、チャネル領域をピンチオフする。同時に、ドレイン電極１７を基準として第２のゲート電極１８Ｂの閾値電圧以下の電圧を第２のゲート電極１８Ｂに印加し、第２のｐ型半導体層１９Ｂからチャネル領域に空乏層を広げ、チャネル領域をピンチオフする。具体的にはＶｇ１とＶｇ２を例えば０Ｖとする。このような動作をすることで、ドレイン電極１７の電位がソース電極１６の電位より高いとき、第１のｐ型半導体層１９Ａから空乏層がチャネル領域に広がり、ドレイン電極１７からソース電極１６へ流れる電流を遮断することがきる。同様に、ソース電極１６の電位がドレイン電極１７の電位より高いとき、第２のｐ型半導体層１９Ｂから空乏層がチャネル領域に広がり、ソース電極１６からドレイン電極１７へ流れる電流を遮断することができる。
双方向に電流を通電させるためには、ソース電極１６を基準として第１のゲート電極１８Ａの閾値電圧よりも高い電圧を第１のゲート電極１８Ａに印加し、第１のｐ型半導体層１９Ａから広がる空乏層を縮小し、チャネル領域を通電状態にし、同時に、ドレイン電極１７を基準として第２のゲート電極１８Ｂの閾値電圧よりも高い電圧を第２のゲート電極１８Ｂに印加し、第２のｐ型半導体層１９Ｂから広がる空乏層を縮小し、チャネル領域を通電状態にする。具体的には例えばＶｇ１とＶｇ２を５Ｖにする。このような動作をすることで、ソース電極１６とドレイン電極１７との間に双方向に電流を通電することが可能となる。
また、双方向の電流が通電している状態において、チャネル上にダイオードがないため、ダイオードの順方向立上り電圧によるオン電圧の上昇はこの双方向スイッチには発生しない。このため、従来の直列に接続されたダイオードとトランジスタとからなる双方向スイッチに比べ、そのオン電圧を低減でき、ＰＤＰ駆動電力を低減できる。
また、デュアルゲート半導体素子１０は、オン状態においてはドレイン電極１７とソース電極１６との間に一方向に電流を流し、他方向の電流は遮断し、オフ状態においては双方向に電流を遮断する逆阻止動作を行わせることもできる。
逆阻止動作についてまず、第１のゲート電極１８Ａに第１のゲート電極１８Ａの閾値電圧よりも高い電圧を印加し、第２のゲート電極１８Ｂに第２のゲート電極１８Ｂの閾値電圧以下の電圧を印加した場合の動作について説明する。図５のデュアルゲート半導体素子を等価回路で表すと図７（ａ）に示すように第１のトランジスタ３６と第２のトランジスタ３７とが直列に接続された回路とみなすことができる。この場合、第１のトランジスタ３６のソース（Ｓ）がデュアルゲート半導体素子のソース電極１６、第１のトランジスタ３６のゲート（Ｇ）が第１のゲート電極１８Ａに対応し、第２のトランジスタ３７のソース（Ｓ）がデュアルゲートトランジスタのドレイン電極１７、第２のトランジスタ３７のゲート（Ｇ）が第２のゲート電極１８Ｂに対応する。図７は、説明のため負荷電源２３の負極がデュアルゲート半導体素子のソース電極１６と接続され、正極がドレイン電極１７と接続されている例を示している。
このような回路において、例えば、Ｖｇ１を５Ｖ、Ｖｇ２を０Ｖとした場合、Ｖｇ２が０Ｖであるということは第２のトランジスタ３７のゲートとソースが短絡されている状態と等しいため、デュアルゲート半導体素子の第２のトランジスタは図７（ｂ）に示すような回路とみなすことができる。
以下において、図７（ｂ）に示すトランジスタのソース（Ｓ）をＡ端子、ドレイン（Ｄ）をＢ端子、ゲート（Ｇ）をＣ端子として説明を行う。
Ｂ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、閾値電圧以下のため、Ｂ端子(ドレイン)からＡ端子（ソース）に電流は流れない。
一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子を基準として閾値電圧以上となると、ゲートにＢ端子（ソース）を基準として閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。
つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。
そのため、図７（ａ）に示す第２のトランジスタ３７の部分は、ダイオードとみなすことができ、図７（ｃ）に示すように第１のトランジスタとダイオードとが直列接続された等価回路として表すことができる。図７（ｃ）に示す等価回路において、スイッチ素子のドレインの電位がソースの電位よりも高い場合、第１のトランジスタ３６のゲートに５Ｖが印加されているので、第１のトランジスタ３６はオン状態であり、ドレインからソースへ電流を流すことが可能となる。但し、ダイオードの順方向立上り電圧によるオン電圧が発生する。また、スイッチ素子のソースの電位がドレインの電位よりも高い場合、その電圧は第２のトランジスタ３７からなるダイオードが担い、スイッチ素子のソースからドレインへ流れる電流を阻止する。つまり、第１のゲート電極１８Ａに閾値電圧以上の電圧を与え、第２のゲート電極１８Ｂに閾値電圧以下の電圧を与えることにより、いわゆる逆阻止動作を行わせることができる。
図８（ａ）〜（ｃ）は、デュアルゲート半導体素子１０に双方向スイッチ動作及び逆阻止動作を行わせた場合の動作特性を示している。図８において、横軸はソース電極１６を基準としたドレイン電極１７の電圧であり、ここではＶｄｓと記載する。また、縦軸はドレイン電極１７とソース電極１６との間を流れる電流Ｉｄｓであり、ドレイン電極１７からソース電極１６へ流れる電流を正としている。
図８（ａ）は、第１の電源の出力Ｖｇ１と第２の電源の出力Ｖｇ２は同じ電圧になるように出力し、Ｖｇ１とＶｇ２とを０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖとしたときの特性を示している。図８に示すように、Ｖｇ１とＶｇ２とが０Ｖのときには明らかに双方向の電流を遮断し、Ｖｇ１とＶｇ２とが５Ｖのときには明らかに双方向の電流を通電し、双方向スイッチの動作を実現している。
図８（ｂ）は、Ｖｇ２を０Ｖとなるように出力し、Ｖｇ１を０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５ＶとしたときのＩｄｓとＶｄｓとの特性を示している。図８（ｂ）に示すように、Ｖｇ１が５Ｖのときでは、Ｖｄｓが正の電圧であるときに電流を通電し、Ｖｄｓが負の電圧であるときには電流を遮断している。この動作は、ソース電極がカソード、ドレイン電極がアノードとなるダイオードの動作と同じとなる。
図８（ｃ）は、Ｖｇ１を０Ｖとなるように出力し、Ｖｇ２を０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５ＶとしたときのＩｄｓとＶｄｓとの特性を示している。図８（ｃ）に示すように、Ｖｇ２が５Ｖのときには、Ｖｄｓが負の電圧であるときに電流を通電し、Ｖｄｓが正の電圧であるときには電流を遮断している。この動作は、ソース電極がアノード、ドレイン電極がカソードとなるダイオードの動作と同じとなる。
以上のように、本実施形態のデュアルゲート半導体素子１０は、そのゲートバイアス条件により、双方向の電流を遮断及び通電する双方向スイッチ動作をさせることも、逆阻止動作をさせることも可能である。また、逆阻止動作の際に電流が通電する方向も切り換えることができる。
デュアルゲート半導体素子に逆阻止動作をさせる場合には、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂに印加する電圧を調整するだけでよいが、双方向スイッチ動作をさせる場合には、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂのそれぞれに電圧を印加する駆動部が必要となる。
１．３．２ 第２のデュアルゲート半導体素子
図９は、デュアルゲート半導体素子１０の第２の例について断面構成を示している。図９において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
図９に示すように、第２のデュアルゲート半導体素子は、第１のデュアルゲート半導体素子と比べ、第１のｐ型半導体と第２のｐ型半導体がなく、第１のゲート電極と第２のゲート電極が前記ＡｌＧａＮ層上に形成されており、第１のゲート電極及び第２のゲート電極はＡｌＧａＮ層とショットキー接合を形成しており、ノーマリーオフ動作を可能とするため、ＡｌＧａＮ層の膜厚が薄くなっており、例えば５ｎｍ程度になっている点で異なる。
このような構造とすることで、第１のデュアルゲート半導体素子と同様に双方向スイッチ動作及び逆阻止スイッチ動作が可能なデュアルゲート半導体素子を構成することができる。
また、ＡｌＧａＮ層の膜厚を厚くするか、又はＡｌＧａＮ層のＡｌ組成を高めことで、チャネル領域の電子のキャリア濃度をより高めることができる。そのため、チャネル領域の抵抗は低減し、デュアルゲート半導体素子のオン抵抗を低減し、前記走査電極駆動の電力消費を低減することが可能となる。但し、このような構造とする場合、ノーマリーオン型のデュアルゲート半導体素子となり、閾値電圧が負の電圧となってしまう。そのため、走査電極駆動部のスイッチ素子と用いる場合には、デュアルゲート半導体素子による短絡故障を防止するため、デュアルゲート半導体素子のソース又はドレインに電圧が印加される前に、閾値電圧以下の電圧を第１ゲート及び第２ゲートに印加する。これによりノーマリオン型のデュアルゲート半導体素子を用いたＰＤＰ駆動装置を動作することが可能となる。
１．３．３ 第３のデュアルゲート半導体素子
図１０は、デュアルゲート半導体素子１０の第３の例について断面構成を示している。図１０において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１０に示すように、第３のデュアルゲート半導体素子は、第１のデュアルゲート半導体素子と比べ、第１のｐ型半導体と第２のｐ型半導体がなく、ＡｌＧａＮ層１５に２つの凹部が形成され、その凹部の底辺に接するように第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが形成され、第１のゲート電極１８Ａ及び第２のゲート電極１８ＢはＡｌＧａＮ層１５とショットキー接合を形成している点で異なる。図１０に示すように、ＡｌＧａＮ層１５を部分的に薄膜化することで、ＡｌＧａＮ層１５を薄膜化することによるチャネル層の電子のキャリア濃度低減を抑制しつつ、ゲートの閾値電圧を正の電圧にすることができる。このため、オン抵抗が小さく且つノーマリーオフ動作が可能なデュアルゲート半導体素子が実現可能となる。
なお、各デュアルゲート半導体素子に用いる基板は、窒化物半導体が成長できる限りＳｉ以外でもよく、例えばＧａＮ、サファイア、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、酸化リチウムガリウム（ＬｉＧａＯ2）若しくは酸化リチウムアルミニウム（ＬｉＡｌＯ2）又はこれらの混晶等であってもよい。
また、ゲート電極の材料はＰｄとＡｕを用いたが、ｐ型半導体とオーミック接合を形成し、ＡｌＧａＮ層とショットキー接合を形成する限り、Ｐｄ以外の金属でもよく、Ｎｉ、Ｐｔ、インジウムスズ酸化物、ＺｎＩｎＳｎＯ又はＧａＩｎＳｎＯ等を用いてもよい。
また、各例に係るデュアルゲート半導体素子において、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂにオン電圧を印加する際には、第１のゲート電極１８Ａ又は第２のゲート電極１８ＢとＡｌＧａＮ層１５とにより形成されるダイオードの順方向の立ち上がり電圧（約１Ｖ）以上の電圧を印加することになる。このため、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂからソース電極１６又はドレイン電極１７へ電流が流れてしまい、スイッチ素子のゲート駆動電力が増大してしまうという問題がある。このため、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂに印加するオン電圧を１Ｖ程度として、デュアルゲート半導体素子を駆動する必要がある。この場合には、ＰＤＰ駆動装置内に発生するノイズの影響により、デュアルゲート半導体素子が誤作動してしまうおそれがある。誤作動を回避するために、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂは、絶縁膜を介してＡｌＧａＮ層１５の上に形成してもよい。この場合の絶縁膜は、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、窒化アルミニウム（ＡｌＮ）又は窒化シリコン（ＳｉＮ）等を用いればよい。このような構造とすることで、ＭＯＳＦＥＴに代表されるいわゆるＭＩＳ（金属−絶縁体−半導体）構造のゲート電極が形成され、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂに高いオン電圧を印加しても、高いオン電圧が印加されたゲート電極からソース電極又はドレイン電極へ流れる電流を抑制することができる。
１．４ デュアルゲート半導体素子のゲート駆動回路
図１１は、デュアルゲート半導体素子を駆動する駆動部２０の具体例を示している。デュアルゲート半導体素子１０の第１のゲート電極１８Ａは第１のゲート駆動回路２８により駆動され、第２のゲート電極１８Ｂは第２のゲート駆動回路２９により駆動される。
デュアルゲート半導体素子により先に述べた特性１を有する双方向スイッチを実現しハイサイド維持スイッチＱ７Ｙ又はローサイド維持スイッチＱ８Ｙに適用する場合には、以下に説明するようなゲート駆動回路を用いる。
第１のゲート駆動回路２８及び第２のゲート駆動回路２９は、ＶＩＮ端子に入力された信号をＶＩＮ端子と電気的に絶縁して信号を伝達する絶縁型信号伝達回路を介し、伝達された信号をもとにゲートバイアス電圧をＶＯ端子から出力するゲート駆動回路である。絶縁型信号伝達回路には、光で信号を伝達し、入力と出力とを電気的に絶縁して信号を伝達でき、高速スイッチングが可能なフォトカプラを用いればよい。なお、絶縁型信号伝達回路には、トランスにより信号を伝達する絶縁カプラでもよく、コンデンサにより信号を伝達する絶縁カプラでもよい。
第１のゲート駆動回路２８及び第２のゲート駆動回路２９では、ＶＢ端子、ＶＳ端子及びＶＯ端子は、ＶＩＮ端子及びＧＮＤ端子から絶縁されている。第１のゲート駆動回路２８及び第２のゲート駆動回路２９は、ＶＩＮ端子とＧＮＤ端子との間の電圧が所定の電圧よりも低い場合には、ＶＯ端子をＶＳ端子と接続し、ＶＯ端子とＶＢ端子との間を開放する。また、ＶＩＮ端子とＧＮＤ端子との間の電圧が所定の電圧以上の場合には、ＶＯ端子とＶＳ端子との間を開放し、ＶＯ端子とＶＢ端子とを接続する。第１のゲート駆動回路２８のＶＯ端子は第１のゲート電極１８Ａと接続され、ＶＳ端子はソース電極１６及び第１の電源２４の負極と接続され、ＶＢ端子は第１の電源２４の正極と接続されている。また、第２のゲート駆動回路のＶＯ端子は第２のゲート電極１８Ｂと接続され、ＶＳ端子はドレイン電極１７及び第２の電源２５の負極と接続され、ＶＢ端子は第２の電源２５の正極と接続されている。なお、第１の電源２４及び第２の電源２５はＰＤＰ駆動装置の基準電位から絶縁されている。
第１のゲート駆動回路２８のＶＩＮ端子とＧＮＤ端子との間に所定の電圧を印加することにより、ソース電極１６を基準とした第１の電源２４の電圧を第１のゲート電極１８Ａに印加することが可能となる。また同様に、第２のゲート駆動回路のＶＩＮ端子とＧＮＤ端子との間に所定の電圧を印加することにより、ドレイン電極１７を基準とした第２の電源２５の電圧を第２のゲート電極１８Ｂに印加することが可能となる。
図１１に示した駆動部２０は、第１の電源２４及び第２の電源２５として、ＰＤＰ駆動装置の基準電位から絶縁された電源を使用している。このため、デュアルゲート半導体素子１０のソース電極１６又はドレイン電極１７の電位と図１に示す制御部６４の基準電位とが異なる場合でも、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂにバイアス電圧を印加することが可能である。その結果、駆動部２０によるデュアルゲート半導体素子１０の制御が可能となる。
１．５ デュアルゲート半導体素子を適用した第１の例
１．３において示したデュアルゲート半導体素子を走査電極駆動部７１に適用した例について説明する。
１．５．１ 走査電極駆動部
図１２は、デュアルゲート半導体素子を用いたＰＤＰ駆動装置の一例を示している。本実施形態のＰＤＰ駆動装置は、走査電極駆動部７１のハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙとしてデュアルゲート半導体素子を用いている。図１２においてドレインＤはデュアルゲート半導体素子のドレイン電極１７であり、ソースＳはソース電極１６であり、第１ゲートＧ１は第１のゲート電極１８Ａであり、第２ゲートＧ２は第２のゲート電極１８Ｂである。なお、先に示したいずれのデュアルゲート半導体素子についても、同様に用いることができる。
このようにハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙをデュアルゲート半導体素子で構成することで、従来の走査電極駆動部において、初期化期間における逆導通を阻止するために用いられていた分離スイッチ素子を設ける必要がなくなり、部品点数を低減でき、電力損失を低減できる。
また、シリコン（Ｓｉ）を材料とする従来の半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になっていた。そこで、材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた双方向スイッチを用いることで、さらに導通損失を低減し、走査電極駆動部の電力損失を低減することが可能となる。
１．５．２ 第１の動作
図１３は、図１２に示した走査電極駆動部７１の第１の動作を示している。図１３に示すように、各スイッチがオン状態となる期間は、図３において各スイッチがオン状態となった期間と同じである。
但し、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙは第１ゲート（Ｇ１）と第２ゲート（Ｇ２）とを有しているため、以下においてハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙの第１ゲートＧ１と第２ゲートＧ２がオン状態となる期間について説明する。ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに用いるデュアルゲート半導体素子は第１ゲートＧ１と第２ゲートＧ２とを同時にオン状態とすることにより双方向の電流を通電する双方向導通状態となり、第１ゲートＧ１と第２ゲートＧ２を同時にオフ状態とすることにより双方向の電流を遮断する双方向遮断状態となる。このため、ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間は、１．２において示したハイサイド維持スイッチＱ７Ｙをオン状態とする期間と同様となる。また、ローサイド維持スイッチＱ８Ｙの第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間は、１．２において示したローサイド維持スイッチＱ８Ｙをオン状態とする期間と同様となる。以上のようにハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙの第１ゲートＧ１及び第２ゲートＧ２を同時にオン状態とすることにより逆阻止動作時に発生していたオン電圧を発生させずに、オン状態とすることが可能となり、ＰＤＰ駆動装置の電力損失をより低減することができる。
１．５．３ 第２の動作
図１４は、図１２に示した走査電極駆動部７１の第２の動作を示している。
図１４に示すように第２の動作方法においては、デュアルゲート半導体素子からなるハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙのそれぞれにおいて、第１ゲートＧ１及び第２ゲートＧ２の一方がオン状態、他方がオフ状態という期間が設けられている。
基本的に、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙがオン状態となる期間とオフ状態となる期間とは第１の駆動方法と同一である。
但し、ハイサイド維持スイッチＱ７Ｙは、初期化期間のモードIII以外の期間においオフ状態となる場合には、第１ゲートＧ１にローレベルの電圧を印加し、第２ゲートＧ２にハイレベルの電圧を印加し、ドレインＤからソースＳへ流れる電流を遮断している。初期化期間のモードIIIにおいては、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加し、ソースＳからドレインＤへ流れる電流を遮断している。また、初期化期間のモードIIにおいてオン状態となる場合には、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加し、ドレインＤからソースＳへ電流を流している。モードIVにおいてオン状態となる場合には、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加して、ソースＳからドレインＤへ電流を流している。放電期間においてオン状態となる場合には、第１ゲートＧ１及び第２ゲートＧ２の両方にハイレベルの電圧を印加して、双方向に電流を流すことができるようにしている。
一方、ローサイド維持スイッチＱ８Ｙは、初期化期間のモードII、モードIII及びモードIVにおいてオフ状態となる場合には、第１ゲートＧ１にローレベルの電圧を印加し、第２ゲートＧ２にハイレベルの電圧を印加して、ドレインＤからソースＳへ流れる電流を遮断している。アドレス期間においてオフ状態となる場合には、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加して、ソースＳからドレインＤへ流れる電流を遮断している。初期化期間のモードＶにおいてオフ状態となる場合には、第１ゲートＧ１及び第２ゲートＧ２の両方にローレベルの電圧を印加することにより、電流を遮断している。また、放電維持期間において、オフ状態となる場合には、第１ゲートＧ１にローレベルの電圧を印加し、第２ゲートＧ２にハイレベルの電圧を印加することにより、電流を遮断する。オン状態となる場合には、第１ゲートＧ１及び第２ゲートＧ２の両方にハイレベルの電圧を印加して、双方向に電流を流すことができるようにしている。
なお、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙともに、オフ状態とする際には、第１ゲートＧ１及び第２ゲートＧ２の両方にローレベルの電圧を印加して双方向に電流を遮断してもよい。
なお、初期化期間のモードIIにおいて、ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１と第２ゲートＧ２とに共にハイレベルの電圧を印加してもよい。モードIIにおいて、ハイサイド維持スイッチＱ７Ｙに電流を通電することにより、パネル電圧をＶｓまで上昇させている。パネル電圧が０ＶからＶｓまで上昇する過渡状態において、回路の配線に寄生するインダクタンスが電圧を発生する。このため、ハイサイド維持スイッチＱ７Ｙに逆阻止動作をさせた場合、インダクタンスによる起電圧により、パネルにＶｓよりも高い電圧が印加されるおそれがある。これは、プラズマディスプレイパネルの誤放電の原因となる。ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１と第２ゲートＧ２とを共にオン状態として、双方向に電流を通電すると、過渡的に発生する前記インダクタンスによる起電圧を、ハイサイド維持スイッチＱ７Ｙを介して維持電圧源Ｖｓへ逆流させ、パネルに高い電圧が印加されることを抑えることが可能となる。
また、初期化期間のモードIVにおいても、ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１と第２ゲートＧ２とを共にオン状態としてもよい。これにより、モードIIと同様に配線に寄生するインダクタンスによって生じる起電圧がパネルに印加されることを防止し、プラズマディスプレイパネルの誤動作を防止する効果が得られる。
１．６ まとめ
本実施形態のＰＤＰ駆動装置６２は、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙをデュアルゲート半導体素子で構成することにより、初期化期間におけるハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙの逆導通を阻止できる。このため、従来のＰＤＰの駆動装置において用いられていた分離スイッチ素子を設ける必要がなくなる。すなわち、図１２に示す通り、維持電圧源Ｖｓから、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙを介して、ローサイド走査スイッチＱ２Ｙのソースに至る経路には、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙしか存在しない。このため、本実施形態によれば、従来の装置と比べて、ＰＤＰ駆動装置において部品点数をより少なくでき、実装面積を低減できる。特に、維持放電期間では分離スイッチ素子に大電流が流れることから、従来、分離スイッチ素子を多数並列に接続して設ける必要があったため、分離スイッチ素子を要しない本実施形態によれば、回路規模の削減効果が大きい。また、実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減できることから、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
また、従来のＰＤＰ駆動装置に用いられてきたＳｉを材料とする従来の半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になっていた。その材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた双方向スイッチを用いることでさらに導通損失を低減し、消費電力を低減できる。
また、従来例に示したようなＭＯＳＦＥＴの場合にはＰＮ接合によるボディーダイオードがドレインとソースとの間に形成される。このため、半導体スイッチのスイッチング動作において、ダイオードによるいわゆるリカバリー電流が発生する。従って、消費電力の低減には限界があった。
例えば、図２７に示したような分離スイッチＱＳ１を設けた場合には、初期化期間のモードIIにおいては、分離スイッチＱＳ１であるＭＯＳＦＥＴのＰＮ接合からなるボディーダイオードを介して維持電圧源Ｖｓから接続ノードＪ２Ｙへ電流が流れている。次に、モードIIIに変化すると、接続ノードＪ２Ｙの電位が上昇し、ＱＳ１のボディーダイオードに通電方向とは逆の電圧（逆バイアス）が印加されることにより電流が遮断状態となる。
つまり、分離スイッチＱＳ１のボディーダイオードに通電した直後に、逆バイアスが印加される動作がある。この瞬間に、ボディーダイオードには逆方向に流れる電流であるリカバリー電流が瞬間的に発生する。発生したリカバリー電流とボディーダイオードに印加されている電圧との積がスイッチング損失となり、ＰＤＰ駆動回路の電力損失の一部を占める。
一般的にＰＮ接合のダイオードのリカバリー電流は、少数キャリア蓄積効果により、通電時に注入された少数キャリアが、逆バイアス時に排出される課程で、ダイオードの整流作用と反して逆方向の電流として排出されことで発生する。このため、ＰＮ接合を用いたダイオードにおいては、リカバリー電流の発生を防止できずスイッチング損失の低減は困難である。
本実施形態のデュアルゲート半導体素子は、Ｐ型半導体はゲートとして機能するため、ゲートに積極的に電流を流さないようなゲート電圧において逆阻止動作をさせる限り、チャネル中にはほとんど正孔が注入されることがない。このため、チャネル中には少数キャリアである正孔はほとんどなく、先に説明したような少数キャリアの蓄積効果はほとんどない。その結果、リカバリー電流は少なく、ＰＤＰ駆動回路のスイッチング損失を低減することができるという効果も得られる。
なお、本実施形態では、説明の便宜上、特に走査電極駆動部の構成に基づいて説明を行ったが、維持電極駆動部及びアドレス電極駆動部においても本発明の思想が同様に適用できる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係るＰＤＰ駆動装置について図面を参照して説明する。
２．１ 走査電極駆動部
図１５は、第２の実施形態に係るＰＤＰ駆動装置の走査電極駆動部７１を示している。図１５において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１５に示すように本実施形態の走査電極駆動部７１は、初期化パルス発生部２Ｙのハイサイドランプ波形発生部ＱＲ１とローサイドランプ波形発生部ＱＲ２との接続ノードＪ２Ｙと、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙとの間に、分離スイッチＱＳ３が設けられている。また、第２の定電圧源Ｖ２の負極が、維持電圧源Ｖｓの正極ではなく、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙと接続されている。
本実施形態の分離スイッチＱＳ３は、デュアルゲート半導体素子からなるスイッチ素子であり、デュアルゲート半導体素子のドレインＤが接続ノードＪ２Ｙと接続され、ソースＳが放電維持パルス発生部３Ｙの出力ノードＪ３Ｙと接続されている。なお、ドレインＤとソースＳとは入れ替えてもかまわない。
本実施形態の分離スイッチＱＳ３に用いるデュアルゲート半導体素子には、第１の実施形態において示した各デュアルゲート半導体素子を用いることができる。また、第１ゲートＧ１及び第２ゲートＧ２を駆動する駆動部も、第１の実施形態において示したものを用いることができる。
図１５にはハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに、ＭＯＳＦＥＴ等を用いる例を示しているが、ＩＧＢＴ又はバイポーラトランジスタ等を用いてもよく、第１の実施形態と同様にデュアルゲート半導体素子を用いてもよい。
以下に、第２の実施形態に係るＰＤＰ駆動装置の動作について説明する。本実施形態のＰＤＰ駆動装置の駆動方法は、分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２のオン状態とオフ状態とを常に同時に切り換える第１の動作方法と、必要に応じて第１ゲートＧ１と第２ゲートとの一方のみをオン状態として逆阻止動作を行わせる第２の動作方法とが考えられる。
２．２ 第１の動作
図１６は、本実施形態の走査電極駆動部７１の第１の動作を示している。図２５において、斜線部は各スイッチがオン状態の場合を示している。また、本動作では、分離スイッチＱＳ３は、第１ゲートＧ１及び第２ゲートＧ２の両方をオン状態として、双方向に電流が流れる状態とし、第１ゲートＧ１及び第２ゲートＧ２の両方をオフ状態として、双方向に電流を遮断する。
２．２．１ 初期化期間
初期化パルス電圧の変化に応じてモードＩ〜Ｖに分けられる。
＜モードＩ＞
ローサイド走査スイッチＱ２Ｙ、分離スイッチＱＳ３及びローサイド維持スイッチＱ８Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙは接地電位（＝０）に維持される。
＜モードII＞
ローサイド走査スイッチＱ２Ｙ、分離スイッチＱＳ３及びハイサイド維持スイッチＱ７Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が接地電位から維持電圧源Ｖｓの電圧Ｖsだけ高い電位まで上昇する。
＜モードIII＞
ローサイド走査スイッチＱ２Ｙ及びハイサイド維持スイッチＱ７Ｙをオン状態に維持したまま、分離スイッチＱＳ３をオフ状態とし、ハイサイドランプ波形発生部ＱＲ１をオン状態とする。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が一定の速度で、接地電位から維持電圧源Ｖｓの電圧Ｖsと第２の定電圧源Ｖ２の電圧Ｖ2との和だけ高い電位Ｖrまで上昇する。
これにより、ＰＤＰ６０の全ての放電セルに対する印加電圧は、一様に初期化パルス電圧の上限Ｖｒまで比較的緩やかに上昇する。その結果、ＰＤＰ６０の全ての放電セルにおいて一様な壁電荷が蓄積される。このとき、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。
＜モードIV＞
ローサイド走査スイッチＱ２Ｙ及びハイサイド維持スイッチＱ７Ｙをオン状態に維持したまま、ハイサイドランプ波形発生部ＱＲ１をオフ状態とし、分離スイッチＱＳ３をオン状態とする。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が接地電位から維持電圧源Ｖｓの電圧Ｖsだけ高い電位まで下降する。
＜モードＶ＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、分離スイッチＱＳ３及びハイサイド維持スイッチＱ７Ｙをオフ状態とし、ローサイドランプ波形発生部ＱＲ２をオン状態とする。残りのスイッチはオフ状態に維持する。走査電極Ｙの電位は一定の速度で、接地電位から第３の定電圧源Ｖ３の電圧Ｖ3だけ低い電位−Ｖ3となる。従って、ＰＤＰ６０の放電セルには、モードII〜モードIVにおいて印加された電圧とは逆極性の電圧が印加される。特に、印加電圧は比較的緩やかに下降する。これにより、全ての放電セルにおいて壁電荷が一様に除去され、均一化される。このとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
２．２．２ アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態１で説明したものと同様である。
また，アドレス期間中、分離スイッチＱＳ３は常にオフ状態とする。
２．２．３ 放電維持期間
放電維持期間中は分離スイッチＱＳ３及びローサイド走査スイッチＱ２Ｙは、常にオンに維持する。放電維持期間中の他のスイッチング素子の動作は、第１の実施形態と同じである。
２．３ 第２の動作
図１７は、本実施形態の走査電極駆動部７１の第２の動作を示している。図２５において、斜線部は各スイッチがオン状態の場合を示している。以下に、分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２の動作に着目して、各期間の動作について説明する。
図１７に示すように第２の動作における分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２を含む各スイッチをオン状態とする期間は、図１６において示した第１の動作における期間と同じである。但し、初期化期間のモードIIIにおいて、分離スイッチＱＳ３は少なくともドレインからソースへ流れる電流を遮断できればよいので、分離スイッチＱＳ３の第１ゲートＧ１をオフ状態とし、第２ゲートＧ２をオン状態とし、分離スイッチＱＳ３のドレインからソースへ流れる電流を遮断する。また、アドレス期間において、分離スイッチＱＳ３はソースからドレインへ流れる電流を遮断できればよいので、分離スイッチＱＳ３の第１ゲートＧ１をオン状態とし、第２ゲートＧ２をオフ状態とすることにより、ソースからドレインへの電流を遮断する。以上のように、第１の動作において示した分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間以外においても、分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間がある点で第２の動作は第１の動作と異なる。具体的には、第２の動作においては、分離スイッチＱＳ３の第１ゲートＧ１と第２ゲートＧ２とをオン状態とする期間が異なっている。
以上のような動作をすることで、先に示したデュアルゲート半導体素子をＱＳ３に適用した場合でもＰＤＰ駆動装置が動作可能となる。
２．４ まとめ
本実施形態の走査電極駆動部７１は、図１５に示すように、放電維持パルス発生部３Ｙの出力ノード（ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙ間の接続点）Ｊ３Ｙから、ローサイド走査スイッチＱ２Ｙのソースまでの間の経路に、デュアルゲート半導体素子で構成された分離スイッチＱＳ３を設けている。これにより、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙにおける電位はＶｓから０まで変化する。一方、分離スイッチＱＳ３を設けない構成の場合には、出力ノードＪ３Ｙの電位は初期化パルスの上限電圧（Ｖs＋Ｖ2）から接地電位と初期化パルスの下限電圧−Ｖ3まで変化する。このように本実施形態の走査電極駆動部７１は、従来よりも、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙの電位の変化範囲を狭くできる。つまり、本実施形態によれば、放電維持パルス発生部３Ｙにおける各スイッチ素子に低耐圧部品が使える。一般的に耐圧と単位面積当たりの抵抗値の関係は、耐圧が上昇すると抵抗値も上昇するので、流すことができる電流量が大幅に減少する。このため、本実施形態においては、従来と比べて、放電維持パルス発生部３Ｙにおける各スイッチ素子の並列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部の各スイッチＱ７Ｙ、Ｑ８Ｙ、Ｑ９Ｙ、Ｑ１０Ｙには大電流が流れるため、各スイッチ素子の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
（第３の実施形態）
以下に、本発明の第３の実施形態に係るＰＤＰ駆動装置について図面を参照して説明する。
３．１ 走査電極駆動部
図１８は、第３の実施形態に係るＰＤＰ駆動装置の走査電極駆動部７１を示している。図１８において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１８に示すように本実施形態の走査電極駆動部７１は、放電維持パルス発生部３Ｙの回収スイッチ回路７５が双方向スイッチ動作を行うデュアルゲート半導体素子からなる回収スイッチＱ１１Ｙにより形成されている。本実施形態の回収スイッチＱ１１Ｙには、第１の実施形態において示した各デュアルゲート半導体素子を用いることができる。
また、従来の回収スイッチ回路７５は、双方向スイッチを少なくとも２つのＭＯＳＦＥＴと２つのダイオードで構成していたが、回収スイッチ回路７５をデュアルゲート半導体素子により代替することで、１素子で構成することが可能となり、部品点数を削減でき、回路規模を低減できる。また、Ｓｉを材料とする従来の半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になっていた。その材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた双方向スイッチを用いることでさらに導通損失を低減し、走査電極駆動部の電力損失を低減することが可能となる。
回収スイッチＱ１１Ｙは、そのドレインが回収インダクタＬＹの一端に接続され、そのソースが回収コンデンサＣＹの一端に接続されている。回収インダクタＬＹの他端は、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙとが接続された出力ノードＪ３Ｙに接続され、回収コンデンサＣＹの他端は接地されている。
回収コンデンサＣＹの容量はＰＤＰ６０のパネル容量Ｃｐより十分に大きい。回収コンデンサＣＹの両端電圧は、電源部から印加される直流電圧Ｖｓの半値Ｖｓ／２と実質的に等しく維持される。
なお、図１８に示す構成において、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは第１の実施形態で示した双方向スイッチ素子であり、その動作は第１の実施形態の「１．２ 動作」の欄において示した動作と同じである。
また、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙが双方向スイッチ素子でない場合、図２７に示す従来例と同様に、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに対してそれぞれハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２を接続する必要がある。また、分離スイッチ素子を維持電圧源Ｖｓの正極又は負極と走査電極との間に配置してもよい。
また、回収スイッチ回路７５は、走査電極（走査電極駆動部７１）以外、すなわち維持電極（維持電極駆動部７２）及びアドレス電極（アドレス電極駆動部７３）に対しても適用できる。
３．２ 第１の動作
図１９は、本実施形態のＰＤＰ駆動装置の走査電極駆動部７１の第１の動作を示している。
３．２．１ 初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極駆動部７１の各スイッチの動作は第１の実施形態で説明した図３の動作と同様である。但し、第１の実施形態と異なることは、回収スイッチ回路７５がデュアルゲート半導体素子からなる回収スイッチＱ１１Ｙだけになった点である。
回収スイッチＱ１１Ｙは初期化期間及びアドレス期間中において双方向に電流を通電しない。従って、初期化期間及びアドレス期間においては回収スイッチＱ１１Ｙの第１ゲートＧ１及び第２ゲートＧ２をオフ状態として、双方向に電流を遮断する。
３．２．２ 放電維持期間
図１９を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スイッチＱ２Ｙは常にオン状態を維持する。
回収スイッチＱ１１Ｙがオン状態となる直前には、ローサイド維持スイッチＱ８Ｙをオン状態とし、パネル容量Ｃｐの両端電圧を０Ｖに維持する。回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量ＣｐとによりＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧はＶsまで増加する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１をオフ状態とし、第２ゲートＧ２をオン状態とし、ソースからドレインへ電流を流し、ドレインからソースへ電流を流さない逆阻止動作をさせる。
次に、ハイサイド維持スイッチＱ７Ｙをオン状態とすることにより、パネル容量Ｃｐの両端電圧は維持電圧Ｖsを維持する。この切り替え時、回収スイッチＱ１１Ｙは、ドレインからソースへ電流が流れない逆阻止動作をしているので、維持電圧源Ｖｓから回収コンデンサＣＹへ電流が流れない。この後、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態とする。なお、ハイサイド維持スイッチＱ７Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態としてもよい。
また、このとき、ハイサイド維持スイッチＱ７Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチＱ７Ｙをオフ状態として、回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量ＣｐとによりＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧は０まで減少する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１をオン状態とし、第２ゲートＧ２をオフ状態とし、ドレインからソースへ電流を流し、ソースからドレインへ電流が流れない逆阻止動作をさせる。
次に、ローサイド維持スイッチＱ８Ｙをオン状態とすることにより、パネル容量Ｃｐの両端電圧は０を維持する。この切り替え時、回収スイッチＱ１１Ｙは、ソースからドレインへの電流が流れない逆阻止動作をしているので、回収コンデンサＣＹからグランドへ蓄積した電荷は電流として流れない。この後、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としている。しかし、ローサイド維持スイッチＱ８Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としてもよい。
また、ローサイド維持スイッチＱ８Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
以上説明したように、走査電極Ｙの電位が上下するとき、回収コンデンサＣＹとパネル容量Ｃｐとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
図１８に示した走査電極駆動部７１においてハイサイド維持スイッチＱ７Ｙがオン状態となった瞬間に、維持電圧源Ｖｓから回収コンデンサＣＹに向かって電流が流れようとする。このため、回収スイッチに通常の半導体スイッチを用いていたならば、回収スイッチをオフ状態に切り換えるタイミングは、ハイサイド維持スイッチＱ７Ｙがオン状態となるタイミングと完全に同期させる必要がある。しかし、現実にはこのような動作は不可能であり、ダイオードを挿入して維持電圧源Ｖｓから回収コンデンサＣＹに向かって流れようとする電流を素子する必要がある。挿入されたダイオードはオン抵抗を有するため、消費電力が増大する原因となる。
一方、本実施形態のＰＤＰ駆動装置は、回収スイッチＱ１１Ｙが、ドレインＤからソースＳへ電流が流れない逆阻止動作をしている。このため、ダイオードの挿入しなくても、維持電圧源Ｖｓから回収コンデンサＣＹへ電流が流れることはない。従って、ダイオードによる消費電力の増大を防ぐことができる。さらに、本実施形態のＰＤＰ駆動装置においては、回収スイッチＱ１１Ｙの第２ゲートをオフ状態とするタイミングが、ハイサイド維持スイッチＱ７Ｙがオン状態となるタイミングよりも後にずれていても問題ない。
同様に、回収コンデンサＣＹに蓄積された電流が接地へ流れることを防ぐためには、ローサイド維持スイッチＱ８Ｙがオン状態となるのと完全に同期して回収スイッチ回路７５をオフ状態とするか、ダイオードを挿入する必要がある。しかし、本実施形態のＰＤＰ駆動装置は、回収スイッチＱ１１Ｙが、ソースＳからドレインＤへ電流が流れない逆阻止動作をしている。従って、本実施形態のＰＤＰ駆動装置においては、ダイオードによる消費電力の増大が防止できると共に、回収スイッチＱ１１Ｙの第１ゲートをオフ状態とするタイミングが、ローサイド維持スイッチＱ８Ｙがオン状態となるタイミングよりも後にずれていても問題ない。
３．３ 第２の動作
図２０は第３の実施形態に係るＰＤＰ駆動装置の第２の動作を示している。第２の動作方法においては、放電維持期間において、回収スイッチＱ１１Ｙをオン状態とする際に、回収スイッチＱ１１Ｙの第１ゲートＧ１及び第２ゲートＧ２の両方をオン状態としている。これにより、回収スイッチＱ１１Ｙを逆阻止動作させる際に発生していたオン電圧を０Ｖとすることができ、回収スイッチ回路７５の導通損失をさらに低減できる。
３．３．１ 初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極駆動部７１の各スイッチの動作は図１９を用いて説明した第１の動作と同じである。
３．３．２ 放電維持期間
図２０を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スイッチＱ２Ｙは常にオン状態を維持する。
回収スイッチＱ１１Ｙをオン状態とする直前には、ローサイド維持スイッチＱ８Ｙをオンとしており、パネル容量Ｃｐの両端電圧は０Ｖに維持される。回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量Ｃｐとにより、ＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧はＶｓまで増加する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１及び第２ゲートＧ２をオン状態とし、ドレインとソースとの間に双方向の電流を通電させる双方向導通動作をさせる。このような動作をさせることにより、逆阻止動作時に発生していたオン電圧を０Ｖとすることが可能となり、回収スイッチＱ１１Ｙの導通損失を低減することが可能となる。
次に、ハイサイド維持スイッチＱ７Ｙをオン状態とする直前に、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態とし、回収スイッチＱ１１Ｙにソースからドレインへの電流は通電し、ドレインからソースへの電流を遮断する逆阻止動作をさせる。
その後、ハイサイド維持スイッチＱ７Ｙをオンとすれば、パネル容量Ｃｐの両端電圧はＶｓを維持する。この切り替え時、回収スイッチＱ１１Ｙは、ドレインからソースへ電流が流れない逆阻止動作をしているので、維持電圧源Ｖｓから回収コンデンサＣＹへ電流が流れない。この後、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態としている。しかし、ハイサイド維持スイッチＱ７Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態としてもよい。
また、このとき、ハイサイド維持スイッチＱ７Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチＱ７Ｙをオフ状態として、回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量ＣｐとによりＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧は０まで減少する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１及び第２ゲートＧ２をオン状態とし、ドレインとソースとの間に双方向の電流を通電させる双方向導通動作をさせる。このような動作をさせることで、逆阻止動作時に発生していたオン電圧を０Ｖとすることが可能となり、回収スイッチＱ１１Ｙの導通損失を低減することが可能となる。
次に、ローサイド維持スイッチＱ８Ｙをオン状態とする直前に、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態とし、回収スイッチＱ１１Ｙにドレインからソースへの電流は通電し、ソースからドレインへの電流を遮断する逆阻止動作をさせる。
その後、ローサイド維持スイッチＱ８Ｙをオン状態とすれば、パネル容量Ｃｐの両端電圧は０を維持する。この切り替え時、回収スイッチＱ１１Ｙは、ソースからドレインへ電流が流れない逆阻止動作をしているので、回収コンデンサＣＹからローサイド維持スイッチＱ８Ｙを介してグランドへ電流が流れないようにしている。この後、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としている。しかし、ローサイド維持スイッチＱ８Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としてもよい。
また、このとき、ローサイド維持スイッチＱ８Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Ｙの電位が上下するとき、回収コンデンサＣＹとパネル容量Ｃｐとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
３．４ まとめ
本実施形態のＰＤＰ駆動装置は、図１８に示すように回収スイッチ回路７５を、デュアルゲート半導体素子である回収スイッチＱ１１Ｙのみにより構成している。つまり、回収コンデンサＣＹからインダクタＬＹを介して、ローサイド走査スイッチＱ２Ｙのソースまでの間の経路には、回収スイッチＱ１１Ｙしか存在しない。このように、本実施形態のＰＤＰ駆動装置６２は従来の装置と異なり、第１の回収ダイオードＤ１、第２の回収ダイオードＤ２を削減できる。それ故、本実施形態のＰＤＰ駆動装置６２は従来の装置よりも部品点数を削減でき、実装面積を低減できる。
特に第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２には大電流が流れるため、通常は多数のダイオードを並列に接続しているので、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２がなくなる意味は大きい。また、放電維持期間においての第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２による導通損失が大きく削減されるので、消費電力が小さくなる。
また、回収スイッチＱ１１Ｙに電流を通電する際に、双方向に電流を通電する双方向スイッチ動作と逆阻止動作とを組み合わせることにより、逆阻止動作時に発生するオン電圧を低減し、導通損失を低減することが可能となる。
なお、本実施形態のＰＤＰ駆動装置において、回収スイッチＱ１１Ｙの第１ゲートＧ１及び第２ゲートＧ２を駆動する駆動回路は、第１の実施形態において示した駆動回路と同一のものを用いることができる。
ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは、第１の実施形態と同様にしてデュアルゲート半導体素子を用いればよい。また、複数のトランジスタとダイオードとを組み合わせて形成した双方向スイッチを用いてもかまわない。さらに、維持スイッチ素子と分離スイッチ素子とを組み合わせて形成してもよい。
また、本実施形態の回収スイッチ回路７５及びその駆動方法は、走査電極駆動部７１だけでなく維持電極駆動部７２及びアドレス電極駆動部７３に対しても適用できる。
（第４の実施形態）
以下に、本発明の第４の実施形態に係るＰＤＰ駆動装置について図面を参照して説明する。
４．１ 走査電極駆動部
図２１は、第４の実施形態に係るＰＤＰ駆動装置の走査電極駆動部７１を示している。図２１において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
図２１に示すように本実施形態の走査電極駆動部７１は、放電維持パルス発生部３Ｙの回収スイッチ回路７５が、デュアルゲート半導体素子を用いたスイッチ素子であるハイサイド回収スイッチＱ９Ｙとローサイド回収スイッチＱ１０Ｙとにより形成されている。
本実施形態のハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙには、第１の実施形態において示した各デュアルゲート半導体素子を用いることができる。本実施形態においては、デュアルゲート半導体素子をその第２のゲート電極とドレイン電極とを短絡して、逆阻止動作を行う逆阻止スイッチとして用いる。
従来の回収スイッチ回路７５は、双方向スイッチを少なくとも２つのＭＯＳＦＥＴと２つのダイオードで構成していたが、回収スイッチ回路７５を２つのデュアルゲート半導体素子で代替することで、２素子で構成することが可能となり、部品点数を削減でき、回路規模を低減できる。
ハイサイド回収スイッチＱ９Ｙのソースとローサイド回収スイッチＱ１０Ｙのドレインが回収インダクタＬＹの一端に接続され、ハイサイド回収スイッチＱ９Ｙのドレインとローサイド回収スイッチＱ１０Ｙのソースが回収コンデンサＣＹの一端に接続されている。回収インダクタＬＹの他端は、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙとが接続された出力ノードＪ３Ｙに接続され、回収コンデンサＣＹの他端は接地されている。
回収コンデンサＣＹの容量はＰＤＰ６０のパネル容量Ｃｐより十分に大きい。回収コンデンサＣＹの両端電圧は、維持電圧源Ｖｓから印加される直流電圧Ｖsの半値Ｖs／２と実質的に等しく維持される。
なお、図２１に示す構成において、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙはデュアルゲート半導体素子でなくてもよい。その場合、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙのそれぞれに対してハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２をそれぞれ接続する必要がある。また、第２の実施形態と同様に分離スイッチ素子を維持電圧源Ｖｓの正極又は負極と走査電極Ｙとの間に配置してもよい。
また、回収スイッチ回路７５は、走査電極（走査電極駆動部７１）以外、すなわち維持電極（維持電極駆動部７２）及びアドレス電極（アドレス電極駆動部７３）に対しても適用できる。
本実施形態のハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙとしてデュアルゲート半導体素子を用いる場合には、第２のゲート電極とドレイン電極とを短絡してもよい。この場合、図２２に示すように第２のゲート電極１８Ｂとドレイン電極１７と短絡する配線４２は、半導体素子と一体に形成してもよい。この場合、配線４２にはＡｕ等を用いればよい。
このような構成とすることにより、ソース電極がソース、ドレイン電極がドレイン、第１ゲートがゲートであるいわゆる３端子のトランジスタが実現できる。３端子のトランジスタとすることによりゲート駆動が容易になるという利点がある。
この場合、第２のゲート電極１８Ｂとドレイン電極１７とは電気的に短絡しており、その間の電圧は０Ｖとなるため、常に第２のゲート電極１８Ｂに閾値電圧以下の電圧が印加される状態となる。このため、図２２に示す素子は、オン状態では、ドレインからソース方向に電流を流すことができるが、ソースからドレイン方向には電流を流さず、オフ状態では、ドレインからソース方向又はソースからドレイン方向の双方向において電流を流さない。また、オフ状態では、素子の絶対最大定格のドレインソース間電圧及び絶対最大定格のソースドレイン間電圧ともに十分な値を確保している。
なお、図５に示した第１のデュアルゲート半導体素子だけでなく、図９及び１０に示したデュアルゲート半導体素子も同様の構成とすることができる。
また、図２３に示すように第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが異なる構造を有するようにしてもよい。図２３においては、第１のゲート電極１８Ａは第１のｐ型半導体層１９Ａを介在させてＡｌＧａＮ層１５の上に形成され、第２のゲート電極１８ＢはＡｌＧａＮ層１５と接するように形成されている。これにより、第２のゲート電極１８ＢはＡｌＧａＮ層１５とショットキー接合を形成している。
このような構造とすることにより、第１のゲート電極１８Ａの閾値電圧と第２のゲート電極１８Ｂの閾値電圧とを異なった値とすることができる。例えば、第１のゲート電極の閾値電圧を約１Ｖ、第２のゲート電極の閾値電圧を約０Ｖとすれば、第２のゲート電極１８Ｂの閾値電圧に起因するオン電圧、つまり図７（ｃ）に示したダイオードのオン電圧をほぼ０Ｖとすることができる。これにより、スイッチ素子の損失をさらに低減し、ＰＤＰ駆動装置の電力消費をより低減することが可能となる。
なお、第２のゲート電極の閾値電圧を０Ｖ以上とするためには、ＡｌＧａＮ層１５の膜厚を図５に示したデュアルゲート半導体素子よりも薄く、例えば５ｎｍ程度とすることが好ましい。
また、図２４に示すように、第２のゲート電極１８ＢをＡｌＧａＮ層１５に形成された凹部を埋めるように形成してもよい。このような構成としても、第２のゲート電極１８Ｂの閾値電圧に起因したオン電圧をほぼ０にすることができる。さらに、ＡｌＧａＮ層１５の厚さを全体に薄くすることなく、ノーマリオフ特性を実現できる。このため、チャネル領域の電子のシートキャリア濃度を高く保つことができるので、オン抵抗をさらに小さくすることができる。
なお、配線４２は第２のゲート電極１８Ｂとドレイン電極１７とを電気的に接続できればどのようなものでもよく、Ａｕに代えてアルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属を用いてもよい。
ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは、第１の実施形態と同様にしてデュアルゲート半導体素子を用いればよい。また、複数のトランジスタとダイオードとを組み合わせて形成した双方向スイッチを用いてもかまわない。さらに、維持スイッチ素子と分離スイッチ素子とを組み合わせて形成してもよい。
４．２ 動作
本実施形態の走査電極駆動部７１は、初期化期間、アドレス期間及び放電維持期間のそれぞれにおいてＰＤＰ６０の走査電極Ｙに対して印加する電圧の波形及び走査電極駆動部７１に含まれる各スイッチをオン状態とする期間は、第１の実施形態において図３に示した動作と同様である。
４．３ まとめ
第４の実施形態においては、図２３に示すように回収スイッチ回路７５を、デュアルゲート半導体素子であるハイサイド回収スイッチＱ９Ｙとローサイド回収スイッチＱ１０Ｙとにより構成している。つまり、回収コンデンサＣＹからインダクタＬＹを介して、ローサイド走査スイッチＱ２Ｙのソースまでの間の経路には、回収スイッチＱ９Ｙ又は回収スイッチＱ１０Ｙしか存在しない。このように、本実施形態によるＰＤＰ駆動装置６２は従来の装置と異なり、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２を削減できる。このため、本実施形態のＰＤＰ駆動装置６２は従来の装置よりも部品点数を削減でき、実装面積を低減できる。
特に、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２には大電流が流れるため、通常は多数のダイオードを並列に接続するため、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２がなくなる意味は大きい。また、放電維持期間において第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２による導通損失が大きく削減されるので、消費電力が小さくなる。
また、図２３又は図２４に示すオン電圧が小さいデュアルゲート半導体素子をハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙとして用いることにより、電流が通電している際に、オン電圧に起因して発生する導通損失を低減することが可能となる。
なお、図２１には、回収インダクタＬＹが１つの例を示しているが、図２５又は図２６に示すように、ハイサイド回収インダクタＬＹ１とローサイド回収インダクタＬＹ２とを設ける構成としてもよい。この場合ハイサイド回収インダクタＬＹ１とローサイド回収インダクタＬＹ２とを異なる値とすることができ、回収コンデンサＣＹからパネル容量Ｃｐに電流が流れる場合と、パネル容量Ｃｐから回収コンデンサＣＹに電流が流れる場合のそれぞれにおいて、最適な共振電流を発生させることが可能となる。
また、第１の実施形態と同様に、デュアルゲート半導体素子にＧａＮ又はＳｉＣ等に代表されるワイドバンドギャップ半導体を用いることにより、導通損失を少なくすることが可能となり、消費電力を低減できる。
なお、各実施形態において、ＰＤＰ駆動装置の走査電極駆動部を例にあげて説明を行ったが、維持電極駆動部及びアドレス電極駆動部の基本的な構成は、走査電極駆動部と同一であり、維持電極駆動部及びアドレス電極駆動部においても本発明の思想が同様に適用できる。
本発明に係るプラズマディスプレイパネル駆動装置及びプラズマディスプレイは、部品点数が少なく且つ消費電力が小さいＰＤＰ駆動装置を実現でき、プラズマディスプレイパネル駆動装置及びプラズマディスプレイ等として有用である。
本発明はプラズマディスプレイパネル駆動装置及びプラズマディスプレイに関する。
プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（ＰＤＰ）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く且つ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用されている。
ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば、特許文献１を参照。）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極とが交互に、且つパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させる。
互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置されている。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）と、蛍光物質を含む層（蛍光層）とが設けられている。放電セルの内部にはガスが封入されている。維持電極、走査電極及びアドレス電極の間に対してパルス電圧を印加することにより放電セル中に放電が生じるとき、放電セル中のガスの分子は電離して紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。こうして、放電セルが発光する。
ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対しこの三つの期間が共通に設定される（例えば、特許文献１参照）。
初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。これにより、全ての放電セルにおいて壁電荷が均一化される。
アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、信号パルス電圧がアドレス電極のいくつかに対し印加される。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、且つ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルにおいて放電が生じる。この放電によりその放電セル表面には壁電荷が蓄積される。
放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対し同時に且つ周期的に印加される。このとき、アドレス期間中に壁電荷が蓄積された放電セルにおいてはガスによる放電が維持され、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光させるサブフィールドを選択することにより調整される。
図２７に従来のＰＤＰ駆動装置の構成を示す。図２７は特に走査電極駆動部とＰＤＰを示している。走査電極駆動部１１０は、走査パルス発生部１１１、初期化パルス発生部１１２及び放電維持パルス発生部１１３を含む。放電維持パルス発生部１１３は、直列に接続されたハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙを含み、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙを通じて、維持電圧源Ｖｓ又はグランド電位により維持電極Ｘと走査電極Ｙとの間の電圧を制御する。ＰＤＰ１２０は、維持電極Ｘと走査電極Ｙとの間の浮遊容量Ｃｐ（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ１２０を流れる電流の経路は省略している。図２７において、維持電極Ｘに接続する維持電極駆動部は省略しており、図中、維持電極Ｘは接地状態で表している。
初期化期間にＰＤＰの全ての放電セルにおいて壁電荷を均一化させるには、初期化パルス電圧の上限が十分に高くなければならない。また、アドレス期間にアドレス放電を起こすには、走査パルス電圧の下限は十分に低くなければならない。従って、初期化パルス電圧の上限は一般に放電維持パルス電圧の上限より高く設定される。また、走査パルス電圧の下限は一般に放電維持パルス電圧の下限より低く設定される。従って、初期化パルス電圧が放電維持パルス電圧の上限でクランプされるのを防ぐには、初期化期間では放電維持パルス発生部１１３の維持電圧源Ｖｓが初期化パルス発生部１１２から分離されなければならない。従って、走査パルス電圧が放電維持パルス電圧の下限でクランプされるのを防ぐには、アドレス期間では放電維持パルス発生部１１３の維持電圧源Ｖｓが走査パルス発生部１１１から分離されなければならない。
従来のＰＤＰ駆動装置では、分離スイッチＱＳ１及び分離スイッチＱＳ２が維持電圧源Ｖｓと初期化パルス発生部１１２との間に設置されている。図２７の例では、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２が挿入されている。
放電維持期間では、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２がオン状態となり、放電維持パルス発生部１１３のハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙのスイッチングによって、維持電圧源Ｖｓの正極及び負極の電位が放電維持パルス発生部１１３の出力端子ＪＹ２から供給される。
初期化期間では、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２をオフ状態とし、初期化パルス発生部１１２が維持電圧源Ｖｓから分離される。
こうして、初期化パルス電圧が放電維持パルス電圧の上限及び下限でクランプされることなく、所定の上限まで上昇及び所定の下限まで下降する。従って、初期化期間ではＰＤＰの全ての放電セルに対し、壁電荷の均一化に十分な電圧が印加される。
さらに、従来のＰＤＰ駆動装置は、放電維持期間中に、ハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙ、第１の回収ダイオードＤ１、第２の回収ダイオードＤ２、回収インダクタＬＹ及び回収コンデンサＣＹからなる共振回路によってパネル容量Ｃｐの電力を回収している。ここで使用される第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２は、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙがオン状態となった際に、回収コンデンサＣＹに電流が流れ込むのを防ぎ、回収コンデンサＣＹを一定値（Ｖｓ／２）に保つ役割がある。
特開２００５−７０７８７号公報
しかしながら、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２には放電維持期間中、放電維持パルス電圧の印加に伴う電流（ＰＤＰの放電セルでの放電による電流）が流れる。この電流量は他のパルス電圧の印加に伴う電流より一般に大きく、ハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２における導通損失により、ＰＤＰ駆動装置の消費電力が大きく増大するという問題がある。スイッチ素子の導通損失を低減するために、多数の半導体素子を並列に接続し、低抵抗で大電流を制御する分離スイッチを構成する方法が知られている。しかし、この場合には実装面積が増大してしまう。また、部品点数が増大することにより製造コストも増大するという問題がある。
また、回収動作の際に流れる回収電流は大電流であるため、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２における導通損失もＰＤＰ駆動装置の消費電力を大きく増大させる原因となる。この場合にも、多数のダイオードを並列に接続することにより低抵抗で大電流の回収ダイオードを構成する方法が知られているが、実装面積が増大してしまう。また、部品点数が増大することにより製造コストも増大する。
このように、前記従来のＰＤＰ装置においては、消費電力の削減と実装面積の低減つまり部品点数の低減とを両立させることが困難であるという問題がある。
本願は、前記従来の問題を解決し、部品点数が少なく且つ消費電力が小さいプラズマディスプレイパネル駆動装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明はプラズマディスプレイパネル駆動装置を、デュアルゲート半導体素子を用いたスイッチ素子を備える構成とする。
具体的に、本発明に係るプラズマディスプレイパネル駆動装置は、プラズマディスプレイパネルの電極に印加する駆動パルスを生成する電極駆動部を備え、電極駆動部は複数のスイッチを有し、複数のスイッチのうちの少なくとも１つは、デュアルゲート半導体素子を用いたスイッチ素子であり、デュアルゲート半導体素子は、基板の上に形成された窒化物半導体又は炭化珪素からなる半導体で構成された半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に、ソース電極側から順に形成された、第１のゲート電極及び第２のゲート電極とを有することを特徴とする。
本発明のプラズマディスプレイパネル駆動装置は、デュアルゲート半導体素子を用いたスイッチ素子を使用している。このため、複数のトランジスタとダイオードとを用いてスイッチを構成した場合と比べて、素子の導通損失を大幅に低減できる。また、スイッチの占有面積も大幅に低減できる。これにより、プラズマディスプレイパネル駆動装置の消費電力を低減すると共に小型化することが可能となる。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの放電を維持するための電圧を発生させる維持電圧源を有し、複数のスイッチは、維持電圧源の正極と負極との間に直列に接続されたハイサイド維持スイッチ及びローサイド維持スイッチを含み、ハイサイド維持スイッチ及びローサイド維持スイッチのうちの少なくとも一方は、デュアルゲート半導体素子を用いたスイッチ素子である。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの放電を維持するための電圧を発生する維持電圧源を有し、複数のスイッチは、維持電圧源の正極と負極との間に直列に接続されたハイサイド維持スイッチ及びローサイド維持スイッチと、ハイサイド維持スイッチとローサイド維持スイッチとの接続ノードとプラズマディプレイパネルの電極との間に接続された分離スイッチとを含み、分離スイッチはデュアルゲート半導体素子を用いたスイッチ素子であってもよい。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの電極に蓄積された電荷を回収して蓄積する回収コンデンサを有し、複数のスイッチは、プラズマディスプレイパネルの電極と回収コンデンサとの間に設けられた回収スイッチを含み、回収スイッチは、デュアルゲート半導体素子を用いたスイッチ素子であってもよい。
本発明のプラズマディスプレイパネル駆動装置において、電極駆動部は、プラズマディスプレイパネルの電極に蓄積された電荷を回収して蓄積する回収コンデンサを有し、複数のスイッチは、プラズマディスプレイパネルの電極と回収コンデンサとの間に設けられた第１の回収スイッチ及び第２の回収スイッチを含み、第１の回収スイッチ及び第２の回収スイッチは、それぞれデュアルゲート半導体素子を用いたスイッチ素子であってもよい。
本発明のプラズマディスプレイパネル駆動装置において、回収スイッチは、回収コンデンサから電極へ電流を流す際には、回収コンデンサから電極へ電流を流し且つ回収コンデンサへ流れる電流を遮断する第１のモードとなり、電極から回収コンデンサへ電流を流す際には、電極から回収コンデンサへ電流を流し且つ回収コンデンサから流れる電流を遮断する第２のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、回収スイッチは、回収コンデンサから電極へ電流を流す際には、回収スイッチが第１のモードになる前に、ソース電極の電位を基準として第１のゲート電極の閾値電圧以上の電圧を第１のゲート電極に印加し、且つ、ドレイン電極の電位を基準として第２のゲート電極の閾値電圧以上の電圧を第２のゲート電極に印加することで、ドレイン電極とソース電極との間に電流を通電する第３のモードとなり、電極から回収コンデンサへ電流を流す際には、回収スイッチが第２のモードになる前に、第３のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、第１の回収スイッチは、回収コンデンサから電極へ電流を流す際には、回収コンデンサから電極へ電流を流し且つ回収コンデンサへ流れる電流を遮断する第１のモードとなり、第２の回収スイッチは、電極から回収コンデンサへ電流を流す際には、電極から回収コンデンサへ電流を流し且つ回収コンデンサから流れる電流を遮断する第２のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、第１の回収スイッチは、回収コンデンサから電極へ電流を流す際には、第１のモードとなる前に、ソース電極の電位を基準として第１のゲート電極の閾値電圧以上の電圧を第１のゲート電極に印加し、且つ、ドレイン電極の電位を基準として第２のゲート電極の閾値電圧以上の電圧を第２のゲート電極に印加することで、ドレイン電極とソース電極との間に電流を通電する第３のモードとなり、第２の回収スイッチは、電極から回収コンデンサへ電流を流す際には、第２のモードとなる前に、第３のモードとなってもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子はノーマリーオフであってもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、第１の半導体層と、該第１の半導体層の上に選択的に形成された第１のｐ型半導体層とを有し、第１のゲート電極は、第１のｐ型半導体層の上に形成されていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、第１の半導体層と、該第１の半導体層の上に選択的に形成された第２のｐ型半導体層とを有し、第２のゲート電極は、第２のｐ型半導体層の上に形成されていてもよい。
本発明のプラズマディスプレイパネル駆動装置は、第１のゲート電極及び第２のゲート電極の少なくとも一方と、半導体層積層体との間に形成された絶縁膜をさらに備えていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、凹部を有し、第１のゲート電極及び第２のゲート電極の少なくとも一方は、凹部を埋めるように形成されていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の第１のゲート電極の閾値電圧と第２のゲート電極の閾値電圧とは、互いに異なっていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の第２のゲート電極とドレイン電極とは、電気的に接続されていてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の第１のゲート電極と第２のゲート電極との間隔は、ソース電極と第１のゲート電極との間隔よりも大きく、且つ、ドレイン電極と第２のゲート電極との間隔よりも大きくてもよい。
本発明のプラズマディスプレイパネル駆動装置において、デュアルゲート半導体素子の半導体層積層体は、基板側から順次積層された第１の半導体層及び第２の半導体層を有し、第２の半導体層は、第１の半導体層と比べてバンドギャップが大きくてもよい。
本発明のプラズマディスプレイパネル駆動装置において、半導体層積層体は、窒化ガリウム及び窒化アルミニウムガリウムの少なくとも一方を含んでいてもよい。
本発明に係るプラズマディスプレイは、電極間の放電により蛍光体が発光するプラズマディスプレイパネルと、本発明のプラズマディスプレイパネル駆動装置とを備えている。
本発明に係るプラズマディスプレイパネル駆動装置及びプラズマディスプレイによれば、部品点数が少なく且つ消費電力が小さいプラズマディスプレイパネル駆動装置及びプラズマディスプレイを実現できる。
（第１の実施形態）
１．１ 構成
１．１．１ プラズマディスプレイ
まず、本発明の第１の実施形態に係るプラズマディスプレイ全体の構成について説明する。
図１は第１の実施形態に係るプラズマディスプレイの構成を示している。プラズマディスプレイは、プラズマディスプレイパネル（ＰＤＰ）６０、ＰＤＰ駆動装置６２及び制御部６４を備えている。
（プラズマディスプレイパネル）
ＰＤＰ６０は例えばＡＣ型であり、３電極面放電型構造を有する。ＰＤＰ６０の背面基板上にはアドレス電極Ａ１、アドレス電極Ａ２、アドレス電極Ａ３、・・・アドレス電極Ａｎがパネルの幅方向に沿って配置されている。ＰＤＰ６０の前面基板上には維持電極Ｘ１、維持電極Ｘ２、維持電極Ｘ３、・・・維持電極Ｘｎと、走査電極Ｙ１、走査電極Ｙ２、走査電極Ｙ３、・・・走査電極Ｙｎとが交互に、且つパネルの長手方向に沿って配置されている。維持電極Ｘ１〜維持電極Ｘｎは互いに接続されており、電位が実質的に等しい。アドレス電極Ａ１〜アドレス電極Ａｎと、走査電極Ｙ１〜走査電極Ｙｎとは、一本ずつ個別に電位を変化させることができる。
互いに隣り合う維持電極と走査電極との対（例えば維持電極Ｘ２と走査電極Ｙ２との対）とアドレス電極（例えばアドレス電極Ａ２）との交差点には放電セルが設置されている（例えば、図１のＰ部分を参照。）。放電セルの表面には、誘電体からなる誘電体層と、電極と誘電体層を保護するための保護層と、蛍光物質を含む蛍光層とが設けられている。放電セルの内部にはガスが封入されている。維持電極、走査電極及びアドレス電極の間に所定のパルス電圧が印加されると、放電セルにおいて放電が生じる。この際に、放電セル中のガス分子が脱励起し、紫外線を発する。発生した紫外線は放電セルの表面に設けられた蛍光層の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。
（ＰＤＰ駆動装置）
ＰＤＰ駆動装置６２は、ＰＤＰ６０の各電極を駆動する電極駆動部である走査電極駆動部７１と、維持電極駆動部７２と、アドレス電極駆動部７３とを含む。
走査電極駆動部７１及び維持電極駆動部７２の入力端子６６は、電源部（図示せず）と接続される。電源部は、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば４００Ｖ）にまず変換する。次に、変換した直流電圧を直流−直流（ＤＣ−ＤＣ）コンバータにより、所定の維持電圧Ｖsへ変換する。維持電圧ＶsはＰＤＰ駆動装置６２に印加される。これにより、入力端子６６の電位は、接地電位（＝０）に対して維持電圧Ｖsだけ高く維持される。
走査電極駆動部７１の出力端子はＰＤＰ６０の走査電極Ｙ１〜走査電極Ｙｎのそれぞれに個別に接続されている。走査電極駆動部７１は走査電極Ｙ１〜走査電極Ｙｎのそれぞれの電位を個別に変化させる。
維持電極駆動部７２の出力端子はＰＤＰ６０の維持電極Ｘ１〜維持電極Ｘｎと接続されている。維持電極駆動部７２は維持電極Ｘ１〜維持電極Ｘｎの電位を一様に変化させる。
アドレス電極駆動部７３はＰＤＰ６０のアドレス電極Ａ１〜アドレス電極Ａｎのそれぞれに個別に接続されている。アドレス電極駆動部７３は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極Ａ１〜アドレス電極Ａｎの中から選択された電極に対し印加する。
ＰＤＰ駆動装置６２はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ６０の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が１フィールドずつ、１／６０秒（＝約１６．７ｍｓｅｃ）間隔で送られる。それにより、１フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式ではさらに、サブフィールドごとに、ＰＤＰ６０の全ての放電セルに対し３つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
初期化期間では、初期化パルス電圧が維持電極Ｘ１〜維持電極Ｘｎと走査電極Ｙ１〜走査電極Ｙｎとの間に印加される。これにより、全ての放電セルで壁電荷が均一化される。
アドレス期間では、走査電極駆動部７１が、走査電極Ｙ１〜走査電極Ｙｎに対し走査パルス電圧を順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部７３が選択されたアドレス電極に対し信号パルス電圧を印加する。信号パルス電圧を印加するアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の１つに印加され、且つ信号パルス電圧がアドレス電極の１つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。放電が生じた放電セルの表面には新たな壁電荷が蓄積される。
放電維持期間では、走査電極駆動部７１と維持電極駆動部７２とが、放電維持パルス電圧をそれぞれ、走査電極Ｙ１〜走査電極Ｙｎと維持電極Ｘ１〜維持電極Ｘｎとに対して交互に印加する。これにより、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの１フィールド当たりの発光時間、すなわち放電セルの輝度は、発光させるサブフィールドを選択することにより調整する。
走査電極駆動部７１、維持電極駆動部７２及びアドレス電極駆動部７３はそれぞれ、内部にスイッチングインバータを含む。制御部６４は、各駆動部についてスイッチング制御を行う。これにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧及び放電維持パルス電圧をそれぞれ所定の波形及びタイミングで発生させる。また、制御部６４は外部からの映像信号に基づき、信号パルス電圧を印加するアドレス電極を選択する。さらに、制御部６４は、信号パルス電圧を印加した後の放電維持期間の長さ、すなわち信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ６０には映像信号に対応する映像が再現される。
１．１．２ 走査電極駆動部
次に、電極駆動部について説明する。走査電極駆動部７１と維持電極駆動部７２とは基本的には同じ回路であるため、以下においては、走査電極駆動部７１について説明を行う。
図２は、走査電極駆動部７１の詳細な構成を示している。図２にはＰＤＰ６０の等価回路も合わせて示している。走査電極駆動部７１は、それぞれがスイッチングインバータを有する走査パルス発生部１Ｙ、初期化パルス発生部２Ｙ及び放電維持パルス発生部３Ｙを含む。ＰＤＰ６０は、維持電極Ｘと走査電極Ｙとの間の浮遊容量Ｃｐ（ＰＤＰのパネル容量）により等価的に表されており、放電セルでの放電時にＰＤＰ６０を流れる電流の経路は省略している。図２において、維持電極Ｘに接続する維持電極駆動部は省略しており、図中において、維持電極Ｘは接地状態で表している。
（走査パルス発生部）
走査パルス発生部１Ｙは、第１の定電圧源Ｖ１、ハイサイド走査スイッチＱ１Ｙ及びローサイド走査スイッチＱ２Ｙを含む。
第１の定電圧源Ｖ１は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される維持電圧Ｖｓに基づき、第２の定電圧源Ｖ１は正極の電位を負極の電位より一定の電圧Ｖ１だけ高く維持する。
ハイサイド走査スイッチＱ１Ｙ及びローサイド走査スイッチＱ２Ｙは例えばＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）である。その他にＩＧＢＴ（絶縁ゲートトランジスタ）又はバイポーラトランジスタであってもよい。
第１の定電圧源Ｖ１の正極はハイサイド走査スイッチＱ１Ｙのドレインに接続されている。ハイサイド走査スイッチＱ１Ｙのソースはローサイド走査スイッチＱ２Ｙのドレインに接続されている。それらの間の接続点Ｊ１ＹはＰＤＰ６０の走査電極の一つＹに接続されている。ローサイド走査スイッチＱ２Ｙのソースは、第１の定電圧源Ｖ１の負極に接続されている。
ここで、ハイサイド走査スイッチＱ１Ｙとローサイド走査スイッチＱ２Ｙの直列接続回路（図２に示される実線で囲まれた部分）は、実際には、走査電極Ｙ１、Ｙ２、・・・Ｙｎと同数だけ設けられ、走査電極Ｙ１、Ｙ２、・・・Ｙｎのそれぞれに一つずつ接続されている。
（初期化パルス発生部）
初期化パルス発生部２Ｙは、第２の定電圧源Ｖ２、ハイサイドランプ波形発生部ＱＲ１、ローサイドランプ波形発生部ＱＲ２及び第３の定電圧源Ｖ３を含む。
第２の定電圧源Ｖ２は、その正極の電位を、例えばＤＣ−ＤＣコンバータによって電源部から印加される維持電圧Ｖｓに対して所定電圧Ｖ2だけ高く維持する。
第３の定電圧源Ｖ３は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Ｖｓに基づき、その正極の電位を負極の電位より所定電圧Ｖ3だけ高く維持する。
ハイサイドランプ波形発生部ＱＲ１及びローサイドランプ波形発生部ＱＲ２は例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を含む。そのＮＭＯＳのゲートとドレインとはコンデンサで接続される。ハイサイドランプ波形発生部ＱＲ１及びローサイドランプ波形発生部ＱＲ２がオン状態となるとき、ドレインソース間電圧は実質的に一定の速度で０まで変化する。
第２の定電圧源Ｖ２の正極はハイサイドランプ波形発生部ＱＲ１のドレインに接続されている。ハイサイドランプ波形発生部ＱＲ１のソースは第１の定電圧源Ｖ１の負極に接続されている。第２の定電圧源Ｖ２の負極は放電維持パルス発生部３Ｙの維持電圧源Ｖｓの正極に接続されている。ローサイドランプ波形発生部ＱＲ２のドレインは第１の定電圧源Ｖ１の負極に接続され、ローサイドランプ波形発生部ＱＲ２のソースは第３の定電圧源Ｖ３の負極に接続される。第３の定電圧源Ｖ３の正極は接地されている。ハイサイドランプ波形発生部ＱＲ１のソースとローサイドランプ波形発生部ＱＲ２のドレインとの接続点は接続ノードＪ２Ｙとなっている。
（放電維持パルス発生部）
放電維持パルス発生部３Ｙは、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙの直列回路と、回収インダクタＬＹと、回収スイッチ回路７５と、回収コンデンサＣＹとを含む。
維持電圧源Ｖｓは、正極の電位を負極の電位より一定の電圧Ｖｓ（維持電圧）だけ高く維持する。維持電圧源Ｖｓの正極はハイサイド維持スイッチＱ７Ｙのドレインに接続され、ハイサイド維持スイッチＱ７Ｙのソースはローサイド維持スイッチＱ８Ｙのドレインに接続されている。ローサイド維持スイッチＱ８Ｙのソースは維持電圧源Ｖｓの負極に接続されている。維持電圧源Ｖｓの負極は例えば０Ｖ（接地状態）である。ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙとが接続された出力ノードＪ３Ｙは、放電維持パルス発生部３Ｙの出力ノードとして、第１の定電圧源Ｖ１の負極に接続されている。放電維持パルス発生部３Ｙの出力ノードＪ３Ｙからローサイド走査スイッチＱ２Ｙのドレインまでの経路を以下「放電維持パルス伝達路」という。
（双方向スイッチ素子）
放電維持パルス発生部３Ｙにおいて、特に、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは、双方向スイッチ素子で構成される。本実施形態及び以下の実施形態において、「双方向スイッチ素子」とは以下のようないずれかの特性を持つスイッチ素子をいう。
＜特性１＞
−オン状態では、ドレインからソース方向及びソースからドレイン方向の双方向に電流を流すことができる。
−オフ状態では、ドレインからソース方向及びソースからドレイン方向の双方向において電流を流さない。オフ期間では、その素子の絶対最大定格のドレインソース間電圧及び絶対最大定格のソース・ドレイン間電圧ともに十分な値を確保している。（以降、絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソースドレイン間電圧のことを「双方向スイッチ素子の耐圧」という。）
＜特性２＞
−オン状態では、ドレインからソース方向に電流を流すことができるが、ソースからドレイン方向には電流を流さない。
−オフ状態では、ドレインからソース方向及びソースからドレイン方向の双方向において電流を流さない。オフ状態では、その素子の絶対最大定格のドレインソース間電圧及び絶対最大定格のソースドレイン間電圧ともに十分な値を確保している。
ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙを双方向スイッチ素子で構成することにより、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに対して高い電圧が印加されても逆導通を阻止できる。このため、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙを双方向スイッチ素子で構成することで、従来のＰＤＰの駆動装置において、初期化期間における逆導通を阻止するために用いられていた分離スイッチ素子を設ける必要がなくなり、部品点数を低減でき、電力損失を低減できる。
（回収スイッチ回路）
回収スイッチ回路７５は、第１の回収ダイオードＤ１、第２の回収ダイオードＤ２、ハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙを含む。ハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであってもよい。
ハイサイド回収スイッチＱ９Ｙのソースは第１の回収ダイオードＤ１のアノードと接続され、第１の回収ダイオードＤ１のカソードは第２の回収ダイオードＤ２のアノードと接続され、第２の回収ダイオードＤ２のカソードは、ローサイド回収スイッチＱ１０Ｙのドレインと接続されている。回収インダクタＬＹの一端は出力ノードＪ３Ｙに接続され、他端は第１の回収ダイオードＤ１のカソードと第２の回収ダイオードＤ２のアノードとの接続点Ｊ４Ｙに接続されている。回収コンデンサＣＹの一端は維持電圧源Ｖｓの負極と接続され、他端はハイサイド回収スイッチＱ９Ｙのドレイン及びローサイド回収スイッチＱ１０Ｙのソースと接続されている。
回収コンデンサＣＹの容量はＰＤＰ６０のパネル容量Ｃｐより十分に大きい。回収コンデンサＣＹの両端電圧は、電源部から印加される維持電圧Ｖｓの半値Ｖｓ／２と実質的に等しく維持される。
１．２ 動作
以下に、走査電極駆動部７１の動作について説明する。走査電極駆動部の動作は、先に述べた初期化期間、アドレス期間及び放電維持期間の３つの期間に別けることができる。図３は、初期化期間、アドレス期間及び放電維持期間においてＰＤＰ６０の走査電極Ｙに印加する電圧の波形と、走査電極駆動部７１に含まれる各スイッチの状態とを示している。図中において斜線で示した期間が対応するスイッチがオン状態の期間を示している。
１．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じてモードＩ〜Ｖに分けられる。
＜モードＩ＞
ローサイド走査スイッチＱ２Ｙ及びローサイド維持スイッチＱ８Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙは接地電位（例えば０Ｖ）に維持される。
＜モードII＞
ローサイド走査スイッチＱ２Ｙ及びハイサイド維持スイッチＱ７Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が接地電位から維持電圧源Ｖｓの電圧Ｖsだけ高い電位まで上昇する。
＜モードIII＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、ハイサイド維持スイッチＱ７Ｙをオフ状態とし、ハイサイドランプ波形発生部ＱＲ１をオン状態とする。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が一定の速度で、接地電位から維持電圧源Ｖｓの電圧Ｖsと第２の定電圧源Ｖ２の電圧Ｖ2との和だけ高い電位Ｖr（以下、初期化パルスの上限電圧という。）まで上昇する。
これにより、ＰＤＰ６０の全ての放電セルに対する印加電圧は、一様に初期化パルス電圧の上限Ｖｒまで比較的緩やかに上昇する。その結果、ＰＤＰ６０の全ての放電セルにおいて一様な壁電荷が蓄積される。このとき、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。
＜モードIV＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、ハイサイドランプ波形発生部ＱＲ１をオフ状態とし、ハイサイド維持スイッチＱ７Ｙをオン状態とする。また、残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位は、初期化パルスの上限電圧Ｖrから下降して、接地電位よりも維持電圧源Ｖｓの電圧Ｖsだけ高い電位となる。
＜モードＶ＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、ハイサイド維持スイッチＱ７Ｙをオフ状態とし、ローサイドランプ波形発生部ＱＲ２をオン状態とする。残りのスイッチはオフ状態に維持される。走査電極Ｙの電位は一定の速度で下降して、接地電位よりも第３の定電圧源Ｖ３の電圧Ｖ3だけ低い電位−Ｖ3（以下、初期化パルスの下限電圧という。）となる。従って、ＰＤＰ６０の放電セルには、モードII〜モードIVにおいて印加された電圧とは逆極性の電圧が印加される。特に、印加電圧は比較的緩やかに下降する。これにより、全ての放電セルにおいて壁電荷が一様に除去され、均一化される。このとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
１．２．２ アドレス期間
アドレス期間中、走査電極駆動部７１では、ローサイドランプ波形発生部ＱＲ２及びハイサイド走査スイッチＱ１Ｙがオン状態に維持される。従って、ハイサイド走査スイッチＱ１Ｙのドレインは初期化パルスの下限電圧−Ｖ3から第１の定電圧源Ｖ１の電圧Ｖ1だけ高い電位Ｖp（以下、走査パルスの上限電圧Ｖpという）に維持され、ローサイド走査スイッチＱ２Ｙのソースは初期化パルスの下限電圧−Ｖ3に維持される。
アドレス期間の開始時、全ての走査電極Ｙについて、ハイサイド走査スイッチＱ１Ｙがオン状態に維持され、ローサイド走査スイッチＱ２Ｙがオフ状態に維持される。これにより、全ての走査電極Ｙの電位が一様に走査パルスの上限電圧Ｖpに維持される。
走査電極駆動部７１は続いて、走査電極Ｙの電位を次のように変化させる（図３に示された走査パルス電圧ＳＰを参照。）。１つの走査電極Ｙが選択されると、選択された走査電極Ｙと接続されたハイサイド走査スイッチＱ１Ｙをオフ状態とし、ローサイド走査スイッチＱ２Ｙをオン状態とする。これにより、選択された走査電極Ｙの電位は初期化パルスの下限電圧−Ｖ3まで下降する。選択された走査電極Ｙの電位が所定時間、初期化パルスの下限電圧−Ｖ3に維持された後、選択された走査電極Ｙと接続されたローサイド走査スイッチＱ２Ｙをオフ状態とし、ハイサイド走査スイッチＱ１Ｙをオン状態とする。これにより、選択された走査電極Ｙの電位は再び走査パルスの上限電圧Ｖpまで上昇する。走査電極駆動部７１は走査電極Ｙのそれぞれと接続されたハイサイド走査スイッチＱ１Ｙ及びローサイド走査スイッチＱ２Ｙについて、同様のスイッチング動作を順次行う。これにより、走査パルス電圧ＳＰが走査電極Ｙのそれぞれに対して順次印加される。
アドレス期間中、外部から入力される映像信号に基づき、１つのアドレス電極Ａが選択されると、選択されたアドレス電極Ａの電位は所定時間、信号パルスの上限電圧Ｖaまで上昇する（図示せず）。
例えば、走査パルス電圧ＳＰを１つの走査電極Ｙに印加すると共に信号パルス電圧を１つのアドレス電極Ａに印加すると、その走査電極Ｙとアドレス電極Ａとの間の電圧は他の電極間の電圧よりも高くなる。従って、その走査電極Ｙとアドレス電極Ａとの間の交差点に位置する放電セルは放電する。放電した放電セルの表面には、放電による新たな壁電荷が蓄積される。
その後、放電維持期間において、走査電極駆動部７１と維持電極駆動部７２（図示せず）とが交互に、放電維持パルス電圧をそれぞれ、走査電極Ｙと維持電極Ｘとに対し印加する。このとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので発光が生じる。
１．２．３ 放電維持期間
放電維持期間について説明する。ローサイド走査スイッチＱ２Ｙは常にオン状態に維持する。
ハイサイド回収スイッチＱ９Ｙをオン状態とする直前に、ローサイド維持スイッチＱ８Ｙをオン状態とし、パネル容量Ｃｐの両端の電圧は０Ｖに維持される。ハイサイド回収スイッチＱ９Ｙをオン状態とすると、回収コンデンサＣＹと、ハイサイド回収スイッチＱ９Ｙと、第１の回収ダイオードＤ１と、回収インダクタＬＹと、パネル容量Ｃｐとにより、ＬＣ共振回路が形成される。これにより、パネル容量Ｃｐの両端の電圧はＶｓまで増加する。残りのスイッチはオフ状態に維持する。
次に、ハイサイド回収スイッチＱ９Ｙをオフ状態として、ハイサイド維持スイッチＱ７Ｙをオン状態とすれば、パネル容量Ｃｐの両端電圧はＶｓに維持される。このとき、ハイサイド維持スイッチＱ７Ｙのドレインソース間電圧は０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチＱ７Ｙをオフ状態とし、ローサイド回収スイッチＱ１０Ｙをオン状態とすると、回収コンデンサＣＹと、ローサイド回収スイッチＱ１０Ｙと、第２の回収ダイオードＤ２と、回収インダクタＬＹと、パネル容量Ｃｐとにより、ＬＣ共振回路が形成される。これにより、パネル容量Ｃｐの両端の電圧は０まで減少する。
次に、ローサイド回収スイッチＱ１０Ｙをオフ状態として、ローサイド維持スイッチＱ８Ｙをオン状態とすれば、パネル容量Ｃｐの両端の電圧は０に維持される。このとき、ローサイド維持スイッチＱ８Ｙのドレイン・ソース間電圧は０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Ｙの電位が上下するとき、回収コンデンサＣＹとパネル容量Ｃｐとの間で電力が効率良く交換される。このため、放電維持パルス電圧の印加時、パネル容量Ｃｐの充放電に起因する無効電力を低減できる。
１．３ デュアルゲート半導体素子
以上のような動作をさせるために、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに用いるスイッチ素子は少なくとも先に述べた特性１を満たす双方向スイッチである必要がある。
このよう双方向スイッチ素子は、例えば図４に示すように複数のトランジスタとダイオードとを、接続することにより実現することができる。しかし、双方向スイッチを実現するために図４に示すような複数のトランジスタとダイオードとを組み合わせた場合には、部品点数が増大してしまう。また、複数のトランジスタ及びダイオードからなるため、ダイオードの順方向立上り電圧がオン電圧に付加され、導通損失の影響が大きく、消費電力が増大してしまう。
本実施形態のＰＤＰ駆動装置は、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙにデュアルゲート半導体素子を用いている。このため、１つの素子により双方向スイッチが実現できるため、部品点数を削減でき、ＰＤＰ駆動装置の占有面積を低減できる。また、電力損失も低減できる。
１．３．１ 第１のデュアルゲート半導体素子
図５は、デュアルゲート半導体素子１０の第１の例について断面構成を示している。図５に示すように、デュアルゲート半導体素子１０は、シリコン（Ｓｉ）からなる基板１１の上に厚さが１０ｎｍ窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層されてなる厚さが１μｍのバッファ層１２が形成され、その上に半導体層積層体１３が形成されている。半導体層積層体１３は、２つの半導体層が基板側から順次積層されており、上側の半導体層は下側の半導体層と比べてバンドギャップが大きい。本実施形態においては、下側の半導体層は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層１４であり、上側の半導体層は、厚さが２０ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層１５である。
ＧａＮ層１４のＡｌＧａＮ層１５とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０13ｃｍ-2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体１３の上には、互いに間隔をおいて第１のオーミック電極であるソース電極１６と第２のオーミック電極であるドレイン電極１７とが形成されている。ソース電極１６及びドレイン電極１７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。図１においては、コンタクト抵抗を低減するために、ＡｌＧａＮ層１５の一部を除去すると共にＧａＮ層１４を４０ｎｍ程度掘り下げて、ソース電極１６及びドレイン電極１７がＡｌＧａＮ層１５とＧａＮ層１４との界面に接するように形成した例を示している。なお、ソース電極１６及びドレイン電極１７は、ＡｌＧａＮ層１５の上に形成してもよい。
ｎ型のＡｌＧａＮ層１５の上におけるソース電極１６及びドレイン電極１７との間の領域には、第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂが互いに間隔をおいて選択的に形成されている。第１のｐ型半導体層１９Ａの上には第１のゲート電極１８Ａが形成され、第２のｐ型半導体層１９Ｂの上には第２のゲート電極１８Ｂが形成されている。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂとオーミック接触している。
ＡｌＧａＮ層１５及び第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜４１が形成されている。保護膜４１を形成することで、いわゆる電流コラプスの原因となる欠陥を保障し、電流コラプスを改善することが可能となる。
第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂと、ＡｌＧａＮ層１５とによりＰＮ接合がそれぞれ形成される。これにより、第１のオーミック電極と第１のゲート電極間との電圧が例えば０Ｖでは、第１のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、同様に、第２のオーミック電極と第２のゲート電極間との電圧が例えば０Ｖ以下のときには、第２のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、いわゆるノーマリーオフ動作をするデュアルゲート半導体素子を実現している。
また、このような構造とすることにより、ドレインとソースとの間に流れる電流を遮断するために印加する第１のゲート電極１８Ａの閾値電圧は、ソース電極１６を基準として約＋１．５Ｖとなり、第２のゲート電極１８Ｂの閾値電圧は、ドレイン電極１７を基準として約＋１．５Ｖとなる。
また、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂはそれぞれ第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂを介してＡｌＧａＮ層１５に接している。このため、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに順方向電流が流れるとき、第１のｐ型半導体層１９Ａ及び第２のｐ型半導体層１９Ｂを介してチャネル領域に正孔が注入される。注入された正孔は、同量の電子をチャネル中に発生させるので、チャネル領域内に電子を発生される効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、ノーマリーオフ動作をしつつ動作電流を大きくすることが可能となる。
デュアルゲート半導体素子１０は、耐圧を確保するためのチャネル領域を第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが共有する。２つのダイオードと２つのトランジスタとを用いて同様のスイッチ素子を形成した場合には、耐圧を確保するチャネル領域が２素子分の面積が必要である。しかし、デュアルゲート半導体素子１０は１素子分のチャネル領域の面積でスイッチ素子が実現可能であり、スイッチ素子全体を考えると、２つのダイオードと２つのトランジスタとを用いた場合と比べてチップ面積をより少なくすることができる。
以下に、デュアルゲート半導体素子１０の動作について説明する。デュアルゲート半導体素子１０は、オン状態においては、ドレイン側からソース側及びソース側からドレイン側の双方向に電流を流すことができ、オフ状態においては、ドレイン側からソース側及びソース側からドレイン側の双方向において電流を遮断できる、いわゆる双方向スイッチ動作を行わせることができる。
図６は、図５に示したデュアルゲート半導体素子１０に双方向スイッチ動作を行わせる場合の回路を示している。この場合には、負極がソース電極１６と接続され正極が第１のゲート電極１８Ａと接続された第１の電源２４と、負極がドレイン電極１７と接続され正極が第２のゲート電極１８Ｂと接続された第２の電源２５とを有する駆動部２０によりデュアルゲート半導体素子を駆動する。なお、第１の電源２４の出力をＶｇ１、第２の電源２５の出力をＶｇ２とする。なお、図６は、説明のため負荷電源２３の負極がデュアルゲート半導体素子１０のソース電極１６と接続され、正極がドレイン電極１７と接続されている例を示している。
ソース電極１６からドレイン電極１７へ流れる電流及びドレイン電極１７からソース電極１６へ流れる電流の両方を遮断するためには、ソース電極１６を基準として第１のゲート電極１８Ａの閾値電圧以下の電圧を第１のゲート電極１８Ａに印加し、第１のｐ型半導体層１９Ａからチャネル領域に空乏層を広げ、チャネル領域をピンチオフする。同時に、ドレイン電極１７を基準として第２のゲート電極１８Ｂの閾値電圧以下の電圧を第２のゲート電極１８Ｂに印加し、第２のｐ型半導体層１９Ｂからチャネル領域に空乏層を広げ、チャネル領域をピンチオフする。具体的にはＶｇ１とＶｇ２を例えば０Ｖとする。このような動作をすることで、ドレイン電極１７の電位がソース電極１６の電位より高いとき、第１のｐ型半導体層１９Ａから空乏層がチャネル領域に広がり、ドレイン電極１７からソース電極１６へ流れる電流を遮断することがきる。同様に、ソース電極１６の電位がドレイン電極１７の電位より高いとき、第２のｐ型半導体層１９Ｂから空乏層がチャネル領域に広がり、ソース電極１６からドレイン電極１７へ流れる電流を遮断することができる。
双方向に電流を通電させるためには、ソース電極１６を基準として第１のゲート電極１８Ａの閾値電圧よりも高い電圧を第１のゲート電極１８Ａに印加し、第１のｐ型半導体層１９Ａから広がる空乏層を縮小し、チャネル領域を通電状態にし、同時に、ドレイン電極１７を基準として第２のゲート電極１８Ｂの閾値電圧よりも高い電圧を第２のゲート電極１８Ｂに印加し、第２のｐ型半導体層１９Ｂから広がる空乏層を縮小し、チャネル領域を通電状態にする。具体的には例えばＶｇ１とＶｇ２を５Ｖにする。このような動作をすることで、ソース電極１６とドレイン電極１７との間に双方向に電流を通電することが可能となる。
また、双方向の電流が通電している状態において、チャネル上にダイオードがないため、ダイオードの順方向立上り電圧によるオン電圧の上昇はこの双方向スイッチには発生しない。このため、従来の直列に接続されたダイオードとトランジスタとからなる双方向スイッチに比べ、そのオン電圧を低減でき、ＰＤＰ駆動電力を低減できる。
また、デュアルゲート半導体素子１０は、オン状態においてはドレイン電極１７とソース電極１６との間に一方向に電流を流し、他方向の電流は遮断し、オフ状態においては双方向に電流を遮断する逆阻止動作を行わせることもできる。
逆阻止動作についてまず、第１のゲート電極１８Ａに第１のゲート電極１８Ａの閾値電圧よりも高い電圧を印加し、第２のゲート電極１８Ｂに第２のゲート電極１８Ｂの閾値電圧以下の電圧を印加した場合の動作について説明する。図５のデュアルゲート半導体素子を等価回路で表すと図７（ａ）に示すように第１のトランジスタ３６と第２のトランジスタ３７とが直列に接続された回路とみなすことができる。この場合、第１のトランジスタ３６のソース（Ｓ）がデュアルゲート半導体素子のソース電極１６、第１のトランジスタ３６のゲート（Ｇ）が第１のゲート電極１８Ａに対応し、第２のトランジスタ３７のソース（Ｓ）がデュアルゲートトランジスタのドレイン電極１７、第２のトランジスタ３７のゲート（Ｇ）が第２のゲート電極１８Ｂに対応する。図７は、説明のため負荷電源２３の負極がデュアルゲート半導体素子のソース電極１６と接続され、正極がドレイン電極１７と接続されている例を示している。
このような回路において、例えば、Ｖｇ１を５Ｖ、Ｖｇ２を０Ｖとした場合、Ｖｇ２が０Ｖであるということは第２のトランジスタ３７のゲートとソースが短絡されている状態と等しいため、デュアルゲート半導体素子の第２のトランジスタは図７（ｂ）に示すような回路とみなすことができる。
以下において、図７（ｂ）に示すトランジスタのソース（Ｓ）をＡ端子、ドレイン（Ｄ）をＢ端子、ゲート（Ｇ）をＣ端子として説明を行う。
Ｂ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、閾値電圧以下のため、Ｂ端子(ドレイン)からＡ端子（ソース）に電流は流れない。
一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子を基準として閾値電圧以上となると、ゲートにＢ端子（ソース）を基準として閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。
つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。
そのため、図７（ａ）に示す第２のトランジスタ３７の部分は、ダイオードとみなすことができ、図７（ｃ）に示すように第１のトランジスタとダイオードとが直列接続された等価回路として表すことができる。図７（ｃ）に示す等価回路において、スイッチ素子のドレインの電位がソースの電位よりも高い場合、第１のトランジスタ３６のゲートに５Ｖが印加されているので、第１のトランジスタ３６はオン状態であり、ドレインからソースへ電流を流すことが可能となる。但し、ダイオードの順方向立上り電圧によるオン電圧が発生する。また、スイッチ素子のソースの電位がドレインの電位よりも高い場合、その電圧は第２のトランジスタ３７からなるダイオードが担い、スイッチ素子のソースからドレインへ流れる電流を阻止する。つまり、第１のゲート電極１８Ａに閾値電圧以上の電圧を与え、第２のゲート電極１８Ｂに閾値電圧以下の電圧を与えることにより、いわゆる逆阻止動作を行わせることができる。
図８（ａ）〜（ｃ）は、デュアルゲート半導体素子１０に双方向スイッチ動作及び逆阻止動作を行わせた場合の動作特性を示している。図８において、横軸はソース電極１６を基準としたドレイン電極１７の電圧であり、ここではＶｄｓと記載する。また、縦軸はドレイン電極１７とソース電極１６との間を流れる電流Ｉｄｓであり、ドレイン電極１７からソース電極１６へ流れる電流を正としている。
図８（ａ）は、第１の電源の出力Ｖｇ１と第２の電源の出力Ｖｇ２は同じ電圧になるように出力し、Ｖｇ１とＶｇ２とを０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖとしたときの特性を示している。図８に示すように、Ｖｇ１とＶｇ２とが０Ｖのときには明らかに双方向の電流を遮断し、Ｖｇ１とＶｇ２とが５Ｖのときには明らかに双方向の電流を通電し、双方向スイッチの動作を実現している。
図８（ｂ）は、Ｖｇ２を０Ｖとなるように出力し、Ｖｇ１を０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５ＶとしたときのＩｄｓとＶｄｓとの特性を示している。図８（ｂ）に示すように、Ｖｇ１が５Ｖのときでは、Ｖｄｓが正の電圧であるときに電流を通電し、Ｖｄｓが負の電圧であるときには電流を遮断している。この動作は、ソース電極がカソード、ドレイン電極がアノードとなるダイオードの動作と同じとなる。
図８（ｃ）は、Ｖｇ１を０Ｖとなるように出力し、Ｖｇ２を０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５ＶとしたときのＩｄｓとＶｄｓとの特性を示している。図８（ｃ）に示すように、Ｖｇ２が５Ｖのときには、Ｖｄｓが負の電圧であるときに電流を通電し、Ｖｄｓが正の電圧であるときには電流を遮断している。この動作は、ソース電極がアノード、ドレイン電極がカソードとなるダイオードの動作と同じとなる。
以上のように、本実施形態のデュアルゲート半導体素子１０は、そのゲートバイアス条件により、双方向の電流を遮断及び通電する双方向スイッチ動作をさせることも、逆阻止動作をさせることも可能である。また、逆阻止動作の際に電流が通電する方向も切り換えることができる。
デュアルゲート半導体素子に逆阻止動作をさせる場合には、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂに印加する電圧を調整するだけでよいが、双方向スイッチ動作をさせる場合には、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂのそれぞれに電圧を印加する駆動部が必要となる。
１．３．２ 第２のデュアルゲート半導体素子
図９は、デュアルゲート半導体素子１０の第２の例について断面構成を示している。図９において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
図９に示すように、第２のデュアルゲート半導体素子は、第１のデュアルゲート半導体素子と比べ、第１のｐ型半導体と第２のｐ型半導体がなく、第１のゲート電極と第２のゲート電極が前記ＡｌＧａＮ層上に形成されており、第１のゲート電極及び第２のゲート電極はＡｌＧａＮ層とショットキー接合を形成しており、ノーマリーオフ動作を可能とするため、ＡｌＧａＮ層の膜厚が薄くなっており、例えば５ｎｍ程度になっている点で異なる。
このような構造とすることで、第１のデュアルゲート半導体素子と同様に双方向スイッチ動作及び逆阻止スイッチ動作が可能なデュアルゲート半導体素子を構成することができる。
また、ＡｌＧａＮ層の膜厚を厚くするか、又はＡｌＧａＮ層のＡｌ組成を高めことで、チャネル領域の電子のキャリア濃度をより高めることができる。そのため、チャネル領域の抵抗は低減し、デュアルゲート半導体素子のオン抵抗を低減し、前記走査電極駆動の電力消費を低減することが可能となる。但し、このような構造とする場合、ノーマリーオン型のデュアルゲート半導体素子となり、閾値電圧が負の電圧となってしまう。そのため、走査電極駆動部のスイッチ素子と用いる場合には、デュアルゲート半導体素子による短絡故障を防止するため、デュアルゲート半導体素子のソース又はドレインに電圧が印加される前に、閾値電圧以下の電圧を第１ゲート及び第２ゲートに印加する。これによりノーマリオン型のデュアルゲート半導体素子を用いたＰＤＰ駆動装置を動作することが可能となる。
１．３．３ 第３のデュアルゲート半導体素子
図１０は、デュアルゲート半導体素子１０の第３の例について断面構成を示している。図１０において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１０に示すように、第３のデュアルゲート半導体素子は、第１のデュアルゲート半導体素子と比べ、第１のｐ型半導体と第２のｐ型半導体がなく、ＡｌＧａＮ層１５に２つの凹部が形成され、その凹部の底辺に接するように第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが形成され、第１のゲート電極１８Ａ及び第２のゲート電極１８ＢはＡｌＧａＮ層１５とショットキー接合を形成している点で異なる。図１０に示すように、ＡｌＧａＮ層１５を部分的に薄膜化することで、ＡｌＧａＮ層１５を薄膜化することによるチャネル層の電子のキャリア濃度低減を抑制しつつ、ゲートの閾値電圧を正の電圧にすることができる。このため、オン抵抗が小さく且つノーマリーオフ動作が可能なデュアルゲート半導体素子が実現可能となる。
なお、各デュアルゲート半導体素子に用いる基板は、窒化物半導体が成長できる限りＳｉ以外でもよく、例えばＧａＮ、サファイア、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、酸化リチウムガリウム（ＬｉＧａＯ2）若しくは酸化リチウムアルミニウム（ＬｉＡｌＯ2）又はこれらの混晶等であってもよい。
また、ゲート電極の材料はＰｄとＡｕを用いたが、ｐ型半導体とオーミック接合を形成し、ＡｌＧａＮ層とショットキー接合を形成する限り、Ｐｄ以外の金属でもよく、Ｎｉ、Ｐｔ、インジウムスズ酸化物、ＺｎＩｎＳｎＯ又はＧａＩｎＳｎＯ等を用いてもよい。
また、各例に係るデュアルゲート半導体素子において、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂにオン電圧を印加する際には、第１のゲート電極１８Ａ又は第２のゲート電極１８ＢとＡｌＧａＮ層１５とにより形成されるダイオードの順方向の立ち上がり電圧（約１Ｖ）以上の電圧を印加することになる。このため、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂからソース電極１６又はドレイン電極１７へ電流が流れてしまい、スイッチ素子のゲート駆動電力が増大してしまうという問題がある。このため、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂに印加するオン電圧を１Ｖ程度として、デュアルゲート半導体素子を駆動する必要がある。この場合には、ＰＤＰ駆動装置内に発生するノイズの影響により、デュアルゲート半導体素子が誤作動してしまうおそれがある。誤作動を回避するために、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂは、絶縁膜を介してＡｌＧａＮ層１５の上に形成してもよい。この場合の絶縁膜は、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、窒化アルミニウム（ＡｌＮ）又は窒化シリコン（ＳｉＮ）等を用いればよい。このような構造とすることで、ＭＯＳＦＥＴに代表されるいわゆるＭＩＳ（金属−絶縁体−半導体）構造のゲート電極が形成され、第１のゲート電極１８Ａ又は第２のゲート電極１８Ｂに高いオン電圧を印加しても、高いオン電圧が印加されたゲート電極からソース電極又はドレイン電極へ流れる電流を抑制することができる。
１．４ デュアルゲート半導体素子のゲート駆動回路
図１１は、デュアルゲート半導体素子を駆動する駆動部２０の具体例を示している。デュアルゲート半導体素子１０の第１のゲート電極１８Ａは第１のゲート駆動回路２８により駆動され、第２のゲート電極１８Ｂは第２のゲート駆動回路２９により駆動される。
デュアルゲート半導体素子により先に述べた特性１を有する双方向スイッチを実現しハイサイド維持スイッチＱ７Ｙ又はローサイド維持スイッチＱ８Ｙに適用する場合には、以下に説明するようなゲート駆動回路を用いる。
第１のゲート駆動回路２８及び第２のゲート駆動回路２９は、ＶＩＮ端子に入力された信号をＶＩＮ端子と電気的に絶縁して信号を伝達する絶縁型信号伝達回路を介し、伝達された信号をもとにゲートバイアス電圧をＶＯ端子から出力するゲート駆動回路である。絶縁型信号伝達回路には、光で信号を伝達し、入力と出力とを電気的に絶縁して信号を伝達でき、高速スイッチングが可能なフォトカプラを用いればよい。なお、絶縁型信号伝達回路には、トランスにより信号を伝達する絶縁カプラでもよく、コンデンサにより信号を伝達する絶縁カプラでもよい。
第１のゲート駆動回路２８及び第２のゲート駆動回路２９では、ＶＢ端子、ＶＳ端子及びＶＯ端子は、ＶＩＮ端子及びＧＮＤ端子から絶縁されている。第１のゲート駆動回路２８及び第２のゲート駆動回路２９は、ＶＩＮ端子とＧＮＤ端子との間の電圧が所定の電圧よりも低い場合には、ＶＯ端子をＶＳ端子と接続し、ＶＯ端子とＶＢ端子との間を開放する。また、ＶＩＮ端子とＧＮＤ端子との間の電圧が所定の電圧以上の場合には、ＶＯ端子とＶＳ端子との間を開放し、ＶＯ端子とＶＢ端子とを接続する。第１のゲート駆動回路２８のＶＯ端子は第１のゲート電極１８Ａと接続され、ＶＳ端子はソース電極１６及び第１の電源２４の負極と接続され、ＶＢ端子は第１の電源２４の正極と接続されている。また、第２のゲート駆動回路のＶＯ端子は第２のゲート電極１８Ｂと接続され、ＶＳ端子はドレイン電極１７及び第２の電源２５の負極と接続され、ＶＢ端子は第２の電源２５の正極と接続されている。なお、第１の電源２４及び第２の電源２５はＰＤＰ駆動装置の基準電位から絶縁されている。
第１のゲート駆動回路２８のＶＩＮ端子とＧＮＤ端子との間に所定の電圧を印加することにより、ソース電極１６を基準とした第１の電源２４の電圧を第１のゲート電極１８Ａに印加することが可能となる。また同様に、第２のゲート駆動回路のＶＩＮ端子とＧＮＤ端子との間に所定の電圧を印加することにより、ドレイン電極１７を基準とした第２の電源２５の電圧を第２のゲート電極１８Ｂに印加することが可能となる。
図１１に示した駆動部２０は、第１の電源２４及び第２の電源２５として、ＰＤＰ駆動装置の基準電位から絶縁された電源を使用している。このため、デュアルゲート半導体素子１０のソース電極１６又はドレイン電極１７の電位と図１に示す制御部６４の基準電位とが異なる場合でも、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂにバイアス電圧を印加することが可能である。その結果、駆動部２０によるデュアルゲート半導体素子１０の制御が可能となる。
１．５ デュアルゲート半導体素子を適用した第１の例
１．３において示したデュアルゲート半導体素子を走査電極駆動部７１に適用した例について説明する。
１．５．１ 走査電極駆動部
図１２は、デュアルゲート半導体素子を用いたＰＤＰ駆動装置の一例を示している。本実施形態のＰＤＰ駆動装置は、走査電極駆動部７１のハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙとしてデュアルゲート半導体素子を用いている。図１２においてドレインＤはデュアルゲート半導体素子のドレイン電極１７であり、ソースＳはソース電極１６であり、第１ゲートＧ１は第１のゲート電極１８Ａであり、第２ゲートＧ２は第２のゲート電極１８Ｂである。なお、先に示したいずれのデュアルゲート半導体素子についても、同様に用いることができる。
このようにハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙをデュアルゲート半導体素子で構成することで、従来の走査電極駆動部において、初期化期間における逆導通を阻止するために用いられていた分離スイッチ素子を設ける必要がなくなり、部品点数を低減でき、電力損失を低減できる。
また、シリコン（Ｓｉ）を材料とする従来の半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になっていた。そこで、材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた双方向スイッチを用いることで、さらに導通損失を低減し、走査電極駆動部の電力損失を低減することが可能となる。
１．５．２ 第１の動作
図１３は、図１２に示した走査電極駆動部７１の第１の動作を示している。図１３に示すように、各スイッチがオン状態となる期間は、図３において各スイッチがオン状態となった期間と同じである。
但し、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙは第１ゲート（Ｇ１）と第２ゲート（Ｇ２）とを有しているため、以下においてハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙの第１ゲートＧ１と第２ゲートＧ２がオン状態となる期間について説明する。ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに用いるデュアルゲート半導体素子は第１ゲートＧ１と第２ゲートＧ２とを同時にオン状態とすることにより双方向の電流を通電する双方向導通状態となり、第１ゲートＧ１と第２ゲートＧ２を同時にオフ状態とすることにより双方向の電流を遮断する双方向遮断状態となる。このため、ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間は、１．２において示したハイサイド維持スイッチＱ７Ｙをオン状態とする期間と同様となる。また、ローサイド維持スイッチＱ８Ｙの第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間は、１．２において示したローサイド維持スイッチＱ８Ｙをオン状態とする期間と同様となる。以上のようにハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙの第１ゲートＧ１及び第２ゲートＧ２を同時にオン状態とすることにより逆阻止動作時に発生していたオン電圧を発生させずに、オン状態とすることが可能となり、ＰＤＰ駆動装置の電力損失をより低減することができる。
１．５．３ 第２の動作
図１４は、図１２に示した走査電極駆動部７１の第２の動作を示している。
図１４に示すように第２の動作方法においては、デュアルゲート半導体素子からなるハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙのそれぞれにおいて、第１ゲートＧ１及び第２ゲートＧ２の一方がオン状態、他方がオフ状態という期間が設けられている。
基本的に、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙがオン状態となる期間とオフ状態となる期間とは第１の駆動方法と同一である。
但し、ハイサイド維持スイッチＱ７Ｙは、初期化期間のモードIII以外の期間においオフ状態となる場合には、第１ゲートＧ１にローレベルの電圧を印加し、第２ゲートＧ２にハイレベルの電圧を印加し、ドレインＤからソースＳへ流れる電流を遮断している。初期化期間のモードIIIにおいては、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加し、ソースＳからドレインＤへ流れる電流を遮断している。また、初期化期間のモードIIにおいてオン状態となる場合には、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加し、ドレインＤからソースＳへ電流を流している。モードIVにおいてオン状態となる場合には、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加して、ソースＳからドレインＤへ電流を流している。放電期間においてオン状態となる場合には、第１ゲートＧ１及び第２ゲートＧ２の両方にハイレベルの電圧を印加して、双方向に電流を流すことができるようにしている。
一方、ローサイド維持スイッチＱ８Ｙは、初期化期間のモードII、モードIII及びモードIVにおいてオフ状態となる場合には、第１ゲートＧ１にローレベルの電圧を印加し、第２ゲートＧ２にハイレベルの電圧を印加して、ドレインＤからソースＳへ流れる電流を遮断している。アドレス期間においてオフ状態となる場合には、第１ゲートＧ１にハイレベルの電圧を印加し、第２ゲートＧ２にローレベルの電圧を印加して、ソースＳからドレインＤへ流れる電流を遮断している。初期化期間のモードＶにおいてオフ状態となる場合には、第１ゲートＧ１及び第２ゲートＧ２の両方にローレベルの電圧を印加することにより、電流を遮断している。また、放電維持期間において、オフ状態となる場合には、第１ゲートＧ１にローレベルの電圧を印加し、第２ゲートＧ２にハイレベルの電圧を印加することにより、電流を遮断する。オン状態となる場合には、第１ゲートＧ１及び第２ゲートＧ２の両方にハイレベルの電圧を印加して、双方向に電流を流すことができるようにしている。
なお、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙともに、オフ状態とする際には、第１ゲートＧ１及び第２ゲートＧ２の両方にローレベルの電圧を印加して双方向に電流を遮断してもよい。
なお、初期化期間のモードIIにおいて、ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１と第２ゲートＧ２とに共にハイレベルの電圧を印加してもよい。モードIIにおいて、ハイサイド維持スイッチＱ７Ｙに電流を通電することにより、パネル電圧をＶｓまで上昇させている。パネル電圧が０ＶからＶｓまで上昇する過渡状態において、回路の配線に寄生するインダクタンスが電圧を発生する。このため、ハイサイド維持スイッチＱ７Ｙに逆阻止動作をさせた場合、インダクタンスによる起電圧により、パネルにＶｓよりも高い電圧が印加されるおそれがある。これは、プラズマディスプレイパネルの誤放電の原因となる。ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１と第２ゲートＧ２とを共にオン状態として、双方向に電流を通電すると、過渡的に発生する前記インダクタンスによる起電圧を、ハイサイド維持スイッチＱ７Ｙを介して維持電圧源Ｖｓへ逆流させ、パネルに高い電圧が印加されることを抑えることが可能となる。
また、初期化期間のモードIVにおいても、ハイサイド維持スイッチＱ７Ｙの第１ゲートＧ１と第２ゲートＧ２とを共にオン状態としてもよい。これにより、モードIIと同様に配線に寄生するインダクタンスによって生じる起電圧がパネルに印加されることを防止し、プラズマディスプレイパネルの誤動作を防止する効果が得られる。
１．６ まとめ
本実施形態のＰＤＰ駆動装置６２は、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙをデュアルゲート半導体素子で構成することにより、初期化期間におけるハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙの逆導通を阻止できる。このため、従来のＰＤＰの駆動装置において用いられていた分離スイッチ素子を設ける必要がなくなる。すなわち、図１２に示す通り、維持電圧源Ｖｓから、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙを介して、ローサイド走査スイッチＱ２Ｙのソースに至る経路には、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙしか存在しない。このため、本実施形態によれば、従来の装置と比べて、ＰＤＰ駆動装置において部品点数をより少なくでき、実装面積を低減できる。特に、維持放電期間では分離スイッチ素子に大電流が流れることから、従来、分離スイッチ素子を多数並列に接続して設ける必要があったため、分離スイッチ素子を要しない本実施形態によれば、回路規模の削減効果が大きい。また、実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減できることから、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
また、従来のＰＤＰ駆動装置に用いられてきたＳｉを材料とする従来の半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になっていた。その材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた双方向スイッチを用いることでさらに導通損失を低減し、消費電力を低減できる。
また、従来例に示したようなＭＯＳＦＥＴの場合にはＰＮ接合によるボディーダイオードがドレインとソースとの間に形成される。このため、半導体スイッチのスイッチング動作において、ダイオードによるいわゆるリカバリー電流が発生する。従って、消費電力の低減には限界があった。
例えば、図２７に示したような分離スイッチＱＳ１を設けた場合には、初期化期間のモードIIにおいては、分離スイッチＱＳ１であるＭＯＳＦＥＴのＰＮ接合からなるボディーダイオードを介して維持電圧源Ｖｓから接続ノードＪ２Ｙへ電流が流れている。次に、モードIIIに変化すると、接続ノードＪ２Ｙの電位が上昇し、ＱＳ１のボディーダイオードに通電方向とは逆の電圧（逆バイアス）が印加されることにより電流が遮断状態となる。
つまり、分離スイッチＱＳ１のボディーダイオードに通電した直後に、逆バイアスが印加される動作がある。この瞬間に、ボディーダイオードには逆方向に流れる電流であるリカバリー電流が瞬間的に発生する。発生したリカバリー電流とボディーダイオードに印加されている電圧との積がスイッチング損失となり、ＰＤＰ駆動回路の電力損失の一部を占める。
一般的にＰＮ接合のダイオードのリカバリー電流は、少数キャリア蓄積効果により、通電時に注入された少数キャリアが、逆バイアス時に排出される課程で、ダイオードの整流作用と反して逆方向の電流として排出されことで発生する。このため、ＰＮ接合を用いたダイオードにおいては、リカバリー電流の発生を防止できずスイッチング損失の低減は困難である。
本実施形態のデュアルゲート半導体素子は、Ｐ型半導体はゲートとして機能するため、ゲートに積極的に電流を流さないようなゲート電圧において逆阻止動作をさせる限り、チャネル中にはほとんど正孔が注入されることがない。このため、チャネル中には少数キャリアである正孔はほとんどなく、先に説明したような少数キャリアの蓄積効果はほとんどない。その結果、リカバリー電流は少なく、ＰＤＰ駆動回路のスイッチング損失を低減することができるという効果も得られる。
なお、本実施形態では、説明の便宜上、特に走査電極駆動部の構成に基づいて説明を行ったが、維持電極駆動部及びアドレス電極駆動部においても本発明の思想が同様に適用できる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係るＰＤＰ駆動装置について図面を参照して説明する。
２．１ 走査電極駆動部
図１５は、第２の実施形態に係るＰＤＰ駆動装置の走査電極駆動部７１を示している。図１５において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１５に示すように本実施形態の走査電極駆動部７１は、初期化パルス発生部２Ｙのハイサイドランプ波形発生部ＱＲ１とローサイドランプ波形発生部ＱＲ２との接続ノードＪ２Ｙと、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙとの間に、分離スイッチＱＳ３が設けられている。また、第２の定電圧源Ｖ２の負極が、維持電圧源Ｖｓの正極ではなく、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙと接続されている。
本実施形態の分離スイッチＱＳ３は、デュアルゲート半導体素子からなるスイッチ素子であり、デュアルゲート半導体素子のドレインＤが接続ノードＪ２Ｙと接続され、ソースＳが放電維持パルス発生部３Ｙの出力ノードＪ３Ｙと接続されている。なお、ドレインＤとソースＳとは入れ替えてもかまわない。
本実施形態の分離スイッチＱＳ３に用いるデュアルゲート半導体素子には、第１の実施形態において示した各デュアルゲート半導体素子を用いることができる。また、第１ゲートＧ１及び第２ゲートＧ２を駆動する駆動部も、第１の実施形態において示したものを用いることができる。
図１５にはハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに、ＭＯＳＦＥＴ等を用いる例を示しているが、ＩＧＢＴ又はバイポーラトランジスタ等を用いてもよく、第１の実施形態と同様にデュアルゲート半導体素子を用いてもよい。
以下に、第２の実施形態に係るＰＤＰ駆動装置の動作について説明する。本実施形態のＰＤＰ駆動装置の駆動方法は、分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２のオン状態とオフ状態とを常に同時に切り換える第１の動作方法と、必要に応じて第１ゲートＧ１と第２ゲートとの一方のみをオン状態として逆阻止動作を行わせる第２の動作方法とが考えられる。
２．２ 第１の動作
図１６は、本実施形態の走査電極駆動部７１の第１の動作を示している。図２５において、斜線部は各スイッチがオン状態の場合を示している。また、本動作では、分離スイッチＱＳ３は、第１ゲートＧ１及び第２ゲートＧ２の両方をオン状態として、双方向に電流が流れる状態とし、第１ゲートＧ１及び第２ゲートＧ２の両方をオフ状態として、双方向に電流を遮断する。
２．２．１ 初期化期間
初期化パルス電圧の変化に応じてモードＩ〜Ｖに分けられる。
＜モードＩ＞
ローサイド走査スイッチＱ２Ｙ、分離スイッチＱＳ３及びローサイド維持スイッチＱ８Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙは接地電位（＝０）に維持される。
＜モードII＞
ローサイド走査スイッチＱ２Ｙ、分離スイッチＱＳ３及びハイサイド維持スイッチＱ７Ｙをオン状態に維持する。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が接地電位から維持電圧源Ｖｓの電圧Ｖsだけ高い電位まで上昇する。
＜モードIII＞
ローサイド走査スイッチＱ２Ｙ及びハイサイド維持スイッチＱ７Ｙをオン状態に維持したまま、分離スイッチＱＳ３をオフ状態とし、ハイサイドランプ波形発生部ＱＲ１をオン状態とする。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が一定の速度で、接地電位から維持電圧源Ｖｓの電圧Ｖsと第２の定電圧源Ｖ２の電圧Ｖ2との和だけ高い電位Ｖrまで上昇する。
これにより、ＰＤＰ６０の全ての放電セルに対する印加電圧は、一様に初期化パルス電圧の上限Ｖｒまで比較的緩やかに上昇する。その結果、ＰＤＰ６０の全ての放電セルにおいて一様な壁電荷が蓄積される。このとき、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。
＜モードIV＞
ローサイド走査スイッチＱ２Ｙ及びハイサイド維持スイッチＱ７Ｙをオン状態に維持したまま、ハイサイドランプ波形発生部ＱＲ１をオフ状態とし、分離スイッチＱＳ３をオン状態とする。残りのスイッチはオフ状態に維持する。これにより、走査電極Ｙの電位が接地電位から維持電圧源Ｖｓの電圧Ｖsだけ高い電位まで下降する。
＜モードＶ＞
ローサイド走査スイッチＱ２Ｙをオン状態に維持したまま、分離スイッチＱＳ３及びハイサイド維持スイッチＱ７Ｙをオフ状態とし、ローサイドランプ波形発生部ＱＲ２をオン状態とする。残りのスイッチはオフ状態に維持する。走査電極Ｙの電位は一定の速度で、接地電位から第３の定電圧源Ｖ３の電圧Ｖ3だけ低い電位−Ｖ3となる。従って、ＰＤＰ６０の放電セルには、モードII〜モードIVにおいて印加された電圧とは逆極性の電圧が印加される。特に、印加電圧は比較的緩やかに下降する。これにより、全ての放電セルにおいて壁電荷が一様に除去され、均一化される。このとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
２．２．２ アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態１で説明したものと同様である。
また，アドレス期間中、分離スイッチＱＳ３は常にオフ状態とする。
２．２．３ 放電維持期間
放電維持期間中は分離スイッチＱＳ３及びローサイド走査スイッチＱ２Ｙは、常にオンに維持する。放電維持期間中の他のスイッチング素子の動作は、第１の実施形態と同じである。
２．３ 第２の動作
図１７は、本実施形態の走査電極駆動部７１の第２の動作を示している。図２５において、斜線部は各スイッチがオン状態の場合を示している。以下に、分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２の動作に着目して、各期間の動作について説明する。
図１７に示すように第２の動作における分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２を含む各スイッチをオン状態とする期間は、図１６において示した第１の動作における期間と同じである。但し、初期化期間のモードIIIにおいて、分離スイッチＱＳ３は少なくともドレインからソースへ流れる電流を遮断できればよいので、分離スイッチＱＳ３の第１ゲートＧ１をオフ状態とし、第２ゲートＧ２をオン状態とし、分離スイッチＱＳ３のドレインからソースへ流れる電流を遮断する。また、アドレス期間において、分離スイッチＱＳ３はソースからドレインへ流れる電流を遮断できればよいので、分離スイッチＱＳ３の第１ゲートＧ１をオン状態とし、第２ゲートＧ２をオフ状態とすることにより、ソースからドレインへの電流を遮断する。以上のように、第１の動作において示した分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間以外においても、分離スイッチＱＳ３の第１ゲートＧ１及び第２ゲートＧ２をオン状態とする期間がある点で第２の動作は第１の動作と異なる。具体的には、第２の動作においては、分離スイッチＱＳ３の第１ゲートＧ１と第２ゲートＧ２とをオン状態とする期間が異なっている。
以上のような動作をすることで、先に示したデュアルゲート半導体素子をＱＳ３に適用した場合でもＰＤＰ駆動装置が動作可能となる。
２．４ まとめ
本実施形態の走査電極駆動部７１は、図１５に示すように、放電維持パルス発生部３Ｙの出力ノード（ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙ間の接続点）Ｊ３Ｙから、ローサイド走査スイッチＱ２Ｙのソースまでの間の経路に、デュアルゲート半導体素子で構成された分離スイッチＱＳ３を設けている。これにより、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙにおける電位はＶｓから０まで変化する。一方、分離スイッチＱＳ３を設けない構成の場合には、出力ノードＪ３Ｙの電位は初期化パルスの上限電圧（Ｖs＋Ｖ2）から接地電位と初期化パルスの下限電圧−Ｖ3まで変化する。このように本実施形態の走査電極駆動部７１は、従来よりも、放電維持パルス発生部３Ｙの出力ノードＪ３Ｙの電位の変化範囲を狭くできる。つまり、本実施形態によれば、放電維持パルス発生部３Ｙにおける各スイッチ素子に低耐圧部品が使える。一般的に耐圧と単位面積当たりの抵抗値の関係は、耐圧が上昇すると抵抗値も上昇するので、流すことができる電流量が大幅に減少する。このため、本実施形態においては、従来と比べて、放電維持パルス発生部３Ｙにおける各スイッチ素子の並列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部の各スイッチＱ７Ｙ、Ｑ８Ｙ、Ｑ９Ｙ、Ｑ１０Ｙには大電流が流れるため、各スイッチ素子の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
（第３の実施形態）
以下に、本発明の第３の実施形態に係るＰＤＰ駆動装置について図面を参照して説明する。
３．１ 走査電極駆動部
図１８は、第３の実施形態に係るＰＤＰ駆動装置の走査電極駆動部７１を示している。図１８において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１８に示すように本実施形態の走査電極駆動部７１は、放電維持パルス発生部３Ｙの回収スイッチ回路７５が双方向スイッチ動作を行うデュアルゲート半導体素子からなる回収スイッチＱ１１Ｙにより形成されている。本実施形態の回収スイッチＱ１１Ｙには、第１の実施形態において示した各デュアルゲート半導体素子を用いることができる。
また、従来の回収スイッチ回路７５は、双方向スイッチを少なくとも２つのＭＯＳＦＥＴと２つのダイオードで構成していたが、回収スイッチ回路７５をデュアルゲート半導体素子により代替することで、１素子で構成することが可能となり、部品点数を削減でき、回路規模を低減できる。また、Ｓｉを材料とする従来の半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になっていた。その材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた双方向スイッチを用いることでさらに導通損失を低減し、走査電極駆動部の電力損失を低減することが可能となる。
回収スイッチＱ１１Ｙは、そのドレインが回収インダクタＬＹの一端に接続され、そのソースが回収コンデンサＣＹの一端に接続されている。回収インダクタＬＹの他端は、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙとが接続された出力ノードＪ３Ｙに接続され、回収コンデンサＣＹの他端は接地されている。
回収コンデンサＣＹの容量はＰＤＰ６０のパネル容量Ｃｐより十分に大きい。回収コンデンサＣＹの両端電圧は、電源部から印加される直流電圧Ｖｓの半値Ｖｓ／２と実質的に等しく維持される。
なお、図１８に示す構成において、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは第１の実施形態で示した双方向スイッチ素子であり、その動作は第１の実施形態の「１．２ 動作」の欄において示した動作と同じである。
また、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙが双方向スイッチ素子でない場合、図２７に示す従来例と同様に、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙに対してそれぞれハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２を接続する必要がある。また、分離スイッチ素子を維持電圧源Ｖｓの正極又は負極と走査電極との間に配置してもよい。
また、回収スイッチ回路７５は、走査電極（走査電極駆動部７１）以外、すなわち維持電極（維持電極駆動部７２）及びアドレス電極（アドレス電極駆動部７３）に対しても適用できる。
３．２ 第１の動作
図１９は、本実施形態のＰＤＰ駆動装置の走査電極駆動部７１の第１の動作を示している。
３．２．１ 初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極駆動部７１の各スイッチの動作は第１の実施形態で説明した図３の動作と同様である。但し、第１の実施形態と異なることは、回収スイッチ回路７５がデュアルゲート半導体素子からなる回収スイッチＱ１１Ｙだけになった点である。
回収スイッチＱ１１Ｙは初期化期間及びアドレス期間中において双方向に電流を通電しない。従って、初期化期間及びアドレス期間においては回収スイッチＱ１１Ｙの第１ゲートＧ１及び第２ゲートＧ２をオフ状態として、双方向に電流を遮断する。
３．２．２ 放電維持期間
図１９を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スイッチＱ２Ｙは常にオン状態を維持する。
回収スイッチＱ１１Ｙがオン状態となる直前には、ローサイド維持スイッチＱ８Ｙをオン状態とし、パネル容量Ｃｐの両端電圧を０Ｖに維持する。回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量ＣｐとによりＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧はＶsまで増加する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１をオフ状態とし、第２ゲートＧ２をオン状態とし、ソースからドレインへ電流を流し、ドレインからソースへ電流を流さない逆阻止動作をさせる。
次に、ハイサイド維持スイッチＱ７Ｙをオン状態とすることにより、パネル容量Ｃｐの両端電圧は維持電圧Ｖsを維持する。この切り替え時、回収スイッチＱ１１Ｙは、ドレインからソースへ電流が流れない逆阻止動作をしているので、維持電圧源Ｖｓから回収コンデンサＣＹへ電流が流れない。この後、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態とする。なお、ハイサイド維持スイッチＱ７Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態としてもよい。
また、このとき、ハイサイド維持スイッチＱ７Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチＱ７Ｙをオフ状態として、回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量ＣｐとによりＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧は０まで減少する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１をオン状態とし、第２ゲートＧ２をオフ状態とし、ドレインからソースへ電流を流し、ソースからドレインへ電流が流れない逆阻止動作をさせる。
次に、ローサイド維持スイッチＱ８Ｙをオン状態とすることにより、パネル容量Ｃｐの両端電圧は０を維持する。この切り替え時、回収スイッチＱ１１Ｙは、ソースからドレインへの電流が流れない逆阻止動作をしているので、回収コンデンサＣＹからグランドへ蓄積した電荷は電流として流れない。この後、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としている。しかし、ローサイド維持スイッチＱ８Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としてもよい。
また、ローサイド維持スイッチＱ８Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
以上説明したように、走査電極Ｙの電位が上下するとき、回収コンデンサＣＹとパネル容量Ｃｐとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
図１８に示した走査電極駆動部７１においてハイサイド維持スイッチＱ７Ｙがオン状態となった瞬間に、維持電圧源Ｖｓから回収コンデンサＣＹに向かって電流が流れようとする。このため、回収スイッチに通常の半導体スイッチを用いていたならば、回収スイッチをオフ状態に切り換えるタイミングは、ハイサイド維持スイッチＱ７Ｙがオン状態となるタイミングと完全に同期させる必要がある。しかし、現実にはこのような動作は不可能であり、ダイオードを挿入して維持電圧源Ｖｓから回収コンデンサＣＹに向かって流れようとする電流を素子する必要がある。挿入されたダイオードはオン抵抗を有するため、消費電力が増大する原因となる。
一方、本実施形態のＰＤＰ駆動装置は、回収スイッチＱ１１Ｙが、ドレインＤからソースＳへ電流が流れない逆阻止動作をしている。このため、ダイオードの挿入しなくても、維持電圧源Ｖｓから回収コンデンサＣＹへ電流が流れることはない。従って、ダイオードによる消費電力の増大を防ぐことができる。さらに、本実施形態のＰＤＰ駆動装置においては、回収スイッチＱ１１Ｙの第２ゲートをオフ状態とするタイミングが、ハイサイド維持スイッチＱ７Ｙがオン状態となるタイミングよりも後にずれていても問題ない。
同様に、回収コンデンサＣＹに蓄積された電流が接地へ流れることを防ぐためには、ローサイド維持スイッチＱ８Ｙがオン状態となるのと完全に同期して回収スイッチ回路７５をオフ状態とするか、ダイオードを挿入する必要がある。しかし、本実施形態のＰＤＰ駆動装置は、回収スイッチＱ１１Ｙが、ソースＳからドレインＤへ電流が流れない逆阻止動作をしている。従って、本実施形態のＰＤＰ駆動装置においては、ダイオードによる消費電力の増大が防止できると共に、回収スイッチＱ１１Ｙの第１ゲートをオフ状態とするタイミングが、ローサイド維持スイッチＱ８Ｙがオン状態となるタイミングよりも後にずれていても問題ない。
３．３ 第２の動作
図２０は第３の実施形態に係るＰＤＰ駆動装置の第２の動作を示している。第２の動作方法においては、放電維持期間において、回収スイッチＱ１１Ｙをオン状態とする際に、回収スイッチＱ１１Ｙの第１ゲートＧ１及び第２ゲートＧ２の両方をオン状態としている。これにより、回収スイッチＱ１１Ｙを逆阻止動作させる際に発生していたオン電圧を０Ｖとすることができ、回収スイッチ回路７５の導通損失をさらに低減できる。
３．３．１ 初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極駆動部７１の各スイッチの動作は図１９を用いて説明した第１の動作と同じである。
３．３．２ 放電維持期間
図２０を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スイッチＱ２Ｙは常にオン状態を維持する。
回収スイッチＱ１１Ｙをオン状態とする直前には、ローサイド維持スイッチＱ８Ｙをオンとしており、パネル容量Ｃｐの両端電圧は０Ｖに維持される。回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量Ｃｐとにより、ＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧はＶｓまで増加する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１及び第２ゲートＧ２をオン状態とし、ドレインとソースとの間に双方向の電流を通電させる双方向導通動作をさせる。このような動作をさせることにより、逆阻止動作時に発生していたオン電圧を０Ｖとすることが可能となり、回収スイッチＱ１１Ｙの導通損失を低減することが可能となる。
次に、ハイサイド維持スイッチＱ７Ｙをオン状態とする直前に、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態とし、回収スイッチＱ１１Ｙにソースからドレインへの電流は通電し、ドレインからソースへの電流を遮断する逆阻止動作をさせる。
その後、ハイサイド維持スイッチＱ７Ｙをオンとすれば、パネル容量Ｃｐの両端電圧はＶｓを維持する。この切り替え時、回収スイッチＱ１１Ｙは、ドレインからソースへ電流が流れない逆阻止動作をしているので、維持電圧源Ｖｓから回収コンデンサＣＹへ電流が流れない。この後、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態としている。しかし、ハイサイド維持スイッチＱ７Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態としてもよい。
また、このとき、ハイサイド維持スイッチＱ７Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチＱ７Ｙをオフ状態として、回収スイッチＱ１１Ｙをオン状態とすると、回収コンデンサＣＹと、回収スイッチＱ１１Ｙと、回収インダクタＬＹと、パネル容量ＣｐとによりＬＣ共振回路が形成され、パネル容量Ｃｐの両端電圧は０まで減少する（残りのスイッチ素子はオフ状態に維持される）。このとき、回収スイッチＱ１１Ｙは、第１ゲートＧ１及び第２ゲートＧ２をオン状態とし、ドレインとソースとの間に双方向の電流を通電させる双方向導通動作をさせる。このような動作をさせることで、逆阻止動作時に発生していたオン電圧を０Ｖとすることが可能となり、回収スイッチＱ１１Ｙの導通損失を低減することが可能となる。
次に、ローサイド維持スイッチＱ８Ｙをオン状態とする直前に、回収スイッチＱ１１Ｙの第２ゲートＧ２をオフ状態とし、回収スイッチＱ１１Ｙにドレインからソースへの電流は通電し、ソースからドレインへの電流を遮断する逆阻止動作をさせる。
その後、ローサイド維持スイッチＱ８Ｙをオン状態とすれば、パネル容量Ｃｐの両端電圧は０を維持する。この切り替え時、回収スイッチＱ１１Ｙは、ソースからドレインへ電流が流れない逆阻止動作をしているので、回収コンデンサＣＹからローサイド維持スイッチＱ８Ｙを介してグランドへ電流が流れないようにしている。この後、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としている。しかし、ローサイド維持スイッチＱ８Ｙをオン状態とすると同時に、回収スイッチＱ１１Ｙの第１ゲートＧ１をオフ状態としてもよい。
また、このとき、ローサイド維持スイッチＱ８Ｙは、そのドレインソース間電圧が０であるので、ほぼ損失なくオン状態とすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Ｙの電位が上下するとき、回収コンデンサＣＹとパネル容量Ｃｐとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
３．４ まとめ
本実施形態のＰＤＰ駆動装置は、図１８に示すように回収スイッチ回路７５を、デュアルゲート半導体素子である回収スイッチＱ１１Ｙのみにより構成している。つまり、回収コンデンサＣＹからインダクタＬＹを介して、ローサイド走査スイッチＱ２Ｙのソースまでの間の経路には、回収スイッチＱ１１Ｙしか存在しない。このように、本実施形態のＰＤＰ駆動装置６２は従来の装置と異なり、第１の回収ダイオードＤ１、第２の回収ダイオードＤ２を削減できる。それ故、本実施形態のＰＤＰ駆動装置６２は従来の装置よりも部品点数を削減でき、実装面積を低減できる。
特に第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２には大電流が流れるため、通常は多数のダイオードを並列に接続しているので、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２がなくなる意味は大きい。また、放電維持期間においての第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２による導通損失が大きく削減されるので、消費電力が小さくなる。
また、回収スイッチＱ１１Ｙに電流を通電する際に、双方向に電流を通電する双方向スイッチ動作と逆阻止動作とを組み合わせることにより、逆阻止動作時に発生するオン電圧を低減し、導通損失を低減することが可能となる。
なお、本実施形態のＰＤＰ駆動装置において、回収スイッチＱ１１Ｙの第１ゲートＧ１及び第２ゲートＧ２を駆動する駆動回路は、第１の実施形態において示した駆動回路と同一のものを用いることができる。
ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは、第１の実施形態と同様にしてデュアルゲート半導体素子を用いればよい。また、複数のトランジスタとダイオードとを組み合わせて形成した双方向スイッチを用いてもかまわない。さらに、維持スイッチ素子と分離スイッチ素子とを組み合わせて形成してもよい。
また、本実施形態の回収スイッチ回路７５及びその駆動方法は、走査電極駆動部７１だけでなく維持電極駆動部７２及びアドレス電極駆動部７３に対しても適用できる。
（第４の実施形態）
以下に、本発明の第４の実施形態に係るＰＤＰ駆動装置について図面を参照して説明する。
４．１ 走査電極駆動部
図２１は、第４の実施形態に係るＰＤＰ駆動装置の走査電極駆動部７１を示している。図２１において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
図２１に示すように本実施形態の走査電極駆動部７１は、放電維持パルス発生部３Ｙの回収スイッチ回路７５が、デュアルゲート半導体素子を用いたスイッチ素子であるハイサイド回収スイッチＱ９Ｙとローサイド回収スイッチＱ１０Ｙとにより形成されている。
本実施形態のハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙには、第１の実施形態において示した各デュアルゲート半導体素子を用いることができる。本実施形態においては、デュアルゲート半導体素子をその第２のゲート電極とドレイン電極とを短絡して、逆阻止動作を行う逆阻止スイッチとして用いる。
従来の回収スイッチ回路７５は、双方向スイッチを少なくとも２つのＭＯＳＦＥＴと２つのダイオードで構成していたが、回収スイッチ回路７５を２つのデュアルゲート半導体素子で代替することで、２素子で構成することが可能となり、部品点数を削減でき、回路規模を低減できる。
ハイサイド回収スイッチＱ９Ｙのソースとローサイド回収スイッチＱ１０Ｙのドレインが回収インダクタＬＹの一端に接続され、ハイサイド回収スイッチＱ９Ｙのドレインとローサイド回収スイッチＱ１０Ｙのソースが回収コンデンサＣＹの一端に接続されている。回収インダクタＬＹの他端は、ハイサイド維持スイッチＱ７Ｙとローサイド維持スイッチＱ８Ｙとが接続された出力ノードＪ３Ｙに接続され、回収コンデンサＣＹの他端は接地されている。
回収コンデンサＣＹの容量はＰＤＰ６０のパネル容量Ｃｐより十分に大きい。回収コンデンサＣＹの両端電圧は、維持電圧源Ｖｓから印加される直流電圧Ｖsの半値Ｖs／２と実質的に等しく維持される。
なお、図２１に示す構成において、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙはデュアルゲート半導体素子でなくてもよい。その場合、ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙのそれぞれに対してハイサイド分離スイッチＱＳ１及びローサイド分離スイッチＱＳ２をそれぞれ接続する必要がある。また、第２の実施形態と同様に分離スイッチ素子を維持電圧源Ｖｓの正極又は負極と走査電極Ｙとの間に配置してもよい。
また、回収スイッチ回路７５は、走査電極（走査電極駆動部７１）以外、すなわち維持電極（維持電極駆動部７２）及びアドレス電極（アドレス電極駆動部７３）に対しても適用できる。
本実施形態のハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙとしてデュアルゲート半導体素子を用いる場合には、第２のゲート電極とドレイン電極とを短絡してもよい。この場合、図２２に示すように第２のゲート電極１８Ｂとドレイン電極１７と短絡する配線４２は、半導体素子と一体に形成してもよい。この場合、配線４２にはＡｕ等を用いればよい。
このような構成とすることにより、ソース電極がソース、ドレイン電極がドレイン、第１ゲートがゲートであるいわゆる３端子のトランジスタが実現できる。３端子のトランジスタとすることによりゲート駆動が容易になるという利点がある。
この場合、第２のゲート電極１８Ｂとドレイン電極１７とは電気的に短絡しており、その間の電圧は０Ｖとなるため、常に第２のゲート電極１８Ｂに閾値電圧以下の電圧が印加される状態となる。このため、図２２に示す素子は、オン状態では、ドレインからソース方向に電流を流すことができるが、ソースからドレイン方向には電流を流さず、オフ状態では、ドレインからソース方向又はソースからドレイン方向の双方向において電流を流さない。また、オフ状態では、素子の絶対最大定格のドレインソース間電圧及び絶対最大定格のソースドレイン間電圧ともに十分な値を確保している。
なお、図５に示した第１のデュアルゲート半導体素子だけでなく、図９及び１０に示したデュアルゲート半導体素子も同様の構成とすることができる。
また、図２３に示すように第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが異なる構造を有するようにしてもよい。図２３においては、第１のゲート電極１８Ａは第１のｐ型半導体層１９Ａを介在させてＡｌＧａＮ層１５の上に形成され、第２のゲート電極１８ＢはＡｌＧａＮ層１５と接するように形成されている。これにより、第２のゲート電極１８ＢはＡｌＧａＮ層１５とショットキー接合を形成している。
このような構造とすることにより、第１のゲート電極１８Ａの閾値電圧と第２のゲート電極１８Ｂの閾値電圧とを異なった値とすることができる。例えば、第１のゲート電極の閾値電圧を約１Ｖ、第２のゲート電極の閾値電圧を約０Ｖとすれば、第２のゲート電極１８Ｂの閾値電圧に起因するオン電圧、つまり図７（ｃ）に示したダイオードのオン電圧をほぼ０Ｖとすることができる。これにより、スイッチ素子の損失をさらに低減し、ＰＤＰ駆動装置の電力消費をより低減することが可能となる。
なお、第２のゲート電極の閾値電圧を０Ｖ以上とするためには、ＡｌＧａＮ層１５の膜厚を図５に示したデュアルゲート半導体素子よりも薄く、例えば５ｎｍ程度とすることが好ましい。
また、図２４に示すように、第２のゲート電極１８ＢをＡｌＧａＮ層１５に形成された凹部を埋めるように形成してもよい。このような構成としても、第２のゲート電極１８Ｂの閾値電圧に起因したオン電圧をほぼ０にすることができる。さらに、ＡｌＧａＮ層１５の厚さを全体に薄くすることなく、ノーマリオフ特性を実現できる。このため、チャネル領域の電子のシートキャリア濃度を高く保つことができるので、オン抵抗をさらに小さくすることができる。
なお、配線４２は第２のゲート電極１８Ｂとドレイン電極１７とを電気的に接続できればどのようなものでもよく、Ａｕに代えてアルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属を用いてもよい。
ハイサイド維持スイッチＱ７Ｙ及びローサイド維持スイッチＱ８Ｙは、第１の実施形態と同様にしてデュアルゲート半導体素子を用いればよい。また、複数のトランジスタとダイオードとを組み合わせて形成した双方向スイッチを用いてもかまわない。さらに、維持スイッチ素子と分離スイッチ素子とを組み合わせて形成してもよい。
４．２ 動作
本実施形態の走査電極駆動部７１は、初期化期間、アドレス期間及び放電維持期間のそれぞれにおいてＰＤＰ６０の走査電極Ｙに対して印加する電圧の波形及び走査電極駆動部７１に含まれる各スイッチをオン状態とする期間は、第１の実施形態において図３に示した動作と同様である。
４．３ まとめ
第４の実施形態においては、図２３に示すように回収スイッチ回路７５を、デュアルゲート半導体素子であるハイサイド回収スイッチＱ９Ｙとローサイド回収スイッチＱ１０Ｙとにより構成している。つまり、回収コンデンサＣＹからインダクタＬＹを介して、ローサイド走査スイッチＱ２Ｙのソースまでの間の経路には、回収スイッチＱ９Ｙ又は回収スイッチＱ１０Ｙしか存在しない。このように、本実施形態によるＰＤＰ駆動装置６２は従来の装置と異なり、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２を削減できる。このため、本実施形態のＰＤＰ駆動装置６２は従来の装置よりも部品点数を削減でき、実装面積を低減できる。
特に、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２には大電流が流れるため、通常は多数のダイオードを並列に接続するため、第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２がなくなる意味は大きい。また、放電維持期間において第１の回収ダイオードＤ１及び第２の回収ダイオードＤ２による導通損失が大きく削減されるので、消費電力が小さくなる。
また、図２３又は図２４に示すオン電圧が小さいデュアルゲート半導体素子をハイサイド回収スイッチＱ９Ｙ及びローサイド回収スイッチＱ１０Ｙとして用いることにより、電流が通電している際に、オン電圧に起因して発生する導通損失を低減することが可能となる。
なお、図２１には、回収インダクタＬＹが１つの例を示しているが、図２５又は図２６に示すように、ハイサイド回収インダクタＬＹ１とローサイド回収インダクタＬＹ２とを設ける構成としてもよい。この場合ハイサイド回収インダクタＬＹ１とローサイド回収インダクタＬＹ２とを異なる値とすることができ、回収コンデンサＣＹからパネル容量Ｃｐに電流が流れる場合と、パネル容量Ｃｐから回収コンデンサＣＹに電流が流れる場合のそれぞれにおいて、最適な共振電流を発生させることが可能となる。
また、第１の実施形態と同様に、デュアルゲート半導体素子にＧａＮ又はＳｉＣ等に代表されるワイドバンドギャップ半導体を用いることにより、導通損失を少なくすることが可能となり、消費電力を低減できる。
なお、各実施形態において、ＰＤＰ駆動装置の走査電極駆動部を例にあげて説明を行ったが、維持電極駆動部及びアドレス電極駆動部の基本的な構成は、走査電極駆動部と同一であり、維持電極駆動部及びアドレス電極駆動部においても本発明の思想が同様に適用できる。
本発明に係るプラズマディスプレイパネル駆動装置及びプラズマディスプレイは、部品点数が少なく且つ消費電力が小さいＰＤＰ駆動装置を実現でき、プラズマディスプレイパネル駆動装置及びプラズマディスプレイ等として有用である。
本発明の第１の実施形態に係るプラズマディスプレイを示すブロック図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の動作を示すタイミング図である。 複数のトランジスタにより構成した双方向スイッチを示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いる第１のデュアルゲート半導体素子を示す断面図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子の双方向スイッチ動作を説明するための回路図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子の逆阻止動作を説明するための回路図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子の動作特性を示すグラフである。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いる第２のデュアルゲート半導体素子を示す断面図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いる第３のデュアルゲート半導体素子を示す断面図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を駆動する駆動部の一例を示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第１の動作を示すタイミング図である。 本発明の第１の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第２の動作を示すタイミング図である。 本発明の第２の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第２の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第１の動作を示すタイミング図である。 本発明の第２の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第２の動作を示すタイミング図である。 本発明の第３の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第３の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第１の動作を示すタイミング図である。 本発明の第３の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部の第２の動作を示すタイミング図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を示す断面図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を示す断面図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いるデュアルゲート半導体素子を示す断面図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いる放電維持パルス発生回路の変形例を示す回路図である。 本発明の第４の実施形態に係るプラズマディスプレイ駆動装置に用いる放電維持パルス発生回路の変形例を示す回路図である。 従来例に係るプラズマディスプレイ駆動装置の走査電極駆動部を示す回路図である。
１０ デュアルゲート半導体素子
１１ 基板
１２ バッファ層
１３ 半導体層積層体
１４ ＧａＮ層
１５ ＡｌＧａＮ層
１６ ソース電極
１６Ａ 第１のオーミック電極
１６Ｂ 第２のオーミック電極
１７ ドレイン電極
１８Ａ 第１のゲート電極
１８Ｂ 第２のゲート電極
１９Ａ 第１のｐ型半導体層
１９Ｂ 第２のｐ型半導体層
２０ 駆動部
２３ 負荷電源
２４ 第１の電源
２５ 第２の電源
２８ 第１のゲート駆動回路
２９ 第２のゲート駆動回路
３６ 第１のトランジスタ
３７ 第２のトランジスタ
４１ 保護膜
４２ 配線
６０ プラズマディスプレイパネル
６２ プラズマディスプレイパネル駆動装置
６４ 制御部
６６ 入力端子
７１ 走査電極駆動部
７２ 維持電極駆動部
７３ アドレス電極駆動部
７５ 回収スイッチ回路

Claims (20)

  1. プラズマディスプレイパネル駆動装置は、
    プラズマディスプレイパネルの電極に印加する駆動パルスを生成する電極駆動部を備え、
    前記電極駆動部は複数のスイッチを有し、
    前記複数のスイッチのうちの少なくとも１つは、デュアルゲート半導体素子を用いたスイッチ素子であり、
    前記デュアルゲート半導体素子は、
    基板の上に形成され、窒化物半導体又は炭化珪素からなる半導体で構成された半導体層積層体と、
    前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に、前記ソース電極側から順に形成された、第１のゲート電極及び第２のゲート電極とを有する。
  2. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記電極駆動部は、前記プラズマディスプレイパネルの放電を維持するための電圧を発生させる維持電圧源を有し、
    前記複数のスイッチは、前記維持電圧源の正極と負極との間に直列に接続されたハイサイド維持スイッチ及びローサイド維持スイッチを含み、
    前記ハイサイド維持スイッチ及びローサイド維持スイッチのうちの少なくとも一方は、前記デュアルゲート半導体素子を用いたスイッチ素子である。
  3. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記電極駆動部は、前記プラズマディスプレイパネルの放電を維持するための電圧を発生する維持電圧源を有し、
    前記複数のスイッチは、前記維持電圧源の正極と負極との間に直列に接続されたハイサイド維持スイッチ及びローサイド維持スイッチと、前記ハイサイド維持スイッチとローサイド維持スイッチとの接続ノードと前記プラズマディプレイパネルの電極との間に接続された分離スイッチとを含み、
    前記分離スイッチは前記デュアルゲート半導体素子を用いたスイッチ素子である。
  4. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記電極駆動部は、前記プラズマディスプレイパネルの電極に蓄積された電荷を回収して蓄積する回収コンデンサを有し、
    前記複数のスイッチは、前記プラズマディスプレイパネルの電極と前記回収コンデンサとの間に設けられた回収スイッチを含み、
    前記回収スイッチは、前記デュアルゲート半導体素子を用いたスイッチ素子である。
  5. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記電極駆動部は、前記プラズマディスプレイパネルの電極に蓄積された電荷を回収して蓄積する回収コンデンサを有し、
    前記複数のスイッチは、前記プラズマディスプレイパネルの電極と前記回収コンデンサとの間に設けられた第１の回収スイッチ及び第２の回収スイッチを含み、
    前記第１の回収スイッチ及び第２の回収スイッチは、それぞれ前記デュアルゲート半導体素子を用いたスイッチ素子である。
  6. 請求項４に記載のプラズマディスプレイパネル駆動装置において、
    前記回収スイッチは、
    前記回収コンデンサから前記電極へ電流を流す際には、
    前記回収コンデンサから前記電極へ電流を流し且つ前記回収コンデンサへ流れる電流を遮断する第１のモードとなり、
    前記電極から前記回収コンデンサへ電流を流す際には、
    前記電極から前記回収コンデンサへ電流を流し且つ前記回収コンデンサから流れる電流を遮断する第２のモードとなる。
  7. 請求項６に記載のプラズマディスプレイパネル駆動装置において、
    前記回収スイッチは、
    前記回収コンデンサから前記電極へ電流を流す際には、
    前記回収スイッチが前記第１のモードになる前に、
    前記ソース電極の電位を基準として前記第１のゲート電極の閾値電圧以上の電圧を前記第１のゲート電極に印加し、且つ、前記ドレイン電極の電位を基準として前記第２のゲート電極の閾値電圧以上の電圧を前記第２のゲート電極に印加することで、前記ドレイン電極とソース電極との間に電流を通電する第３のモードとなり、
    前記電極から前記回収コンデンサへ電流を流す際には、
    前記回収スイッチが前記第２のモードになる前に、
    前記第３のモードとなる。
  8. 請求項５に記載のプラズマディスプレイパネル駆動装置において、
    前記第１の回収スイッチは、
    前記回収コンデンサから前記電極へ電流を流す際には、
    前記回収コンデンサから前記電極へ電流を流し且つ前記回収コンデンサへ流れる電流を遮断する第１のモードとなり、
    前記第２の回収スイッチは、
    前記電極から前記回収コンデンサへ電流を流す際には、
    前記電極から前記回収コンデンサへ電流を流し且つ前記回収コンデンサから流れる電流を遮断する第２のモードとなる。
  9. 請求項８に記載のプラズマディスプレイパネル駆動装置において、
    前記第１の回収スイッチは、
    前記回収コンデンサから前記電極へ電流を流す際には、
    前記第１のモードとなる前に、
    前記ソース電極の電位を基準として前記第１のゲート電極の閾値電圧以上の電圧を前記第１のゲート電極に印加し、且つ、前記ドレイン電極の電位を基準として前記第２のゲート電極の閾値電圧以上の電圧を前記第２のゲート電極に印加することで、前記ドレイン電極とソース電極との間に電流を通電する第３のモードとなり、
    前記第２の回収スイッチは、
    前記電極から前記回収コンデンサへ電流を流す際には、
    前記第２のモードとなる前に、
    前記第３のモードとなる。
  10. 請求項１記載のプラズマディスプレイパネル駆動装置において、
    前記デュアルゲート半導体素子はノーマリーオフである。
  11. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記半導体層積層体は、第１の半導体層と、該第１の半導体層の上に選択的に形成された第１のｐ型半導体層とを有し、
    前記第１のゲート電極は、前記第１のｐ型半導体層の上に形成されている。
  12. 請求項１１に記載のプラズマディスプレイパネル駆動装置において、
    前記半導体層積層体は、第１の半導体層と、該第１の半導体層の上に選択的に形成された第２のｐ型半導体層とを有し、
    前記第２のゲート電極は、前記第２のｐ型半導体層の上に形成されている。
  13. 請求項１に記載のプラズマディスプレイパネル駆動装置は、
    前記第１のゲート電極及び第２のゲート電極の少なくとも一方と、前記半導体層積層体との間に形成された絶縁膜をさらに備えている。
  14. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記半導体層積層体は、凹部を有し、
    前記第１のゲート電極及び第２のゲート電極の少なくとも一方は、前記凹部を埋めるように形成されている。
  15. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記デュアルゲート半導体素子の前記第１のゲート電極の閾値電圧と前記第２のゲート電極の閾値電圧とは、互いに異なる。
  16. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記デュアルゲート半導体素子の前記第２のゲート電極と前記ドレイン電極とは、電気的に接続されている。
  17. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記デュアルゲート半導体素子の前記第１のゲート電極と前記第２のゲート電極との間隔は、前記ソース電極と前記第１のゲート電極との間隔よりも大きく、且つ、前記ドレイン電極と前記第２のゲート電極との間隔よりも大きい。
  18. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記デュアルゲート半導体素子の前記半導体層積層体は、前記基板側から順次積層された第１の半導体層及び第２の半導体層を有し、
    前記第２の半導体層は、前記第１の半導体層と比べてバンドギャップが大きい。
  19. 請求項１に記載のプラズマディスプレイパネル駆動装置において、
    前記半導体層積層体は、窒化ガリウム及び窒化アルミニウムガリウムの少なくとも一方を含む。
  20. プラズマディスプレイは、
    電極間の放電により蛍光体が発光するプラズマディスプレイパネルと、
    請求項１に記載のプラズマディスプレイパネル駆動装置とを備えている。
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