JPWO2008114511A1 - Ａｇｃ回路 - Google Patents

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Abstract

外付容量を一切使用せずオフセット電圧が非常に小さくまた集積化の容易なＡＧＣ回路を提供する。そのために、利得制御信号により制御される利得を有しオフセット補償信号により出力の直流オフセットが制御される可変利得増幅回路（ＧＣＡ１）と、この可変利得増幅回路（ＧＣＡ１）の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路（ＡＤ１）と、このＡ／Ｄ変換回路（ＡＤ１）の出力信号のピーク検出を行い、振幅レベルを検出するレベル検出回路（Ｄｅｔ１）と、このレベル検出回路（Ｄｅｔ１）の出力信号に応じた利得制御信号を出力する利得制御回路（Ｇｃｔｒｌ１）と、Ａ／Ｄ変換回路（ＡＤ１）の出力信号から直流成分を取り出すローパスフィルタを備えたオフセット検出回路（Ｄｅｔ２）と、オフセット検出回路（Ｄｅｔ２）の出力信号をＤ／Ａ変換しオフセット補償信号を出力するＤ／Ａ変換回路（ＤＡ１）とを設ける。

Description

本発明は、通信システムまたは音声システムにおいて、入力信号の振幅に応じて可変利得増幅回路の利得を制御するＡＧＣ（Automatic Gain Control）回路に関するものである。
従来のＡＧＣ回路として、キャパシタを用いた積分回路を利用する構成が知られている。このＡＧＣ回路は、利得制御電圧により制御される利得に応じて入力信号を増幅または減衰して出力信号を出力する可変利得増幅回路と、この可変利得増幅回路の出力電圧を整流する整流回路と、この整流回路により整流された電圧を積分して直流電圧に変換する積分回路と、この積分回路から入力された直流電圧と基準電圧との差分に比例した電圧を可変利得増幅回路の利得制御電圧として出力する直流増幅回路とを備えたものである。積分回路は、抵抗器とキャパシタとで構成される（特許文献１参照）。
また、ＡＧＣ回路の入力信号に直流オフセット電圧が含まれると、この直流オフセット電圧がＡＧＣ動作に影響を与えるため、ＡＧＣ動作が正常に行われない。また特に音声システムにおいては、この直流オフセット電圧がボツ音（電源オンオフ時等にスピーカから出る低周波音を意味する。ポップノイズとも呼ばれることがある。）を発生させる等、聴感上悪影響を及ぼす。そのため、この直流オフセット電圧を補償するオフセット補償回路が必要である。このオフセット補償回路にはキャパシタを用いた積分回路を利用する構成が知られている（特許文献２参照）。
また、特に音声システムにおいては、ライン出力段、ヘッドフォン出力段等、外部機器を接続するためにＡＧＣ回路の後段に接続される出力増幅段の直流バイアス電圧が、ＡＧＣ回路を含む音声信号処理段の直流バイアス電圧と異なる場合がある。そのため、信号の直流バイアス電圧をシフトする、所謂バイアスシフト回路が使用される。
さらに、近年の音響機器の多機能化と低コスト化に伴い、音声システムの多チャンネル化や部品点数の削減の要求が非常に高まっている。
特開平８−１１６２２６号公報 特開平３−７４９１３号公報
しかしながら、上記従来のＡＧＣ回路では、出力信号の振幅レベル検出のためには、整流回路によって整流された信号を積分することによって、可変利得増幅回路の出力信号を直流電圧に変換しなければならない。
ところが、そのためには積分回路の抵抗値と容量値とにより決定される積分動作の時定数を、可変利得増幅回路の入力信号としてのアナログ信号の最低信号周期に対して充分に大きくする必要がある。その結果、積分回路として用いられるキャパシタを集積回路に内蔵できないほど、キャパシタの容量値が大きな値になってしまうという課題があった。
例えば、ＡＧＣ回路の応答時間を表すアタックタイムおよびリカバリータイムについて、前者を約１ｍｓとし、かつ後者を約１ｓとするためには、０．４７μＦの容量値を持つキャパシタが必要となる。そのため、キャパシタを外付けとせざるを得ない。また、この大きな容量値により、電源投入時の回路の立ち上がり時間に数秒を要する。
オフセット補償回路の積分回路においてもキャパシタの容量値について同様の課題を有する。
さらに、多チャンネル化のために上記従来のＡＧＣ回路が複数必要になる場合においては、これらの問題がさらに顕著になる。
したがって、本発明の目的は、オフセット補償回路および利得制御回路に、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を提供することを目的とする。
上記課題を解決するために、本発明のＡＧＣ回路は、入力された信号を増幅する可変利得増幅回路と、可変利得増幅回路の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力振幅を検出し、可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御部と、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出し、可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力するオフセット補償部と、を備えている。
この構成によれば、Ａ／Ｄ変換回路の出力信号をもとに利得制御信号とオフセット補償信号とをデジタル信号として作成しているので、従来のＡＧＣ回路で必要であった利得制御信号を生成するための整流回路、オフセット検出信号を生成するための整流回路をそれぞれ構成する積分回路のキャパシタを削除することができ、集積回路に内蔵することも容易である。また、利得制御とオフセット補償にＡ／Ｄ変換回路を共用できるので、構成の複雑化を抑制することできる。
上記構成のＡＧＣ回路においては、可変利得増幅回路は、信号入力端子と、信号出力端子と、利得制御信号が入力される利得制御端子と、オフセット補償信号が入力されるオフセット補償端子と、基準電圧が入力される基準電圧端子と、出力端子が信号出力端子となる差動増幅回路と、オフセット補償端子と差動増幅回路の反転入力端子との間に接続された第１の可変抵抗と、差動増幅回路の反転入力端子と出力端子との間に接続された第２の可変抵抗と、信号入力端子と差動増幅回路の非反転入力端子との間に接続された第３の可変抵抗と、差動増幅回路の非反転入力端子と基準電圧端子との間に接続された第４の可変抵抗とからなり、第１から第４までの可変抵抗は利得制御端子から入力される利得制御信号に応じて抵抗値を変化させることが好ましい。
また、上記構成のＡＧＣ回路においては、基準振幅はレジスタにより設定されることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部は、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力振幅を検出するレベル検出回路と、レベル検出回路により検出された可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御回路とからなることが好ましい。
また、上記構成のＡＧＣ回路においては、オフセット補償部は、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出するオフセット検出回路と、オフセット検出回路により検出された可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力する、例えばＤ／Ａ変換回路からなるオフセット補償回路とからなることが好ましい。
上記のオフセット検出回路は、例えば、Ａ／Ｄ変換回路の出力信号の低域成分を抽出するローパスフィルタからなる。このローパスフィルタによって、Ａ／Ｄ変換回路の出力信号のなかの直流成分が検出される。
上記のオフセット検出回路としては、Ａ／Ｄ変換回路の出力信号の高域成分を抽出するハイパスフィルタと、Ａ／Ｄ変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器とからなる構成を用いてもよい。
このハイパスフィルタは、上記のローパスフィルタと同様に、デジタル回路で構成されるが、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット成分を含む直流成分の検出のために減算器が必要となるものの、オフセット検出回路全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタと減算器を使用する方が、回路規模が小さくなり、集積化に有利である。
また、上記のオフセット検出回路としては、Ａ／Ｄ変換回路の出力信号の低域成分を抽出するローパスフィルタと、ローパスフィルタの出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
この構成によると、オフセット量をカウント値として検出することできる。その結果、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することが必要となるが、アップダウンカウンタを用いることにより、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出できるため、集積化に有利である。
さらに、上記のオフセット検出回路としては、Ａ／Ｄ変換回路の出力信号の高域成分を抽出するハイパスフィルタと、Ａ／Ｄ変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器と、減算器の出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
なお、上記のオフセット検出回路は、Ａ／Ｄ変換回路の出力信号の上側ピーク値を検出する上側ピーク値検出器と、Ａ／Ｄ変換回路の出力信号の下側ピーク値を検出する下側ピーク値検出回路と、上側ピーク値と下側ピーク値との中央値を算出する中央値演算部とからなる構成であってもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗からなることが好ましい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するＭＯＳＦＥＴからなる構成でもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードからなる構成でもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗と、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するＭＯＳＦＥＴと、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードとの何れか少なくとも２つの組み合わせからなる構成でもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、入力直流バイアスと出力直流バイアス電圧とが異なる、バイアスシフト機能を備えていることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を有することが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を備え、出力保持手段により出力値を保持している状態において出力保持手段で使用しない回路部の動作を休止させる低消費電流モードで利得制御部とオフセット補償部とのいずれか一方または両方を動作させるモード制御回路を備えることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部とオフセット補償部との両方が、出力値を保持する出力値保持手段を備え、利得制御部が出力保持手段により出力値を保持している期間はオフセット補償部がオフセット補償動作を行うとともに、オフセット補償部が出力保持手段により出力値を保持している期間は利得制御部が利得制御動作を行うというように、利得制御部とオフセット補償部とが排他的動作を行わせるモード制御回路を備えるようにしてもよい。
また、上記構成においては、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値を大きくして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値を小さくして入力ダイナミックレンジを狭くすることが好ましい。つまり、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値と、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値とを異ならせることにより、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジとを異ならせることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得を低くして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得を高くして入力ダイナミックレンジを狭くしてもよい。つまり、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得と、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得とを異ならせることにより、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成においては、Ａ／Ｄ変換回路の入力ダイナミックレンジを決定するためにＡ／Ｄ変換回路が参照する基準電圧について、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の基準電圧と、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の基準電圧を異なる値とすることで、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路入力ダイナミックレンジを広くし、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジを狭くしてもよい。つまり、上記のように、２つの場合で、Ａ／Ｄ変換回路の基準電圧を異ならせることにより、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成のＡＧＣ回路においては、複数の可変利得増幅回路を備え、利得制御部は複数の可変利得増幅回路を利得制御し、オフセット補償部は複数の可変利得増幅回路をオフセット補償することが好ましい。
また、上記構成においては、利得制御部は複数の可変利得増幅回路を時分割で利得制御し、オフセット補償部は複数の可変利得増幅回路を時分割でオフセット補償することが好ましい。
以下、さらに説明する。本発明では、利得制御信号により制御される利得を有しオフセット補償信号により出力の直流オフセットが制御される可変利得増幅回路と、この可変利得増幅回路の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路の出力信号のピーク検出を行い、振幅レベルを検出するレベル検出回路と、このレベル検出回路の出力信号に応じた利得制御信号を出力する利得制御回路と、Ａ／Ｄ変換回路の出力信号から直流成分を取り出す、例えばローパスフィルタを備えたオフセット検出回路と、オフセット検出回路の出力信号をＤ／Ａ変換しオフセット補償信号を出力するＤ／Ａ変換回路とを備える構成とし、ここで得られた利得制御信号とオフセット補償信号を可変利得増幅回路に供給することとした。
ここで、可変利得増幅回路の利得を決定する抵抗回路が複数の固定抵抗とこれらの抵抗を利得制御信号に応じて選択する複数のスイッチとからなる形態をとる場合には、利得制御信号は複数の固定抵抗に接続されたスイッチをＯＮ／ＯＦＦ制御するためのロジック信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗回路がＭＯＳＦＥＴのドレイン―ソース間抵抗を含み、このドレイン―ソース間抵抗をＭＯＳＦＥＴのゲート電圧により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をＤ／Ａ変換によりアナログ電圧信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗がダイオードの順方向抵抗を含み、この順方向抵抗をダイオードの順方向電流により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をＤ／Ａ変換によりアナログ電流信号とすることで実現することもできる。
さらに、固定抵抗とＭＯＳＦＥＴとダイオードとの何れか少なくとも２つを組み合わせて使用しても良い。
また、利得制御信号の保持回路とオフセット補償信号の保持回路とを用いて、利得制御動作期間とオフセット補償動作期間とを排他的に設定し、かつ利得制御動作期間とオフセット補償動作期間とでＡ／Ｄ変換回路の入力ダイナミックレンジを変更し、Ａ／Ｄ変換回路の入力信号として比較的大振幅を扱う利得制御動作期間はＡ／Ｄ変換回路の入力ダイナミックレンジを広くし、直流バイアス電圧付近の小振幅を扱うオフセット補償動作期間はＡ／Ｄ変換回路の入力ダイナミックレンジを狭くすることとすることが好ましい。なお、ダイナミックレンジは、Ａ／Ｄ変換回路の基準電圧、分解能、利得の何れかを変更することにより広狭に変化させることができる。
さらに、１つのＡ／Ｄ変換回路とレベル検出回路と利得制御回路とオフセット検出回路とＤ／Ａ変換回路（以下、制御回路と称す）により、複数（少なくとも２つ以上）の可変利得増幅回路の利得制御動作とオフセット補償動作を時分割で行うことにより、ＡＧＣ回路を２つ以上必要とする場合においても可変利得増幅回路と利得制御信号の保持回路とオフセット補償信号の保持回路を必要ＡＧＣ回路数の分だけ追加することで実現可能であり、大きな回路面積を必要とするＡ／Ｄ変換回路、Ｄ／Ａ変換回路の追加は不要となる。特に、音声システムにおいては、信号周波数が２０ｋＨｚ以下と比較的低周波数であることから、本ＡＧＣ回路は非常に有効である。
この構成によれば、上記従来のＡＧＣ回路で必要であった整流回路用、オフセット検出回路用の積分回路のキャパシタを削除することができ、さらに回路規模、チップ面積の増加を伴わずにＡＧＣ回路の多チャンネル化を実現することが可能である。
本発明によれば、キャパシタを用いた積分回路を全く必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を提供することができる。特に、音声システムにおいては、多チャンネルのＡＧＣ回路を、チップ面積の増加を伴わず、結果として低コストで提供することが容易に可能となる。
図１は本発明の第１の実施の形態に係るＡＧＣ回路の構成を示すブロック図である。 図２は本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路の構成を示すブロック図である。 図３は本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路の別の構成を示すブロック図である。 図４は本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 図５は本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 図６は本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 図７は本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 図８は本発明の第１の実施の形態に係るＡＧＣ回路の別の構成を示すブロック図である。 図９は本発明の第１の実施の形態に係るＡＧＣ回路のさらに別の構成を示すブロック図である。 図１０は図９のＡＧＣ回路に含まれるＡ／Ｄ変換回路の入力ダイナミックレンジを変更するための手段の例を示す図である。 図１１は図９のＡＧＣ回路に含まれるＡ／Ｄ変換回路の入力ダイナミックレンジを変更するための別の手段の例を示す図である。 図１２は本発明の第２の実施の形態に係るＡＧＣ回路の構成を示すブロック図である。 図１３は図１２のＡＧＣ回路の時間的な動作を示すタイミング図である。 図１４は本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第１の構成例を示すブロック図である。 図１５は本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第２の構成例を示すブロック図である。 図１６は本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第３の構成例を示すブロック図である。 図１７は本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第４の構成例を示すブロック図である。 図１８は本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第５の構成例を示すブロック図である。
符号の説明
ＧＣＡ１〜ＧＣＡｎ 可変利得増幅回路
Ａｍｐ１ 差動増幅回路
ＡＤ１ Ａ／Ｄ変換回路
ＤＡ１ Ｄ／Ａ変換回路
Ｄｅｔ１ レベル検出回路
Ｄｅｔ２ オフセット検出回路
Ｇｃｔｒｌ１ 利得制御回路
Ｒｅｇ１ レジスタ
Ｃｔｒｌ１〜Ｃｔｒｌ３ モード制御回路
ＭＵＸ１ セレクタ回路
ＧＬａｔｃｈ１〜ＧＬａｔｃｈｎ 利得制御信号保持回路
ＯＬａｔｃｈ１〜ＯＬａｔｃｈｎ オフセット補償信号保持回路
以下本発明を実施するための最良の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係るＡＧＣ回路の代表的な構成を示している。
図１において、記号ＧＣＡ１は差動増幅回路Ａｍｐ１と可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とにより構成される可変利得増幅回路を示す。記号Ｔｉｎは例えば、アナログ音声信号などのアナログ電圧が入力される信号入力端子を示す。記号Ｔｏｕｔは例えば増幅または減衰されたアナログ電圧を出力する信号出力端子を示す。記号Ｔａｇｃは利得制御信号が入力される利得制御端子を示す。記号Ｔｏｆｆｓｅｔはオフセット補償信号が入力されるオフセット補償端子を示す。記号Ｔｂｉａｓは出力バイアス電圧を決めるための基準電圧が入力される基準電圧端子を示す。
記号ＡＤ１は可変利得増幅回路ＧＣＡ１の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路を示す。上記の信号出力端子Ｔｏｕｔからはアナログ電圧が出力されるが、Ａ／Ｄ変換回路ＡＤ１からは上記信号出力端子Ｔｏｕｔから出力されるアナログ電圧に対応したデジタル出力Ｄｏｕｔを取り出すことができる。
記号Ｄｅｔ１はＡ／Ｄ変換回路ＡＤ１の出力信号の上側ピーク値の検出と下側ピーク値の検出を行い、上側ピーク値と下側ピーク値の差分から振幅レベルを検出するデジタルのレベル（振幅）検出回路を示す。
記号Ｒｅｇ１はＡＧＣ回路の最大出力振幅を決定する基準振幅ＶａｇｃとＡＧＣ回路の利得制御動作を行う時間間隔ＴｄｅｔとＡＧＣ回路の１回の利得制御動作における最大利得可変幅Ｇｓｔｅｐとを記憶するレジスタを示す。
記号Ｇｃｔｒｌ１は利得制御回路を示す。この利得制御回路Ｇｃｔｒｌ１は、レジスタＲｅｇ１に記憶された時間間隔Ｔｄｅｔ毎にレベル検出回路Ｄｅｔ１の出力信号とレジスタＲｅｇ１に記憶された基準振幅Ｖａｇｃとを比較し、可変利得増幅回路ＧＣＡ１の出力振幅が基準振幅Ｖａｇｃを上回った場合には、レジスタＲｅｇ１に記憶された利得の最大可変幅Ｇｓｔｅｐを上回らない範囲で可変利得増幅回路ＧＣＡ１の利得を変化させる利得制御信号を可変利得増幅回路ＧＣＡ１に出力する。このような利得制御回路Ｇｃｔｒｌ１の動作によって、可変利得増幅回路ＧＣＡ１の出力振幅が基準振幅Ｖａｇｃに一致するように可変利得増幅回路ＧＣＡ１の利得が制御される。なお、利得制御回路Ｇｃｔｒｌ１は、制御対象の可変抵抗Ｒ１〜Ｒ４の構成に対応して出力部の構成が適切に設計される。
上記の利得制御回路Ｇｃｔｒｌ１とレベル検出回路Ｄｅｔ１とレジスタＲｅｇ１とで、可変利得増幅回路ＧＣＡ１の出力振幅を一定レベル以下に抑える利得制御部ＧＣが構成される。これによって、可変利得増幅回路ＧＣＡ１の出力振幅が基準振幅に一致するように制御される。
記号Ｄｅｔ２はＡ／Ｄ変換回路ＡＤ１の出力信号の直流オフセット電圧を検出する、例えばデジタルローパスフィルタからなるオフセット検出回路を示す。このオフセット検出回路Ｄｅｔ２は、具体的には、例えば図１４に示すように、Ａ／Ｄ変換回路ＡＤ１の出力信号を入力としてその低域成分（オフセット成分を含む）を抽出するデジタルローパスフィルタＤＬＰＦ１と、このデジタルローパスフィルタＤＬＰＦの出力を増幅するデジタルアンプＤＡＭＰ１とから構成されている。このデジタルアンプＤＡＭＰ１の出力がオフセット検出信号となる。なお、デジタルアンプＤＡＭＰ１はゲイン調整のために設けられている。オフセット検出回路Ｄｅｔ２において、ゲイン調整が不要な場合にはデジタルアンプＤＡＭＰ１は省くこともできる。
記号ＤＡ１はオフセット検出回路Ｄｅｔ２の出力信号に応じたオフセット補償信号をアナログ信号で出力するためのオフセット補償回路としてのＤ／Ａ変換回路を示す。このＤ／Ａ変換回路ＤＡ１には、ゲイン調整用のデジタルアンプが内蔵されている場合もあり、その場合、オフセット検出回路Ｄｅｔ２におけるデジタルアンプＤＡＭＰ１は省くことができる。
上記のオフセット検出回路Ｄｅｔ２とＤ／Ａ変換回路ＤＡ１とでオフセット補償部ＯＣを構成している。
具体的な動作を以下に示す。まず入力信号Ｖｉｎを
Figure 2008114511
と定義する。ここで、記号Ｖａｃは入力信号の交流成分を示し、記号Ｖｂｉａｓ１は入力信号の直流バイアス電圧を示し、記号ΔＶは入力信号Ｖｉｎに含まれる直流オフセットを示す。上記入力信号Ｖｉｎの各成分の内直流オフセットΔＶはＡＧＣ回路の前段回路で発生した誤差電圧であり、ＡＧＣ回路の動作不具合や音声システムにおけるボツ音等の原因となるため、補償を行う必要がある。
また、差動増幅回路Ａｍｐ１の非反転入力端子に可変抵抗Ｒ３を介して上記入力信号Ｖｉｎを入力し合わせて可変抵抗Ｒ４を介して出力バイアス電圧を決定する基準電圧Ｖｂｉａｓ２を入力する。
さらに、差動増幅回路Ａｍｐ１の反転入力端子に可変抵抗Ｒ１を介してＤ／Ａ変換回路ＤＡ１より出力されたオフセット補償信号（Ｖｂｉａｓ１＋ΔＶ）を入力し合わせて、可変抵抗Ｒ２を介して出力信号Ｖｏｕｔの帰還を行う。
可変利得増幅回路ＧＣＡ１に上記入力信号Ｖｉｎを入力した場合、図１における可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値に次の関係
Figure 2008114511
が成り立つとき、
Figure 2008114511
となり、可変利得増幅回路ＧＣＡ１の出力においては、オフセット電圧ΔＶは補償される。また、ＡＧＣ回路出力での直流バイアス電圧をＡＧＣ回路入力における直流バイアス電圧とは異なる値に設定することができる。つまり、信号の直流バイアス電圧をシフトする、所謂バイアスシフト機能を有することになる。
さらに、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値に次の関係
Ｒ１＝Ｒ３、Ｒ２＝Ｒ４
が成り立つとき、出力信号Ｖｏｕｔの式は簡単になり、
Figure 2008114511
となる。この場合もオフセット電圧ΔＶは補償され、ＡＧＣ回路出力での直流バイアス電圧をＡＧＣ回路入力における直流バイアス電圧とは異なる値に設定することができる（バイアスシフト動作）。
ここで、オフセット電圧ΔＶが補償される理由について、さらに説明する。ここでは、直流成分のみに着目して説明する。図１の構成において、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４が成り立つとすると、信号入力端子Ｔｉｎの入力信号（電圧）Ｖｉｎはオフセット補償端子Ｔｏｆｆｓｅｔの電圧Ｖｏｆｆｓｅｔ（＝Ｖｂｉａｓ１＋ΔＶ）と等しくなる。そのため、基準電圧端子Ｔｂｉａｓに基準電圧Ｖｂｉａｓ２が与えられた場合、信号出力端子Ｔｏｕｔの出力信号（電圧）Ｖｏｕｔは、基準電圧Ｖｂｉａｓ２に等しくなる（Ｖｏｕｔ＝Ｖｂｉａｓ２）。基準電圧Ｖｂｉａｓ２は、任意に設定される電圧であり、
Ｖｂｉａｓ２＝Ｖｂｉａｓ１
とした場合、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｂｉａｓ１
となり、直流オフセットΔＶがキャンセルされた状態となる。基準電圧Ｖｂｉａｓ２を入力信号の直流バイアス電圧Ｖｂｉａｓ１と異なる値に設定すれば、バイアス電圧がシフトされることとなる。
以下、簡単のため、可変抵抗Ｒ１〜Ｒ４がＲ１＝Ｒ３、Ｒ２＝Ｒ４の関係にある場合について説明を行う。まず、上記説明から、図１の可変利得増幅回路ＧＣＡ１の利得Ｇは
Figure 2008114511
と置ける。可変利得増幅回路ＧＣＡ１の出力信号ＶｏｕｔをＡ／Ｄ変換回路ＡＤ１によりデジタル信号に変換しレベル検出回路Ｄｅｔ１においてレジスタＲｅｇ１に設定された振幅検出時間Ｔｄｅｔの期間内における信号Ｖｏｕｔの最大ピーク値、最小ピーク値を検出することで振幅レベル（Ｇ｜Ｖａｃ｜）を得る。このレベル検出回路Ｄｅｔ１の振幅レベル検出信号とレジスタＲｅｇ１に記憶された基準振幅Ｖａｇｃとを利得制御回路Ｇｃｔｒｌ１にて比較し、この比較結果を以って可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値をそれぞれ制御する利得制御信号として出力する。この利得制御信号によって可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を変化させ、それによって可変利得増幅回路ＧＣＡ１の利得Ｇを制御する。利得制御動作において、急峻な利得の変動は包絡線の急峻な変動を招き、聴感上好ましくないため、レジスタに設定された利得の最大可変ステップＧｓｔｅｐを越えないように可変利得増幅回路ＧＣＡ１の利得が制御される。
上記振幅検出時間Ｔｄｅｔと利得制御信号の最大可変ステップＧｓｔｅｐとにより、時間軸上における利得変動の最大傾斜が設定され、信号包絡線の急峻な変動が抑制され、聴感上において自然なＡＧＣ動作を行うことができる。レベル検出回路Ｄｅｔ１とオフセット検出回路Ｄｅｔ２とによって、レベル検出回路Ｄｅｔ１を含む利得制御部ＧＣの応答特性を向上させるための機能が実現される。
また、可変利得増幅回路ＧＣＡ１の可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は図２のように構成してもよい。即ち、固定抵抗とスイッチとなるＭＯＳＦＥＴとの直列回路を複数個並列に接続する。そして、利得制御信号として夫々の可変抵抗を構成する固定抵抗に接続されたＭＯＳＦＥＴにロジック信号を入力し、各々のＭＯＳＦＥＴをＯＮもしくはＯＦＦとして、合成抵抗値を決定することで抵抗値Ｒ１、Ｒ２、Ｒ３、Ｒ４を決定する。この結果、可変利得増幅回路ＧＣＡ１の利得が決定される。
また、可変利得増幅回路ＧＣＡ１の可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、図３のように固定抵抗とＭＯＳＦＥＴの並列回路を複数個直列に接続して合成抵抗を得る構成としてもよい。
また、可変利得増幅回路ＧＣＡ１は図４のように構成してもよい。即ち、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を、ＭＯＳＦＥＴのドレイン抵抗により構成する。そして、利得制御信号として夫々の可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を構成するＭＯＳＦＥＴにゲート電圧を入力し、このゲート電圧を変化させてドレイン抵抗値を決定する。この結果、可変利得増幅回路ＧＣＡ１の利得が決定される。
また、可変利得増幅回路ＧＣＡ１として、図５のように構成してもよい。即ち、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を、ダイオードの順方向抵抗により構成する。そして、利得制御信号として夫々の可変抵抗を構成するダイオードＲ１、Ｒ２、Ｒ３、Ｒ４に順方向電流を入力し、この順方向電流を変化させて順方向抵抗値を決定する。この結果、可変利得増幅回路ＧＣＡ１の利得が決定される。
なお、図６のように可変抵抗Ｒ１、Ｒ３としてダイオードの順方向抵抗を用い、可変抵抗Ｒ２、Ｒ４として固定抵抗とＭＯＳＦＥＴの直列回路を複数個並列に接続して構成したものを用いてもよい。また、図７のように可変抵抗Ｒ１、Ｒ３としてＭＯＳＦＥＴのドレイン抵抗を用い、可変抵抗Ｒ２、Ｒ４として固定抵抗とＭＯＳトランジスタの直列回路を複数個並列に接続して構成したものを用いてもよい。このように、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４として、夫々上記の手段を任意に選択できるのは言うまでもない。また、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の何れかを固定抵抗にすることも可能である。
さらに、Ａ／Ｄ変換回路ＡＤ１の出力信号をオフセット検出回路Ｄｅｔ２に加えて、オフセット検出回路Ｄｅｔ２においてデジタルのローパスフィルタ処理を行うことにより直流バイアス電圧＋直流オフセット（Ｖｂｉａｓ１＋ΔＶ）を検出する。このオフセット検出信号をＤ／Ａ変換回路Ｄａ１によりアナログ信号であるオフセット補償信号（Ｖｂｉａｓ１＋ΔＶ）として出力し、上記差動増幅回路Ａｍｐ１に上記可変抵抗Ｒ１を介して入力し、それによって直流オフセットΔＶを補償する。さらに、詳しく説明すれば、直流オフセットΔＶを補償する際に、直流バイアス電圧Ｖｂｉａｓ１も同時にキャンセルする。そして、直流バイアス電圧Ｖｂｉａｓ１をキャンセルする代わりに、電圧Ｖｂｉａｓ２によって、可変利得増幅回路ＧＣＡ１の出力直流バイアス電圧を設定する。この動作がバイアスシフト動作である。
さらに、可変利得増幅回路ＧＣＡ１に直流オフセットΔＶｇｃａが生じる場合は、上記オフセット補償信号Ｖｂｉａｓ１＋ΔＶにΔＶｇｃａを補償するための信号を重畳することで可変利得増幅回路ＧＣＡ１の直流オフセットΔＶｇｃａについても、併せて補償することが可能である。
ここで、オフセット検出回路Ｄｅｔ２の他の構成例について、図１５ないし図１８を参照して説明する。
図１５は、オフセット検出回路Ｄｅｔ２の第２の構成例を示す。図１５において、記号ＤＨＰＦ１はデジタルハイパスフィルタを示し、記号ＳＵＢＴ１は減算器を示し、記号ＤＡＭＰ２はデジタルアンプを示す。
このオフセット検出回路Ｄｅｔ２では、デジタルハイパスフィルタＤＨＰＦ１がＡ／Ｄ変換回路ＡＤ１の出力信号を入力としてその高域成分を抽出する。減算器ＳＵＢＴ１は、Ａ／Ｄ変換回路ＡＤ１の出力信号とデジタルハイパスフィルタＤＨＰＦ１の出力信号を入力とし、Ａ／Ｄ変換回路ＡＤ１の出力信号からデジタルハイパスフィルタＤＨＰＦ１の出力信号を減じる。
減算器ＳＵＢＴ１の出力信号としては、Ａ／Ｄ変換回路ＡＤ１の出力信号の低域成分（オフセット成分を含む）が出力される。すなわち、デジタルハイパスフィルタＤＨＰＦ１と減算器ＳＵＢＴ１とがデジタルローパスフィルタと等価な動作をすることになる。減算器ＳＵＢＴ１の出力信号は、デジタルアンプＤＡＭＰ２で増幅され、オフセット検出信号となる。なお、デジタルアンプＤＡＭＰ２はゲイン調整のために設けられている。オフセット検出回路Ｄｅｔ２において、ゲイン調整が不要な場合にはデジタルアンプＤＡＭＰ２は省くこともできる。また、後段のＤ／Ａ変換回路ＤＡ１にゲイン調整の機能があれば、デジタルアンプＤＡＭＰ２は省くこともできる。
ハイパスフィルタＤＨＰＦ１は、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット検出のために減算器ＳＵＢＴ１が必要となるものの、オフセット検出回路Ｄｅｔ２全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタＤＨＰＦ１と減算器ＳＵＢＴ１を使用する方が、回路規模が小さくなり、集積化に有利である。
図１６は、オフセット検出回路Ｄｅｔ２の第３の構成例を示す。図１６において、記号ＤＬＰＦ２はデジタルローパスフィルタを示し、記号ＤＣＰ１はデジタル比較器を示し、記号ＵＤＣ１はアップダウンカウンタを示し、記号ＲＥＦ１は所定の基準データを示す。
このオフセット検出回路Ｄｅｔ２では、デジタルローパスフィルタＤＬＰＦ２が、Ａ／Ｄ変換回路ＡＤ１の出力信号を入力とし、その低域成分（オフセット成分を含む）を抽出する。
デジタル比較器ＤＣＰ１は、デジタルローパスフィルタＤＬＰＦ２の出力信号と所定の基準データＲＥＦ１（デジタル値）との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタＵＤＣ１は、入力クロックをカウントするもので、デジタル比較器ＤＣＰ１から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタＵＤＣ１のカウント値は、オフセット検出信号となり、Ａ／Ｄ変換回路ＡＤ１の出力信号の直流成分に対応したものとなる。
このように、デジタルローパスフィルタＤＬＰＦ２の出力信号と基準データＲＥＦ１とを比較するデジタル比較器ＤＣＰ１を設け、このデジタル比較器ＤＣＰ１の比較結果信号によって、アップダウンカウンタＵＤＣ１のアップカウント動作とダウンカウント動作を切り替えるようにしたことにより、オフセット量をカウント値として検出することができる。また、オフセット量をカウント値として検出できることによって、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することになるが、アップダウンカウンタを用いれば、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出でき、集積化に有利である。
図１７は、オフセット検出回路Ｄｅｔ２の第４の構成例を示す。図１７において、記号ＤＨＰＦ２はデジタルハイパスフィルタを示し、記号ＳＵＢＴ２は減算器を示し、記号ＤＣＰ２はデジタル比較器を示し、記号ＵＤＣ２はアップダウンカウンタを示し、記号ＲＥＦ２は所定の基準データを示す。
このオフセット検出回路Ｄｅｔ２では、デジタルハイパスフィルタＤＨＰＦ２がＡ／Ｄ変換回路ＡＤ２の出力信号を入力としてその高域成分を抽出する。減算器ＳＵＢＴ２は、Ａ／Ｄ変換回路ＡＤ１の出力信号とデジタルハイパスフィルタＤＨＰＦ２の出力信号を入力とし、Ａ／Ｄ変換回路ＡＤ１の出力信号からデジタルハイパスフィルタＤＨＰＦ２の出力信号を減じる。減算器ＳＵＢＴ２の出力信号としては、Ａ／Ｄ変換回路ＡＤ１の出力信号の低域成分（オフセット成分を含む）が出力される。すなわち、デジタルハイパスフィルタＤＨＰＦ２と減算器ＳＵＢＴ２とがデジタルローパスフィルタと等価な動作をすることになる。
デジタル比較器ＤＣＰ１は、減算器ＳＵＢＴ２の出力信号と所定の基準データＲＥＦ２との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタＵＤＣ２は、入力クロックをカウントするもので、デジタル比較器ＤＣＰ２から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタＵＤＣ２のカウント値は、オフセット検出信号となり、Ａ／Ｄ変換回路ＡＤ１の出力信号の直流成分に対応したものとなる。
この図１７のオフセット検出回路Ｄｅｔ２を用いると、図１５のオフセット検出回路Ｄｅｔ２と図１６のオフセット検出回路Ｄｅｔ２の両方の作用効果が得られる。
図１８はオフセット検出回路Ｄｅｔ２の第５の例を示す。このオフセット検出回路Ｄｅｔ２は、最大ピーク値検出回路ＰＫ１と最小ピーク値検出回路ＰＫ２と中央値演算部ＣＨＥ１とで構成される。具体的には、このオフセット検出回路Ｄｅｔ２は、ローパスフィルタ処理を行う代わりに、レベル検出回路Ｄｅｔ１で検出した出力信号Ｖｏｕｔの最大ピーク値を最大ピーク値検出回路ＰＫ１で検出し、出力信号Ｖｏｕｔの最小ピーク値を最小ピーク値検出回路ＰＫ２で検出し、出力信号Ｖｏｕｔの最大ピーク値と最小ピーク値との中間値を中央値演算部ＰＵ１とで算出することでオフセット成分を含む直流バイアス電圧を求めるものである。
図１の構成によれば、利得を制御する回路部、およびオフセットを補償する回路部にデジタル回路を使用し、振幅検出時間Ｔｄｅｔと利得制御信号の最大可変ステップＧｓｔｅｐとにより、時間軸上における利得変動の最大傾斜を設定する構成により、キャパシタを用いた積分回路を全く必要とせず、入力信号Ｖｉｎの振幅Ｖａｃに応じて可変利得増幅回路ＧＣＡ１の利得を制御し出力の直流オフセットも良好なＡＧＣ回路を提供することができる。したがって、ＡＧＣ回路を集積回路に内蔵することも容易である。
また、図８に示すように、オフセット補償信号の出力用Ｄ／Ａ変換回路ＤＡ２の出力部にモード制御回路Ｃｔｒｌ１により制御されるラッチ回路などの出力信号保持手段を設け、オフセット補償動作モード（通常動作モード）とオフセット補償信号保持モードとを切り替えることを可能にする構成を採用してもよい。そして、オフセット補償信号保持モードになると、このモードでは動作する必要のないオフセット検出回路Ｄｅｔ２と、Ｄ／Ａ変換回路ＤＡ２におけるオフセット補償信号の保持に必要な回路以外の部分とを休止状態あるいは低消費電流状態とする（低消費電流モード）。
このように構成することで、本発明の実施の形態におけるＡＧＣ回路のオフセット補償の能力を損なうことなく、消費電流を削減することが可能である。すなわち、電源投入を検出した時や、外部制御によりＡＧＣ回路が低消費電力状態から動作状態へ遷移したことを検出した時や、例えばＡＧＣ回路の前段に接続される増幅器の利得が変更された場合等、ＡＧＣ回路の入力もしくは出力に接続された回路の状態が変化したことを検出した時にのみオフセット補償動作モードとする。そして、一連のオフセット補償動作を終えた後にオフセット補償信号保持モードとする。このオフセット補償信号保持モードにおいては、オフセット検出回路やＤ／Ａ変換回路を休止モードあるいは低消費電流モードとする。このように構成することで、消費電流を削減することが可能となる。
さらに、図９に示すように、上記図８の構成に加えて、利得制御回路Ｇｃｔｒｌ２に利得制御信号保持手段を付与するとともに、利得制御回路Ｇｃｔｒｌ２とレベル検出回路Ｄｅｔ１とを含む利得制御部ＧＣと、オフセット検出回路Ｄｅｔ２とＤ／Ａ変換回路ＤＡ２とを含むオフセット補償部ＯＣとを、モード制御回路Ｃｔｒｌ２により排他的に動作させるよう制御を行ってもよい。利得制御動作時においては、利得制御部ＧＣは利得制御動作を行い、オフセット補償部ＯＣはオフセット補償信号保持モードとなるよう制御される。また、オフセット補償動作時においては、利得制御部ＧＣは利得制御信号保持モードとなり、オフセット補償部ＯＣはオフセット補償動作を行うよう制御される。
さらに、Ａ／Ｄ変換回路の入力ダイナミックレンジを決定するための基準電圧Ｖｒｅｆａｄを変化させることができるようにし、これをモード制御回路Ｃｔｒｌ２により選択制御することで、Ａ／Ｄ変換回路に入力ダイナミックレンジに広域モードと狭域モードとを設定できるようにしてもよい。例えば図１０に示すように、Ａ／Ｄ変換回路の入力ダイナミックレンジがＡ／Ｄ変換回路の基準電圧と比例関係にある場合においては、利得制御動作時には、基準電圧Ｖｒｅｆａｄを高くすることで入力ダイナミックレンジＤＲを広域モード（＝２・Ｖｒｅｆａｄ）としてＡ／Ｄ変換回路の入力ダイナミックレンジＤＲがＡＧＣ回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には基準電圧を低くすること（例えば、Ｖｒｅｆａｄ／６）で入力ダイナミックレンジＤＲを狭域モード（＝Ｖｒｅｆａｄ／３）として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
また、例えば図１１に示すような構成にしてもよい。すなわち、Ａ／Ｄ変換回路の入力増幅器ＡｍｐＡＤＩＮを可変利得増幅器とし、利得制御動作時には、Ａ／Ｄ変換回路の入力増幅器ＡｍｐＡＤＩＮの利得Ｇａｄｉｎを低くすることで入力ダイナミックレンジＤＲを広域モード（＝２・Ｖｒｅｆａｄ）としてＡ／Ｄ変換回路の入力ダイナミックレンジＤＲがＡＧＣ回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には、Ａ／Ｄ変換回路の入力増幅器ＡｍｐＡＤＩＮの利得Ｇａｄｉｎを低くすることで入力ダイナミックレンジＤＲを狭域モード（＝Ｖｒｅｆａｄ／３）として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
このように構成することにより、利得制御動作におけるＡＧＣ回路の出力振幅を大きくとることと、オフセット補償動作におけるオフセット補償精度を高くすることとを、Ａ／Ｄ変換回路のビット数を変えることなく両立させることができる。
すなわち、利得制御動作時にはＡ／Ｄ変換回路ＡＤ１を広域モードとして入力ダイナミックレンジを大きくすることでＡＧＣ回路に広い出力ダイナミックレンジを確保することができる。また、オフセット補償動作時にはＡ／Ｄ変換回路ＡＤ１を狭域モードとして入力ダイナミックレンジを小さくし１ＬＳＢ当りの電圧値を小さくし高い検出精度を確保することができる。
例えば、ＡＧＣ回路出力で１Ｖｒｍｓすなわち２．８Ｖｐｐの信号を扱う場合を考える。Ａ／Ｄ変換回路のビット数を１０ビットとし、Ａ／Ｄ変換回路の基準電圧ＶｒｅｆａｄとＡ／Ｄ変換回路の入力ダイナミックレンジＤＲとＡ／Ｄ変換回路のＡ／Ｄ変換可能な入力電圧ＶｉｎａｄとＡＧＣ回路の出力バイアス電圧Ｖｂｉａｓ２との間に次式で表す関係式が成り立つとする。
Figure 2008114511
Figure 2008114511
さらに、Ａ／Ｄ変換回路の広域モードにおける基準電圧Ｖｒｅｆａｄ１を１．５Ｖとし、狭域モードにおける基準電圧Ｖｒｅｆａｄ２を０．２５Ｖとする。
この時、広域モードにおいては、Ａ／Ｄ変換回路の入力ダイナミックレンジＤＲ１は３．０Ｖとなり、１ＬＳＢ当たり約３ｍＶとなる。また、狭域モードにおいては、Ａ／Ｄ変換回路の入力ダイナミックレンジＤＲ２は０．５Ｖとなり、１ＬＳＢ当たり０．５ｍＶとなる。通常増幅回路の直流オフセット電圧は数ｍＶから数十ｍＶ程度であることを考慮すると、上記のようにＡ／Ｄ変換回路に狭域モードを用意することで非常に高いオフセット補償動作が可能となる。
なお、Ｄ／Ａ変換回路に保持手段がなく、利得制御回路に保持手段をもたせた構成を考えることができるのはいうまでもない。
（実施の形態２）
図１２は、本発明の実施の形態２に係るＡＧＣ回路の構成を示している。
図１２において、図９のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に比べて新たに追加されている要素のみを説明する。
図１２において、このＡＧＣ回路は、ｎ個（ｎ≧２）の可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎと、ｎ個の利得制御信号保持回路ＧＬａｔｃｈ１、ＧＬａｔｃｈ２、・・・、ＧＬａｔｃｈｎと、ｎ個のオフセット補償信号保持回路ＯＬａｔｃｈ１、ＯＬａｔｃｈ２、・・・、ＯＬａｔｃｈｎと、可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎの出力信号Ｖｏｕｔ１、Ｖｏｕｔ２、・・・、Ｖｏｕｔｎが入力され、この内１つを選択してＡ／Ｄ変換器ＡＤ１に出力するセレクタ回路ＭＵＸ１と、信号選択と利得制御動作とオフセット補償動作とを制御するモード制御回路Ｃｔｒｌ３とが配置されている。
ｎチャネルの可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎには、信号Ｖｉｎ１、Ｖｉｎ２、・・・、Ｖｉｎｎが入力される。また、可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎは、共通に基準電圧Ｖｒｅｆ０が加えられ、それによって出力直流バイアスが設定される。
また、利得制御信号保持回路ＧＬａｔｃｈｋ（ｋ＝１、２、・・・、ｎ）とオフセット補償信号保持回路ＯＬａｔｃｈｋとは、モード制御回路Ｃｔｒｌ３により信号導通状態または信号保持状態に制御される。
また、上記可変利得増幅回路ＧＬａｔｃｈｋに上記利得制御回路Ｇｃｔｒｌ１から出力される利得制御信号を上記利得制御信号保持回路ＧＬａｔｃｈｋを介して接続し、Ｄ／Ａ変換回路ＤＡ１から出力されるオフセット補償信号を上記オフセット補償信号保持回路ＯＬａｔｃｈｋを介して接続する。
さらに、上記利得制御信号保持回路ＧＬａｔｃｈｋと上記オフセット補償信号保持回路ＯＬａｔｃｈｋに対して信号保持制御信号をモード制御回路Ｃｔｒｌ３から出力するようにしている。
また、モード制御回路Ｃｔｒｌ３は、セレクタ回路ＭＵＸ１に対して信号選択制御信号を出力する構成となっている。
具体的な動作を以下に示す。このＡＧＣ回路では、ｎ個の上記可変利得増幅回路ＧＣＡｋ（ｋ＝１，２、・・・、ｎ）にそれぞれ信号Ｖｉｎｋ（ｋ＝１、２、・・・、ｎ）を入力し、各可変利得増幅回路ＧＣＡｋの利得Ｇｋを以って増幅した出力信号Ｖｏｕｔｋ（ｋ＝１、２、・・・、ｎ）を出力する。これら出力信号Ｖｏｕｔｋは上記セレクタ回路ＭＵＸ１に入力され、制御回路Ｃｔｒｌ３から出力される信号選択制御信号により選択されＡ／Ｄ変換回路ＡＤ１に入力される。
Ａ／Ｄ変換回路ＡＤ１に入力された信号は利得制御動作時にはレベル検出回路Ｄｅｔ１と利得制御回路Ｇｃｔｒｌ１とにより利得制御信号に変換され、制御回路Ｃｔｒｌ３により信号導通状態に設定された利得制御信号保持回路ＧＬａｔｃｈｋを介して可変利得増幅回路ＧＣＡｋの利得を変更する。このとき利得制御信号保持回路ＧＬａｔｃｈｋ以外の利得制御信号保持回路ＧＬａｔｃｈｉ（ｉ＝１、２、・・・、ｎ、ｉ≠ｋ）と全オフセット補償信号保持回路ＯＬａｔｃｈ１、ＯＬａｔｃｈ２、・・・、ＯＬａｔｃｈｎとはモード制御回路Ｃｔｒｌ３により信号保持状態に制御されている。上記利得制御動作をｋ＝１からｎに対して順に行い全可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎの利得制御動作を１サイクル実施し、この１サイクルの動作を繰り返して利得制御動作を継続する。
また、オフセット補償動作時には、セレクタ回路ＭＵＸ１により選択されＡ／Ｄ変換回路ＡＤ１によりＡ／Ｄ変換された可変利得増幅回路ＧＣＡｋの出力信号Ｖｏｕｔｋは、オフセット検出回路Ｄｅｔ１とＤ／Ａ変換回路ＤＡ１とによりオフセット補償信号に変換される。そして、モード制御回路Ｃｔｒｌ３により信号導通状態に設定されたオフセット補償信号保持回路ＯＬａｔｃｈｋを介して可変利得回路増幅回路ＧＣＡｋのオフセット補償を行う。このとき全利得制御信号保持回路ＧＬａｔｃｈ１、ＧＬａｔｃｈ２、・・・、ＧＬａｔｃｈｎと利得制御信号保持回路ＯＬａｔｃｈｋ以外の利得制御信号保持回路ＯＬａｔｃｈｉ（ｉ＝１、２、・・・、ｎ、ｉ≠ｋ）とはモード制御回路Ｃｔｒｌ３により信号保持状態に制御されている。
上記オフセット補償動作をｋ＝１からｎに対して順に行い全可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎのオフセット補償動作を１サイクル実施しオフセット補償動作を完了させる。上記オフセット補償動作は２サイクル以上実施しても良い。また、オフセット補償動作時には可変利得増幅器ＧＣＡｋを無信号状態としておくと精度の高いオフセット補償動作を実施することが可能である。上記オフセット補償動作と利得制御動作の時系列の流れの一例を図１３に示す。
図１２の構成によれば、複数のＡＧＣ回路を必要とするシステムにおいても、可変利得増幅器の数のみ増加し、大きな回路規模とチップ面積を要するＡ／Ｄ変換回路とＤ／Ａ変換回路の増加は不要であり、集積回路への搭載が容易な優れたＡＧＣ回路を提供できる。特に音声システムにおいては信号周波数が２０ｋＨｚ以下と比較的低周波数であり、近年のＡ／Ｄ変換回路とＤ／Ａ変換回路の高速化を考慮すると、最小限の回路規模とチップ面積で多チャンネルのＡＧＣ回路を提供できる。
上記のとおり、本発明のＡＧＣ回路はキャパシタを必要とする積分回路を全く使用せず、直流オフセットの非常に少なく多チャンネルでの集積化に適し、特に音声システムへの適用性に優れたＡＧＣ回路である。
本発明は、通信システムまたは音声システムにおいて、入力信号の振幅に応じて可変利得増幅回路の利得を制御するＡＧＣ（Automatic Gain Control）回路に関するものである。
従来のＡＧＣ回路として、キャパシタを用いた積分回路を利用する構成が知られている。このＡＧＣ回路は、利得制御電圧により制御される利得に応じて入力信号を増幅または減衰して出力信号を出力する可変利得増幅回路と、この可変利得増幅回路の出力電圧を整流する整流回路と、この整流回路により整流された電圧を積分して直流電圧に変換する積分回路と、この積分回路から入力された直流電圧と基準電圧との差分に比例した電圧を可変利得増幅回路の利得制御電圧として出力する直流増幅回路とを備えたものである。積分回路は、抵抗器とキャパシタとで構成される（特許文献１参照）。
また、ＡＧＣ回路の入力信号に直流オフセット電圧が含まれると、この直流オフセット電圧がＡＧＣ動作に影響を与えるため、ＡＧＣ動作が正常に行われない。また特に音声システムにおいては、この直流オフセット電圧がボツ音（電源オンオフ時等にスピーカから出る低周波音を意味する。ポップノイズとも呼ばれることがある。）を発生させる等、聴感上悪影響を及ぼす。そのため、この直流オフセット電圧を補償するオフセット補償回路が必要である。このオフセット補償回路にはキャパシタを用いた積分回路を利用する構成が知られている（特許文献２参照）。
また、特に音声システムにおいては、ライン出力段、ヘッドフォン出力段等、外部機器を接続するためにＡＧＣ回路の後段に接続される出力増幅段の直流バイアス電圧が、ＡＧＣ回路を含む音声信号処理段の直流バイアス電圧と異なる場合がある。そのため、信号の直流バイアス電圧をシフトする、所謂バイアスシフト回路が使用される。
さらに、近年の音響機器の多機能化と低コスト化に伴い、音声システムの多チャンネル化や部品点数の削減の要求が非常に高まっている。
特開平８−１１６２２６号公報 特開平３−７４９１３号公報
しかしながら、上記従来のＡＧＣ回路では、出力信号の振幅レベル検出のためには、整流回路によって整流された信号を積分することによって、可変利得増幅回路の出力信号を直流電圧に変換しなければならない。
ところが、そのためには積分回路の抵抗値と容量値とにより決定される積分動作の時定数を、可変利得増幅回路の入力信号としてのアナログ信号の最低信号周期に対して充分に大きくする必要がある。その結果、積分回路として用いられるキャパシタを集積回路に内蔵できないほど、キャパシタの容量値が大きな値になってしまうという課題があった。
例えば、ＡＧＣ回路の応答時間を表すアタックタイムおよびリカバリータイムについて、前者を約１ｍｓとし、かつ後者を約１ｓとするためには、０．４７μＦの容量値を持つキャパシタが必要となる。そのため、キャパシタを外付けとせざるを得ない。また、この大きな容量値により、電源投入時の回路の立ち上がり時間に数秒を要する。
オフセット補償回路の積分回路においてもキャパシタの容量値について同様の課題を有する。
さらに、多チャンネル化のために上記従来のＡＧＣ回路が複数必要になる場合においては、これらの問題がさらに顕著になる。
したがって、本発明の目的は、オフセット補償回路および利得制御回路に、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を提供することを目的とする。
上記課題を解決するために、本発明のＡＧＣ回路は、入力された信号を増幅する可変利得増幅回路と、可変利得増幅回路の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力振幅を検出し、可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御部と、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出し、可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力するオフセット補償部と、を備えている。
この構成によれば、Ａ／Ｄ変換回路の出力信号をもとに利得制御信号とオフセット補償信号とをデジタル信号として作成しているので、従来のＡＧＣ回路で必要であった利得制御信号を生成するための整流回路、オフセット検出信号を生成するための整流回路をそれぞれ構成する積分回路のキャパシタを削除することができ、集積回路に内蔵することも容易である。また、利得制御とオフセット補償にＡ／Ｄ変換回路を共用できるので、構成の複雑化を抑制することできる。
上記構成のＡＧＣ回路においては、可変利得増幅回路は、信号入力端子と、信号出力端子と、利得制御信号が入力される利得制御端子と、オフセット補償信号が入力されるオフセット補償端子と、基準電圧が入力される基準電圧端子と、出力端子が信号出力端子となる差動増幅回路と、オフセット補償端子と差動増幅回路の反転入力端子との間に接続された第１の可変抵抗と、差動増幅回路の反転入力端子と出力端子との間に接続された第２の可変抵抗と、信号入力端子と差動増幅回路の非反転入力端子との間に接続された第３の可変抵抗と、差動増幅回路の非反転入力端子と基準電圧端子との間に接続された第４の可変抵抗とからなり、第１から第４までの可変抵抗は利得制御端子から入力される利得制御信号に応じて抵抗値を変化させることが好ましい。
また、上記構成のＡＧＣ回路においては、基準振幅はレジスタにより設定されることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部は、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力振幅を検出するレベル検出回路と、レベル検出回路により検出された可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御回路とからなることが好ましい。
また、上記構成のＡＧＣ回路においては、オフセット補償部は、Ａ／Ｄ変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出するオフセット検出回路と、オフセット検出回路により検出された可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力する、例えばＤ／Ａ変換回路からなるオフセット補償回路とからなることが好ましい。
上記のオフセット検出回路は、例えば、Ａ／Ｄ変換回路の出力信号の低域成分を抽出するローパスフィルタからなる。このローパスフィルタによって、Ａ／Ｄ変換回路の出力信号のなかの直流成分が検出される。
上記のオフセット検出回路としては、Ａ／Ｄ変換回路の出力信号の高域成分を抽出するハイパスフィルタと、Ａ／Ｄ変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器とからなる構成を用いてもよい。
このハイパスフィルタは、上記のローパスフィルタと同様に、デジタル回路で構成されるが、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット成分を含む直流成分の検出のために減算器が必要となるものの、オフセット検出回路全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタと減算器を使用する方が、回路規模が小さくなり、集積化に有利である。
また、上記のオフセット検出回路としては、Ａ／Ｄ変換回路の出力信号の低域成分を抽出するローパスフィルタと、ローパスフィルタの出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
この構成によると、オフセット量をカウント値として検出することできる。その結果、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することが必要となるが、アップダウンカウンタを用いることにより、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出できるため、集積化に有利である。
さらに、上記のオフセット検出回路としては、Ａ／Ｄ変換回路の出力信号の高域成分を抽出するハイパスフィルタと、Ａ／Ｄ変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器と、減算器の出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
なお、上記のオフセット検出回路は、Ａ／Ｄ変換回路の出力信号の上側ピーク値を検出する上側ピーク値検出器と、Ａ／Ｄ変換回路の出力信号の下側ピーク値を検出する下側ピーク値検出回路と、上側ピーク値と下側ピーク値との中央値を算出する中央値演算部とからなる構成であってもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗からなることが好ましい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するＭＯＳＦＥＴからなる構成でもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードからなる構成でもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗と、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するＭＯＳＦＥＴと、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードとの何れか少なくとも２つの組み合わせからなる構成でもよい。
また、上記構成のＡＧＣ回路においては、可変利得増幅回路は、入力直流バイアスと出力直流バイアス電圧とが異なる、バイアスシフト機能を備えていることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を有することが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を備え、出力保持手段により出力値を保持している状態において出力保持手段で使用しない回路部の動作を休止させる低消費電流モードで利得制御部とオフセット補償部とのいずれか一方または両方を動作させるモード制御回路を備えることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部とオフセット補償部との両方が、出力値を保持する出力値保持手段を備え、利得制御部が出力保持手段により出力値を保持している期間はオフセット補償部がオフセット補償動作を行うとともに、オフセット補償部が出力保持手段により出力値を保持している期間は利得制御部が利得制御動作を行うというように、利得制御部とオフセット補償部とが排他的動作を行わせるモード制御回路を備えるようにしてもよい。
また、上記構成においては、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値を大きくして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値を小さくして入力ダイナミックレンジを狭くすることが好ましい。つまり、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値と、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の１ＬＳＢに相当する電圧値とを異ならせることにより、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジとを異ならせることが好ましい。
また、上記構成のＡＧＣ回路においては、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得を低くして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得を高くして入力ダイナミックレンジを狭くしてもよい。つまり、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得と、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力段増幅器の利得とを異ならせることにより、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成においては、Ａ／Ｄ変換回路の入力ダイナミックレンジを決定するためにＡ／Ｄ変換回路が参照する基準電圧について、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の基準電圧と、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の基準電圧を異なる値とすることで、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路入力ダイナミックレンジを広くし、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジを狭くしてもよい。つまり、上記のように、２つの場合で、Ａ／Ｄ変換回路の基準電圧を異ならせることにより、利得制御部が利得制御動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のＡ／Ｄ変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成のＡＧＣ回路においては、複数の可変利得増幅回路を備え、利得制御部は複数の可変利得増幅回路を利得制御し、オフセット補償部は複数の可変利得増幅回路をオフセット補償することが好ましい。
また、上記構成においては、利得制御部は複数の可変利得増幅回路を時分割で利得制御し、オフセット補償部は複数の可変利得増幅回路を時分割でオフセット補償することが好ましい。
以下、さらに説明する。本発明では、利得制御信号により制御される利得を有しオフセット補償信号により出力の直流オフセットが制御される可変利得増幅回路と、この可変利得増幅回路の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路の出力信号のピーク検出を行い、振幅レベルを検出するレベル検出回路と、このレベル検出回路の出力信号に応じた利得制御信号を出力する利得制御回路と、Ａ／Ｄ変換回路の出力信号から直流成分を取り出す、例えばローパスフィルタを備えたオフセット検出回路と、オフセット検出回路の出力信号をＤ／Ａ変換しオフセット補償信号を出力するＤ／Ａ変換回路とを備える構成とし、ここで得られた利得制御信号とオフセット補償信号を可変利得増幅回路に供給することとした。
ここで、可変利得増幅回路の利得を決定する抵抗回路が複数の固定抵抗とこれらの抵抗を利得制御信号に応じて選択する複数のスイッチとからなる形態をとる場合には、利得制御信号は複数の固定抵抗に接続されたスイッチをＯＮ／ＯＦＦ制御するためのロジック信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗回路がＭＯＳＦＥＴのドレイン―ソース間抵抗を含み、このドレイン―ソース間抵抗をＭＯＳＦＥＴのゲート電圧により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をＤ／Ａ変換によりアナログ電圧信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗がダイオードの順方向抵抗を含み、この順方向抵抗をダイオードの順方向電流により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をＤ／Ａ変換によりアナログ電流信号とすることで実現することもできる。
さらに、固定抵抗とＭＯＳＦＥＴとダイオードとの何れか少なくとも２つを組み合わせて使用しても良い。
また、利得制御信号の保持回路とオフセット補償信号の保持回路とを用いて、利得制御動作期間とオフセット補償動作期間とを排他的に設定し、かつ利得制御動作期間とオフセット補償動作期間とでＡ／Ｄ変換回路の入力ダイナミックレンジを変更し、Ａ／Ｄ変換回路の入力信号として比較的大振幅を扱う利得制御動作期間はＡ／Ｄ変換回路の入力ダイナミックレンジを広くし、直流バイアス電圧付近の小振幅を扱うオフセット補償動作期間はＡ／Ｄ変換回路の入力ダイナミックレンジを狭くすることとすることが好ましい。なお、ダイナミックレンジは、Ａ／Ｄ変換回路の基準電圧、分解能、利得の何れかを変更することにより広狭に変化させることができる。
さらに、１つのＡ／Ｄ変換回路とレベル検出回路と利得制御回路とオフセット検出回路とＤ／Ａ変換回路（以下、制御回路と称す）により、複数（少なくとも２つ以上）の可変利得増幅回路の利得制御動作とオフセット補償動作を時分割で行うことにより、ＡＧＣ回路を２つ以上必要とする場合においても可変利得増幅回路と利得制御信号の保持回路とオフセット補償信号の保持回路を必要ＡＧＣ回路数の分だけ追加することで実現可能であり、大きな回路面積を必要とするＡ／Ｄ変換回路、Ｄ／Ａ変換回路の追加は不要となる。特に、音声システムにおいては、信号周波数が２０ｋＨｚ以下と比較的低周波数であることから、本ＡＧＣ回路は非常に有効である。
この構成によれば、上記従来のＡＧＣ回路で必要であった整流回路用、オフセット検出回路用の積分回路のキャパシタを削除することができ、さらに回路規模、チップ面積の増加を伴わずにＡＧＣ回路の多チャンネル化を実現することが可能である。
本発明によれば、キャパシタを用いた積分回路を全く必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を提供することができる。特に、音声システムにおいては、多チャンネルのＡＧＣ回路を、チップ面積の増加を伴わず、結果として低コストで提供することが容易に可能となる。
以下本発明を実施するための最良の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係るＡＧＣ回路の代表的な構成を示している。
図１において、記号ＧＣＡ１は差動増幅回路Ａｍｐ１と可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とにより構成される可変利得増幅回路を示す。記号Ｔｉｎは例えば、アナログ音声信号などのアナログ電圧が入力される信号入力端子を示す。記号Ｔｏｕｔは例えば増幅または減衰されたアナログ電圧を出力する信号出力端子を示す。記号Ｔａｇｃは利得制御信号が入力される利得制御端子を示す。記号Ｔｏｆｆｓｅｔはオフセット補償信号が入力されるオフセット補償端子を示す。記号Ｔｂｉａｓは出力バイアス電圧を決めるための基準電圧が入力される基準電圧端子を示す。
記号ＡＤ１は可変利得増幅回路ＧＣＡ１の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路を示す。上記の信号出力端子Ｔｏｕｔからはアナログ電圧が出力されるが、Ａ／Ｄ変換回路ＡＤ１からは上記信号出力端子Ｔｏｕｔから出力されるアナログ電圧に対応したデジタル出力Ｄｏｕｔを取り出すことができる。
記号Ｄｅｔ１はＡ／Ｄ変換回路ＡＤ１の出力信号の上側ピーク値の検出と下側ピーク値の検出を行い、上側ピーク値と下側ピーク値の差分から振幅レベルを検出するデジタルのレベル（振幅）検出回路を示す。
記号Ｒｅｇ１はＡＧＣ回路の最大出力振幅を決定する基準振幅ＶａｇｃとＡＧＣ回路の利得制御動作を行う時間間隔ＴｄｅｔとＡＧＣ回路の１回の利得制御動作における最大利得可変幅Ｇｓｔｅｐとを記憶するレジスタを示す。
記号Ｇｃｔｒｌ１は利得制御回路を示す。この利得制御回路Ｇｃｔｒｌ１は、レジスタＲｅｇ１に記憶された時間間隔Ｔｄｅｔ毎にレベル検出回路Ｄｅｔ１の出力信号とレジスタＲｅｇ１に記憶された基準振幅Ｖａｇｃとを比較し、可変利得増幅回路ＧＣＡ１の出力振幅が基準振幅Ｖａｇｃを上回った場合には、レジスタＲｅｇ１に記憶された利得の最大可変幅Ｇｓｔｅｐを上回らない範囲で可変利得増幅回路ＧＣＡ１の利得を変化させる利得制御信号を可変利得増幅回路ＧＣＡ１に出力する。このような利得制御回路Ｇｃｔｒｌ１の動作によって、可変利得増幅回路ＧＣＡ１の出力振幅が基準振幅Ｖａｇｃに一致するように可変利得増幅回路ＧＣＡ１の利得が制御される。なお、利得制御回路Ｇｃｔｒｌ１は、制御対象の可変抵抗Ｒ１〜Ｒ４の構成に対応して出力部の構成が適切に設計される。
上記の利得制御回路Ｇｃｔｒｌ１とレベル検出回路Ｄｅｔ１とレジスタＲｅｇ１とで、可変利得増幅回路ＧＣＡ１の出力振幅を一定レベル以下に抑える利得制御部ＧＣが構成される。これによって、可変利得増幅回路ＧＣＡ１の出力振幅が基準振幅に一致するように制御される。
記号Ｄｅｔ２はＡ／Ｄ変換回路ＡＤ１の出力信号の直流オフセット電圧を検出する、例えばデジタルローパスフィルタからなるオフセット検出回路を示す。このオフセット検出回路Ｄｅｔ２は、具体的には、例えば図１４に示すように、Ａ／Ｄ変換回路ＡＤ１の出力信号を入力としてその低域成分（オフセット成分を含む）を抽出するデジタルローパスフィルタＤＬＰＦ１と、このデジタルローパスフィルタＤＬＰＦ１の出力を増幅するデジタルアンプＤＡＭＰ１とから構成されている。このデジタルアンプＤＡＭＰ１の出力がオフセット検出信号となる。なお、デジタルアンプＤＡＭＰ１はゲイン調整のために設けられている。オフセット検出回路Ｄｅｔ２において、ゲイン調整が不要な場合にはデジタルアンプＤＡＭＰ１は省くこともできる。
記号ＤＡ１はオフセット検出回路Ｄｅｔ２の出力信号に応じたオフセット補償信号をアナログ信号で出力するためのオフセット補償回路としてのＤ／Ａ変換回路を示す。このＤ／Ａ変換回路ＤＡ１には、ゲイン調整用のデジタルアンプが内蔵されている場合もあり、その場合、オフセット検出回路Ｄｅｔ２におけるデジタルアンプＤＡＭＰ１は省くことができる。
上記のオフセット検出回路Ｄｅｔ２とＤ／Ａ変換回路ＤＡ１とでオフセット補償部ＯＣを構成している。
具体的な動作を以下に示す。まず入力信号Ｖｉｎを
Figure 2008114511
と定義する。ここで、記号Ｖａｃは入力信号の交流成分を示し、記号Ｖｂｉａｓ１は入力信号の直流バイアス電圧を示し、記号ΔＶは入力信号Ｖｉｎに含まれる直流オフセットを示す。上記入力信号Ｖｉｎの各成分の内直流オフセットΔＶはＡＧＣ回路の前段回路で発生した誤差電圧であり、ＡＧＣ回路の動作不具合や音声システムにおけるボツ音等の原因となるため、補償を行う必要がある。
また、差動増幅回路Ａｍｐ１の非反転入力端子に可変抵抗Ｒ３を介して上記入力信号Ｖｉｎを入力し合わせて可変抵抗Ｒ４を介して出力バイアス電圧を決定する基準電圧Ｖｂｉａｓ２を入力する。
さらに、差動増幅回路Ａｍｐ１の反転入力端子に可変抵抗Ｒ１を介してＤ／Ａ変換回路ＤＡ１より出力されたオフセット補償信号（Ｖｂｉａｓ１＋ΔＶ）を入力し合わせて、可変抵抗Ｒ２を介して出力信号Ｖｏｕｔの帰還を行う。
可変利得増幅回路ＧＣＡ１に上記入力信号Ｖｉｎを入力した場合、図１における可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値に次の関係
Figure 2008114511
が成り立つとき、
Figure 2008114511
となり、可変利得増幅回路ＧＣＡ１の出力においては、オフセット電圧ΔＶは補償される。また、ＡＧＣ回路出力での直流バイアス電圧をＡＧＣ回路入力における直流バイアス電圧とは異なる値に設定することができる。つまり、信号の直流バイアス電圧をシフトする、所謂バイアスシフト機能を有することになる。
さらに、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値に次の関係
Ｒ１＝Ｒ３、Ｒ２＝Ｒ４
が成り立つとき、出力信号Ｖｏｕｔの式は簡単になり、
Figure 2008114511
となる。この場合もオフセット電圧ΔＶは補償され、ＡＧＣ回路出力での直流バイアス電圧をＡＧＣ回路入力における直流バイアス電圧とは異なる値に設定することができる（バイアスシフト動作）。
ここで、オフセット電圧ΔＶが補償される理由について、さらに説明する。ここでは、直流成分のみに着目して説明する。図１の構成において、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４が成り立つとすると、信号入力端子Ｔｉｎの入力信号（電圧）Ｖｉｎはオフセット補償端子Ｔｏｆｆｓｅｔの電圧Ｖｏｆｆｓｅｔ（＝Ｖｂｉａｓ１＋ΔＶ）と等しくなる。そのため、基準電圧端子Ｔｂｉａｓに基準電圧Ｖｂｉａｓ２が与えられた場合、信号出力端子Ｔｏｕｔの出力信号（電圧）Ｖｏｕｔは、基準電圧Ｖｂｉａｓ２に等しくなる（Ｖｏｕｔ＝Ｖｂｉａｓ２）。基準電圧Ｖｂｉａｓ２は、任意に設定される電圧であり、
Ｖｂｉａｓ２＝Ｖｂｉａｓ１
とした場合、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｂｉａｓ１
となり、直流オフセットΔＶがキャンセルされた状態となる。基準電圧Ｖｂｉａｓ２を入力信号の直流バイアス電圧Ｖｂｉａｓ１と異なる値に設定すれば、バイアス電圧がシフトされることとなる。
以下、簡単のため、可変抵抗Ｒ１〜Ｒ４がＲ１＝Ｒ３、Ｒ２＝Ｒ４の関係にある場合について説明を行う。まず、上記説明から、図１の可変利得増幅回路ＧＣＡ１の利得Ｇは
Figure 2008114511
と置ける。可変利得増幅回路ＧＣＡ１の出力信号ＶｏｕｔをＡ／Ｄ変換回路ＡＤ１によりデジタル信号に変換しレベル検出回路Ｄｅｔ１においてレジスタＲｅｇ１に設定された振幅検出時間Ｔｄｅｔの期間内における信号Ｖｏｕｔの最大ピーク値、最小ピーク値を検出することで振幅レベル（Ｇ｜Ｖａｃ｜）を得る。このレベル検出回路Ｄｅｔ１の振幅レベル検出信号とレジスタＲｅｇ１に記憶された基準振幅Ｖａｇｃとを利得制御回路Ｇｃｔｒｌ１にて比較し、この比較結果を以って可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値をそれぞれ制御する利得制御信号として出力する。この利得制御信号によって可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を変化させ、それによって可変利得増幅回路ＧＣＡ１の利得Ｇを制御する。利得制御動作において、急峻な利得の変動は包絡線の急峻な変動を招き、聴感上好ましくないため、レジスタに設定された利得の最大可変ステップＧｓｔｅｐを越えないように可変利得増幅回路ＧＣＡ１の利得が制御される。
上記振幅検出時間Ｔｄｅｔと利得制御信号の最大可変ステップＧｓｔｅｐとにより、時間軸上における利得変動の最大傾斜が設定され、信号包絡線の急峻な変動が抑制され、聴感上において自然なＡＧＣ動作を行うことができる。レベル検出回路Ｄｅｔ１とオフセット検出回路Ｄｅｔ２とによって、レベル検出回路Ｄｅｔ１を含む利得制御部ＧＣの応答特性を向上させるための機能が実現される。
また、可変利得増幅回路ＧＣＡ１の可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は図２のように構成してもよい。即ち、固定抵抗とスイッチとなるＭＯＳＦＥＴとの直列回路を複数個並列に接続する。そして、利得制御信号として夫々の可変抵抗を構成する固定抵抗に接続されたＭＯＳＦＥＴにロジック信号を入力し、各々のＭＯＳＦＥＴをＯＮもしくはＯＦＦとして、合成抵抗値を決定することで抵抗値Ｒ１、Ｒ２、Ｒ３、Ｒ４を決定する。この結果、可変利得増幅回路ＧＣＡ１の利得が決定される。
また、可変利得増幅回路ＧＣＡ１の可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、図３のように固定抵抗とＭＯＳＦＥＴの並列回路を複数個直列に接続して合成抵抗を得る構成としてもよい。
また、可変利得増幅回路ＧＣＡ１は図４のように構成してもよい。即ち、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を、ＭＯＳＦＥＴのドレイン抵抗により構成する。そして、利得制御信号として夫々の可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を構成するＭＯＳＦＥＴにゲート電圧を入力し、このゲート電圧を変化させてドレイン抵抗値を決定する。この結果、可変利得増幅回路ＧＣＡ１の利得が決定される。
また、可変利得増幅回路ＧＣＡ１として、図５のように構成してもよい。即ち、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を、ダイオードの順方向抵抗により構成する。そして、利得制御信号として夫々の可変抵抗を構成するダイオードＲ１、Ｒ２、Ｒ３、Ｒ４に順方向電流を入力し、この順方向電流を変化させて順方向抵抗値を決定する。この結果、可変利得増幅回路ＧＣＡ１の利得が決定される。
なお、図６のように可変抵抗Ｒ１、Ｒ３としてダイオードの順方向抵抗を用い、可変抵抗Ｒ２、Ｒ４として固定抵抗とＭＯＳＦＥＴの直列回路を複数個並列に接続して構成したものを用いてもよい。また、図７のように可変抵抗Ｒ１、Ｒ３としてＭＯＳＦＥＴのドレイン抵抗を用い、可変抵抗Ｒ２、Ｒ４として固定抵抗とＭＯＳトランジスタの直列回路を複数個並列に接続して構成したものを用いてもよい。このように、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４として、夫々上記の手段を任意に選択できるのは言うまでもない。また、可変抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の何れかを固定抵抗にすることも可能である。
さらに、Ａ／Ｄ変換回路ＡＤ１の出力信号をオフセット検出回路Ｄｅｔ２に加えて、オフセット検出回路Ｄｅｔ２においてデジタルのローパスフィルタ処理を行うことにより直流バイアス電圧＋直流オフセット（Ｖｂｉａｓ１＋ΔＶ）を検出する。このオフセット検出信号をＤ／Ａ変換回路Ｄａ１によりアナログ信号であるオフセット補償信号（Ｖｂｉａｓ１＋ΔＶ）として出力し、上記差動増幅回路Ａｍｐ１に上記可変抵抗Ｒ１を介して入力し、それによって直流オフセットΔＶを補償する。さらに、詳しく説明すれば、直流オフセットΔＶを補償する際に、直流バイアス電圧Ｖｂｉａｓ１も同時にキャンセルする。そして、直流バイアス電圧Ｖｂｉａｓ１をキャンセルする代わりに、電圧Ｖｂｉａｓ２によって、可変利得増幅回路ＧＣＡ１の出力直流バイアス電圧を設定する。この動作がバイアスシフト動作である。
さらに、可変利得増幅回路ＧＣＡ１に直流オフセットΔＶｇｃａが生じる場合は、上記オフセット補償信号Ｖｂｉａｓ１＋ΔＶにΔＶｇｃａを補償するための信号を重畳することで可変利得増幅回路ＧＣＡ１の直流オフセットΔＶｇｃａについても、併せて補償することが可能である。
ここで、オフセット検出回路Ｄｅｔ２の他の構成例について、図１５ないし図１８を参照して説明する。
図１５は、オフセット検出回路Ｄｅｔ２の第２の構成例を示す。図１５において、記号ＤＨＰＦ１はデジタルハイパスフィルタを示し、記号ＳＵＢＴ１は減算器を示し、記号ＤＡＭＰ２はデジタルアンプを示す。
このオフセット検出回路Ｄｅｔ２では、デジタルハイパスフィルタＤＨＰＦ１がＡ／Ｄ変換回路ＡＤ１の出力信号を入力としてその高域成分を抽出する。減算器ＳＵＢＴ１は、Ａ／Ｄ変換回路ＡＤ１の出力信号とデジタルハイパスフィルタＤＨＰＦ１の出力信号を入力とし、Ａ／Ｄ変換回路ＡＤ１の出力信号からデジタルハイパスフィルタＤＨＰＦ１の出力信号を減じる。
減算器ＳＵＢＴ１の出力信号としては、Ａ／Ｄ変換回路ＡＤ１の出力信号の低域成分（オフセット成分を含む）が出力される。すなわち、デジタルハイパスフィルタＤＨＰＦ１と減算器ＳＵＢＴ１とがデジタルローパスフィルタと等価な動作をすることになる。減算器ＳＵＢＴ１の出力信号は、デジタルアンプＤＡＭＰ２で増幅され、オフセット検出信号となる。なお、デジタルアンプＤＡＭＰ２はゲイン調整のために設けられている。オフセット検出回路Ｄｅｔ２において、ゲイン調整が不要な場合にはデジタルアンプＤＡＭＰ２は省くこともできる。また、後段のＤ／Ａ変換回路ＤＡ１にゲイン調整の機能があれば、デジタルアンプＤＡＭＰ２は省くこともできる。
ハイパスフィルタＤＨＰＦ１は、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット検出のために減算器ＳＵＢＴ１が必要となるものの、オフセット検出回路Ｄｅｔ２全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタＤＨＰＦ１と減算器ＳＵＢＴ１を使用する方が、回路規模が小さくなり、集積化に有利である。
図１６は、オフセット検出回路Ｄｅｔ２の第３の構成例を示す。図１６において、記号ＤＬＰＦ２はデジタルローパスフィルタを示し、記号ＤＣＰ１はデジタル比較器を示し、記号ＵＤＣ１はアップダウンカウンタを示し、記号ＲＥＦ１は所定の基準データを示す。
このオフセット検出回路Ｄｅｔ２では、デジタルローパスフィルタＤＬＰＦ２が、Ａ／Ｄ変換回路ＡＤ１の出力信号を入力とし、その低域成分（オフセット成分を含む）を抽出する。
デジタル比較器ＤＣＰ１は、デジタルローパスフィルタＤＬＰＦ２の出力信号と所定の基準データＲＥＦ１（デジタル値）との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタＵＤＣ１は、入力クロックをカウントするもので、デジタル比較器ＤＣＰ１から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタＵＤＣ１のカウント値は、オフセット検出信号となり、Ａ／Ｄ変換回路ＡＤ１の出力信号の直流成分に対応したものとなる。
このように、デジタルローパスフィルタＤＬＰＦ２の出力信号と基準データＲＥＦ１とを比較するデジタル比較器ＤＣＰ１を設け、このデジタル比較器ＤＣＰ１の比較結果信号によって、アップダウンカウンタＵＤＣ１のアップカウント動作とダウンカウント動作を切り替えるようにしたことにより、オフセット量をカウント値として検出することができる。また、オフセット量をカウント値として検出できることによって、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することになるが、アップダウンカウンタを用いれば、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出でき、集積化に有利である。
図１７は、オフセット検出回路Ｄｅｔ２の第４の構成例を示す。図１７において、記号ＤＨＰＦ２はデジタルハイパスフィルタを示し、記号ＳＵＢＴ２は減算器を示し、記号ＤＣＰ２はデジタル比較器を示し、記号ＵＤＣ２はアップダウンカウンタを示し、記号ＲＥＦ２は所定の基準データを示す。
このオフセット検出回路Ｄｅｔ２では、デジタルハイパスフィルタＤＨＰＦ２がＡ／Ｄ変換回路ＡＤ１の出力信号を入力としてその高域成分を抽出する。減算器ＳＵＢＴ２は、Ａ／Ｄ変換回路ＡＤ１の出力信号とデジタルハイパスフィルタＤＨＰＦ２の出力信号を入力とし、Ａ／Ｄ変換回路ＡＤ１の出力信号からデジタルハイパスフィルタＤＨＰＦ２の出力信号を減じる。減算器ＳＵＢＴ２の出力信号としては、Ａ／Ｄ変換回路ＡＤ１の出力信号の低域成分（オフセット成分を含む）が出力される。すなわち、デジタルハイパスフィルタＤＨＰＦ２と減算器ＳＵＢＴ２とがデジタルローパスフィルタと等価な動作をすることになる。
デジタル比較器ＤＣＰ２は、減算器ＳＵＢＴ２の出力信号と所定の基準データＲＥＦ２との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタＵＤＣ２は、入力クロックをカウントするもので、デジタル比較器ＤＣＰ２から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタＵＤＣ２のカウント値は、オフセット検出信号となり、Ａ／Ｄ変換回路ＡＤ１の出力信号の直流成分に対応したものとなる。
この図１７のオフセット検出回路Ｄｅｔ２を用いると、図１５のオフセット検出回路Ｄｅｔ２と図１６のオフセット検出回路Ｄｅｔ２の両方の作用効果が得られる。
図１８はオフセット検出回路Ｄｅｔ２の第５の例を示す。このオフセット検出回路Ｄｅｔ２は、最大ピーク値検出回路ＰＫ１と最小ピーク値検出回路ＰＫ２と中央値演算部ＰＵ１とで構成される。具体的には、このオフセット検出回路Ｄｅｔ２は、ローパスフィルタ処理を行う代わりに、レベル検出回路Ｄｅｔ１で検出した出力信号Ｖｏｕｔの最大ピーク値を最大ピーク値検出回路ＰＫ１で検出し、出力信号Ｖｏｕｔの最小ピーク値を最小ピーク値検出回路ＰＫ２で検出し、出力信号Ｖｏｕｔの最大ピーク値と最小ピーク値との中間値を中央値演算部ＰＵ１とで算出することでオフセット成分を含む直流バイアス電圧を求めるものである。
図１の構成によれば、利得を制御する回路部、およびオフセットを補償する回路部にデジタル回路を使用し、振幅検出時間Ｔｄｅｔと利得制御信号の最大可変ステップＧｓｔｅｐとにより、時間軸上における利得変動の最大傾斜を設定する構成により、キャパシタを用いた積分回路を全く必要とせず、入力信号Ｖｉｎの振幅Ｖａｃに応じて可変利得増幅回路ＧＣＡ１の利得を制御し出力の直流オフセットも良好なＡＧＣ回路を提供することができる。したがって、ＡＧＣ回路を集積回路に内蔵することも容易である。
また、図８に示すように、オフセット補償信号の出力用Ｄ／Ａ変換回路ＤＡ２の出力部にモード制御回路Ｃｔｒｌ１により制御されるラッチ回路などの出力信号保持手段を設け、オフセット補償動作モード（通常動作モード）とオフセット補償信号保持モードとを切り替えることを可能にする構成を採用してもよい。そして、オフセット補償信号保持モードになると、このモードでは動作する必要のないオフセット検出回路Ｄｅｔ２と、Ｄ／Ａ変換回路ＤＡ２におけるオフセット補償信号の保持に必要な回路以外の部分とを休止状態あるいは低消費電流状態とする（低消費電流モード）。
このように構成することで、本発明の実施の形態におけるＡＧＣ回路のオフセット補償の能力を損なうことなく、消費電流を削減することが可能である。すなわち、電源投入を検出した時や、外部制御によりＡＧＣ回路が低消費電力状態から動作状態へ遷移したことを検出した時や、例えばＡＧＣ回路の前段に接続される増幅器の利得が変更された場合等、ＡＧＣ回路の入力もしくは出力に接続された回路の状態が変化したことを検出した時にのみオフセット補償動作モードとする。そして、一連のオフセット補償動作を終えた後にオフセット補償信号保持モードとする。このオフセット補償信号保持モードにおいては、オフセット検出回路やＤ／Ａ変換回路を休止モードあるいは低消費電流モードとする。このように構成することで、消費電流を削減することが可能となる。
さらに、図９に示すように、上記図８の構成に加えて、利得制御回路Ｇｃｔｒｌ２に利得制御信号保持手段を付与するとともに、利得制御回路Ｇｃｔｒｌ２とレベル検出回路Ｄｅｔ１とを含む利得制御部ＧＣと、オフセット検出回路Ｄｅｔ２とＤ／Ａ変換回路ＤＡ２とを含むオフセット補償部ＯＣとを、モード制御回路Ｃｔｒｌ２により排他的に動作させるよう制御を行ってもよい。利得制御動作時においては、利得制御部ＧＣは利得制御動作を行い、オフセット補償部ＯＣはオフセット補償信号保持モードとなるよう制御される。また、オフセット補償動作時においては、利得制御部ＧＣは利得制御信号保持モードとなり、オフセット補償部ＯＣはオフセット補償動作を行うよう制御される。
さらに、Ａ／Ｄ変換回路の入力ダイナミックレンジを決定するための基準電圧Ｖｒｅｆａｄを変化させることができるようにし、これをモード制御回路Ｃｔｒｌ２により選択制御することで、Ａ／Ｄ変換回路に入力ダイナミックレンジに広域モードと狭域モードとを設定できるようにしてもよい。例えば図１０に示すように、Ａ／Ｄ変換回路の入力ダイナミックレンジがＡ／Ｄ変換回路の基準電圧と比例関係にある場合においては、利得制御動作時には、基準電圧Ｖｒｅｆａｄを高くすることで入力ダイナミックレンジＤＲを広域モード（＝２・Ｖｒｅｆａｄ）としてＡ／Ｄ変換回路の入力ダイナミックレンジＤＲがＡＧＣ回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には基準電圧を低くすること（例えば、Ｖｒｅｆａｄ／６）で入力ダイナミックレンジＤＲを狭域モード（＝Ｖｒｅｆａｄ／３）として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
また、例えば図１１に示すような構成にしてもよい。すなわち、Ａ／Ｄ変換回路の入力増幅器ＡｍｐＡＤＩＮを可変利得増幅器とし、利得制御動作時には、Ａ／Ｄ変換回路の入力増幅器ＡｍｐＡＤＩＮの利得Ｇａｄｉｎを低くすることで入力ダイナミックレンジＤＲを広域モード（＝２・Ｖｒｅｆａｄ）としてＡ／Ｄ変換回路の入力ダイナミックレンジＤＲがＡＧＣ回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には、Ａ／Ｄ変換回路の入力増幅器ＡｍｐＡＤＩＮの利得Ｇａｄｉｎを低くすることで入力ダイナミックレンジＤＲを狭域モード（＝Ｖｒｅｆａｄ／３）として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
このように構成することにより、利得制御動作におけるＡＧＣ回路の出力振幅を大きくとることと、オフセット補償動作におけるオフセット補償精度を高くすることとを、Ａ／Ｄ変換回路のビット数を変えることなく両立させることができる。
すなわち、利得制御動作時にはＡ／Ｄ変換回路ＡＤ１を広域モードとして入力ダイナミックレンジを大きくすることでＡＧＣ回路に広い出力ダイナミックレンジを確保することができる。また、オフセット補償動作時にはＡ／Ｄ変換回路ＡＤ１を狭域モードとして入力ダイナミックレンジを小さくし１ＬＳＢ当りの電圧値を小さくし高い検出精度を確保することができる。
例えば、ＡＧＣ回路出力で１Ｖｒｍｓすなわち２．８Ｖｐｐの信号を扱う場合を考える。Ａ／Ｄ変換回路のビット数を１０ビットとし、Ａ／Ｄ変換回路の基準電圧ＶｒｅｆａｄとＡ／Ｄ変換回路の入力ダイナミックレンジＤＲとＡ／Ｄ変換回路のＡ／Ｄ変換可能な入力電圧ＶｉｎａｄとＡＧＣ回路の出力バイアス電圧Ｖｂｉａｓ２との間に次式で表す関係式が成り立つとする。
Figure 2008114511
Figure 2008114511
さらに、Ａ／Ｄ変換回路の広域モードにおける基準電圧Ｖｒｅｆａｄ１を１．５Ｖとし、狭域モードにおける基準電圧Ｖｒｅｆａｄ２を０．２５Ｖとする。
この時、広域モードにおいては、Ａ／Ｄ変換回路の入力ダイナミックレンジＤＲ１は３．０Ｖとなり、１ＬＳＢ当たり約３ｍＶとなる。また、狭域モードにおいては、Ａ／Ｄ変換回路の入力ダイナミックレンジＤＲ２は０．５Ｖとなり、１ＬＳＢ当たり０．５ｍＶとなる。通常増幅回路の直流オフセット電圧は数ｍＶから数十ｍＶ程度であることを考慮すると、上記のようにＡ／Ｄ変換回路に狭域モードを用意することで非常に高いオフセット補償動作が可能となる。
なお、Ｄ／Ａ変換回路に保持手段がなく、利得制御回路に保持手段をもたせた構成を考えることができるのはいうまでもない。
（実施の形態２）
図１２は、本発明の実施の形態２に係るＡＧＣ回路の構成を示している。
図１２において、図９のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に比べて新たに追加されている要素のみを説明する。
図１２において、このＡＧＣ回路は、ｎ個（ｎ≧２）の可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎと、ｎ個の利得制御信号保持回路ＧＬａｔｃｈ１、ＧＬａｔｃｈ２、・・・、ＧＬａｔｃｈｎと、ｎ個のオフセット補償信号保持回路ＯＬａｔｃｈ１、ＯＬａｔｃｈ２、・・・、ＯＬａｔｃｈｎと、可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎの出力信号Ｖｏｕｔ１、Ｖｏｕｔ２、・・・、Ｖｏｕｔｎが入力され、この内１つを選択してＡ／Ｄ変換器ＡＤ１に出力するセレクタ回路ＭＵＸ１と、信号選択と利得制御動作とオフセット補償動作とを制御するモード制御回路Ｃｔｒｌ３とが配置されている。
ｎチャネルの可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎには、信号Ｖｉｎ１、Ｖｉｎ２、・・・、Ｖｉｎｎが入力される。また、可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎは、共通に基準電圧Ｖｒｅｆ０が加えられ、それによって出力直流バイアスが設定される。
また、利得制御信号保持回路ＧＬａｔｃｈｋ（ｋ＝１、２、・・・、ｎ）とオフセット補償信号保持回路ＯＬａｔｃｈｋとは、モード制御回路Ｃｔｒｌ３により信号導通状態または信号保持状態に制御される。
また、上記可変利得増幅回路ＧＣＡｋ（ｋ＝１，２、・・・、ｎ）に上記利得制御回路Ｇｃｔｒｌ１から出力される利得制御信号を上記利得制御信号保持回路ＧＬａｔｃｈｋを介して接続し、Ｄ／Ａ変換回路ＤＡ１から出力されるオフセット補償信号を上記オフセット補償信号保持回路ＯＬａｔｃｈｋを介して接続する。
さらに、上記利得制御信号保持回路ＧＬａｔｃｈｋと上記オフセット補償信号保持回路ＯＬａｔｃｈｋに対して信号保持制御信号をモード制御回路Ｃｔｒｌ３から出力するようにしている。
また、モード制御回路Ｃｔｒｌ３は、セレクタ回路ＭＵＸ１に対して信号選択制御信号を出力する構成となっている。
具体的な動作を以下に示す。このＡＧＣ回路では、ｎ個の上記可変利得増幅回路ＧＣＡｋ（ｋ＝１，２、・・・、ｎ）にそれぞれ信号Ｖｉｎｋ（ｋ＝１、２、・・・、ｎ）を入力し、各可変利得増幅回路ＧＣＡｋの利得Ｇｋを以って増幅した出力信号Ｖｏｕｔｋ（ｋ＝１、２、・・・、ｎ）を出力する。これら出力信号Ｖｏｕｔｋは上記セレクタ回路ＭＵＸ１に入力され、制御回路Ｃｔｒｌ３から出力される信号選択制御信号により選択されＡ／Ｄ変換回路ＡＤ１に入力される。
Ａ／Ｄ変換回路ＡＤ１に入力された信号は利得制御動作時にはレベル検出回路Ｄｅｔ１と利得制御回路Ｇｃｔｒｌ１とにより利得制御信号に変換され、制御回路Ｃｔｒｌ３により信号導通状態に設定された利得制御信号保持回路ＧＬａｔｃｈｋを介して可変利得増幅回路ＧＣＡｋの利得を変更する。このとき利得制御信号保持回路ＧＬａｔｃｈｋ以外の利得制御信号保持回路ＧＬａｔｃｈｉ（ｉ＝１、２、・・・、ｎ、ｉ≠ｋ）と全オフセット補償信号保持回路ＯＬａｔｃｈ１、ＯＬａｔｃｈ２、・・・、ＯＬａｔｃｈｎとはモード制御回路Ｃｔｒｌ３により信号保持状態に制御されている。上記利得制御動作をｋ＝１からｎに対して順に行い全可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎの利得制御動作を１サイクル実施し、この１サイクルの動作を繰り返して利得制御動作を継続する。
また、オフセット補償動作時には、セレクタ回路ＭＵＸ１により選択されＡ／Ｄ変換回路ＡＤ１によりＡ／Ｄ変換された可変利得増幅回路ＧＣＡｋの出力信号Ｖｏｕｔｋは、レベル検出回路Ｄｅｔ１とＤ／Ａ変換回路ＤＡ１とによりオフセット補償信号に変換される。そして、モード制御回路Ｃｔｒｌ３により信号導通状態に設定されたオフセット補償信号保持回路ＯＬａｔｃｈｋを介して可変利得増幅回路ＧＣＡｋのオフセット補償を行う。このとき全利得制御信号保持回路ＧＬａｔｃｈ１、ＧＬａｔｃｈ２、・・・、ＧＬａｔｃｈｎと利得制御信号保持回路ＯＬａｔｃｈｋ以外の利得制御信号保持回路ＯＬａｔｃｈｉ（ｉ＝１、２、・・・、ｎ、ｉ≠ｋ）とはモード制御回路Ｃｔｒｌ３により信号保持状態に制御されている。
上記オフセット補償動作をｋ＝１からｎに対して順に行い全可変利得増幅回路ＧＣＡ１、ＧＣＡ２、・・・、ＧＣＡｎのオフセット補償動作を１サイクル実施しオフセット補償動作を完了させる。上記オフセット補償動作は２サイクル以上実施しても良い。また、オフセット補償動作時には可変利得増幅器ＧＣＡｋを無信号状態としておくと精度の高いオフセット補償動作を実施することが可能である。上記オフセット補償動作と利得制御動作の時系列の流れの一例を図１３に示す。
図１２の構成によれば、複数のＡＧＣ回路を必要とするシステムにおいても、可変利得増幅器の数のみ増加し、大きな回路規模とチップ面積を要するＡ／Ｄ変換回路とＤ／Ａ変換回路の増加は不要であり、集積回路への搭載が容易な優れたＡＧＣ回路を提供できる。特に音声システムにおいては信号周波数が２０ｋＨｚ以下と比較的低周波数であり、近年のＡ／Ｄ変換回路とＤ／Ａ変換回路の高速化を考慮すると、最小限の回路規模とチップ面積で多チャンネルのＡＧＣ回路を提供できる。
上記のとおり、本発明のＡＧＣ回路はキャパシタを必要とする積分回路を全く使用せず、直流オフセットの非常に少なく多チャンネルでの集積化に適し、特に音声システムへの適用性に優れたＡＧＣ回路である。
本発明の第１の実施の形態に係るＡＧＣ回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路の別の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路に含まれる可変利得増幅回路のさらに別の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路の別の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路のさらに別の構成を示すブロック図である。 図９のＡＧＣ回路に含まれるＡ／Ｄ変換回路の入力ダイナミックレンジを変更するための手段の例を示す図である。 図９のＡＧＣ回路に含まれるＡ／Ｄ変換回路の入力ダイナミックレンジを変更するための別の手段の例を示す図である。 本発明の第２の実施の形態に係るＡＧＣ回路の構成を示すブロック図である。 図１２のＡＧＣ回路の時間的な動作を示すタイミング図である。 本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第１の構成例を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第２の構成例を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第３の構成例を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第４の構成例を示すブロック図である。 本発明の第１の実施の形態に係るＡＧＣ回路におけるオフセット検出回路の第５の構成例を示すブロック図である。
符号の説明
ＧＣＡ１〜ＧＣＡｎ 可変利得増幅回路
Ａｍｐ１ 差動増幅回路
ＡＤ１ Ａ／Ｄ変換回路
ＤＡ１ Ｄ／Ａ変換回路
Ｄｅｔ１ レベル検出回路
Ｄｅｔ２ オフセット検出回路
Ｇｃｔｒｌ１ 利得制御回路
Ｒｅｇ１ レジスタ
Ｃｔｒｌ１〜Ｃｔｒｌ３ モード制御回路
ＭＵＸ１ セレクタ回路
ＧＬａｔｃｈ１〜ＧＬａｔｃｈｎ 利得制御信号保持回路
ＯＬａｔｃｈ１〜ＯＬａｔｃｈｎ オフセット補償信号保持回路

Claims (24)

  1. 入力された信号を増幅する可変利得増幅回路と、
    前記可変利得増幅回路の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
    前記Ａ／Ｄ変換回路の出力信号から前記可変利得増幅回路の出力振幅を検出し、前記可変利得増幅回路の出力振幅と前記予め設定された基準振幅とを比較することにより利得制御信号を生成して前記可変利得増幅回路へ出力する利得制御部と、
    前記Ａ／Ｄ変換回路の出力信号から前記可変利得増幅回路の出力直流オフセット量を検出し、前記可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して前記可変利得増幅回路へ出力するオフセット補償部と、
    を備えたＡＧＣ回路。
  2. 前記可変利得増幅回路は、信号入力端子と、信号出力端子と、前記利得制御信号が入力される利得制御端子と、前記オフセット補償信号が入力されるオフセット補償端子と、基準電圧が入力される基準電圧端子と、出力端子が前記信号出力端子となる差動増幅回路と、前記オフセット補償端子と前記差動増幅回路の反転入力端子との間に接続された第１の可変抵抗と、前記差動増幅回路の反転入力端子と出力端子との間に接続された第２の可変抵抗と、前記信号入力端子と前記差動増幅回路の非反転入力端子との間に接続された第３の可変抵抗と、前記差動増幅回路の非反転入力端子と前記基準電圧端子との間に接続された第４の可変抵抗とからなり、前記第１から第４までの可変抵抗は前記利得制御端子から入力される前記利得制御信号に応じて抵抗値を変化させる請求項１記載のＡＧＣ回路。
  3. 前記基準振幅はレジスタにより設定される請求項１記載のＡＧＣ回路。
  4. 前記利得制御部は、前記Ａ／Ｄ変換回路の出力信号から前記可変利得増幅回路の出力振幅を検出するレベル検出回路と、前記レベル検出回路により検出された前記可変利得増幅回路の出力振幅と前記予め設定された基準振幅とを比較することにより利得制御信号を生成して前記可変利得増幅回路へ出力する利得制御回路とからなる請求項１記載のＡＧＣ回路。
  5. 前記オフセット補償部は、前記Ａ／Ｄ変換回路の出力信号から前記可変利得増幅回路の出力直流オフセット量を検出するオフセット検出回路と、前記オフセット検出回路により検出された前記可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して前記可変利得増幅回路へ出力するオフセット補償回路とからなる請求項１記載のＡＧＣ回路。
  6. 前記オフセット補償回路はＤ／Ａ変換回路からなる請求項５記載のＡＧＣ回路。
  7. 前記オフセット検出回路が前記Ａ／Ｄ変換回路の出力信号の低域成分を抽出するローパスフィルタからなる請求項５記載のＡＧＣ回路。
  8. 前記オフセット検出回路が前記Ａ／Ｄ変換回路の出力信号の高域成分を抽出するハイパスフィルタと、前記Ａ／Ｄ変換回路の出力信号から前記ハイパスフィルタの出力信号を減じる減算器とからなる請求項５記載のＡＧＣ回路。
  9. 前記オフセット検出回路が前記Ａ／Ｄ変換回路の出力信号の低域成分を抽出するローパスフィルタと、前記ローパスフィルタの出力信号と所定の基準データとを比較する比較器と、前記比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる請求項５記載のＡＧＣ回路。
  10. 前記オフセット検出回路が前記Ａ／Ｄ変換回路の出力信号の高域成分を抽出するハイパスフィルタと、前記Ａ／Ｄ変換回路の出力信号から前記ハイパスフィルタの出力信号を減じる減算器と、前記減算器の出力信号と所定の基準データとを比較する比較器と、前記比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる請求項５記載のＡＧＣ回路。
  11. 前記オフセット検出回路が、前記Ａ／Ｄ変換回路の出力信号の上側ピーク値を検出する上側ピーク値検出器と、前記Ａ／Ｄ変換回路の出力信号の下側ピーク値を検出する下側ピーク値検出回路と、前記上側ピーク値と前記下側ピーク値との中央値を算出する中央値演算部とからなる請求項５記載のＡＧＣ回路。
  12. 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、それぞれ異なる抵抗値を有し前記利得制御信号に応じて選択される複数の抵抗からなる請求項１記載のＡＧＣ回路。
  13. 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、ゲートに入力される前記利得制御信号に応じてドレイン抵抗が変化するＭＯＳＦＥＴからなる請求項１記載のＡＧＣ回路。
  14. 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、電流の形で流れる前記利得制御信号に応じて順方向抵抗が変化するダイオードからなる請求項１記載のＡＧＣ回路。
  15. 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、それぞれ異なる抵抗値を有し前記利得制御信号に応じて選択される複数の抵抗と、ゲートに入力される前記利得制御信号に応じてドレイン抵抗が変化するＭＯＳＦＥＴと、電流の形で流れる前記利得制御信号に応じて順方向抵抗が変化するダイオードとの何れか少なくとも２つの組み合わせからなる請求項１記載のＡＧＣ回路。
  16. 前記可変利得増幅回路は、入力直流バイアスと出力直流バイアス電圧とが異なる、バイアスシフト機能を備えている請求項１記載のＡＧＣ回路。
  17. 前記利得制御部と前記オフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を有する請求項１記載のＡＧＣ回路。
  18. 前記利得制御部と前記オフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を備え、前記出力保持手段により出力値を保持している状態において前記出力保持手段で使用しない回路部の動作を休止させる低消費電流モードで前記利得制御部と前記オフセット補償部とのいずれか一方または両方を動作させるモード制御回路を備えた請求項１記載のＡＧＣ回路。
  19. 前記利得制御部と前記オフセット補償部との両方が、出力値を保持する出力値保持手段を備え、前記利得制御部が前記出力保持手段により出力値を保持している期間は前記オフセット補償部がオフセット補償動作を行うとともに、前記オフセット補償部が前記出力保持手段により出力値を保持している期間は前記利得制御部が利得制御動作を行うというように、前記利得制御部と前記オフセット補償部とが排他的動作を行わせるモード制御回路を備えた請求項１記載のＡＧＣ回路。
  20. 前記利得制御部が利得制御動作を行っている期間の前記Ａ／Ｄ変換回路の１ＬＳＢに相当する電圧値と、前記オフセット補償部がオフセット補償動作を行っている期間の前記Ａ／Ｄ変換回路の１ＬＳＢに相当する電圧値が異なることで、前記利得制御部が利得制御動作を行っている期間の前記Ａ／Ｄ変換回路の入力ダイナミックレンジと、前記オフセット補償部がオフセット補償動作を行っている期間の前記Ａ／Ｄ変換回路の入力ダイナミックレンジとが異なることを特徴とする請求項１９記載のＡＧＣ回路。
  21. 前記利得制御部が利得制御動作を行っている期間の前記Ａ／Ｄ変換回路の入力段増幅器の利得と、前記オフセット補償部がオフセット補償動作を行っている期間の前記Ａ／Ｄ変換回路の入力段増幅器の利得が異なることで、前記利得制御部が利得制御動作を行っている期間の前記Ａ／Ｄ変換回路の入力ダイナミックレンジと、前記オフセット補償部がオフセット補償動作を行っている期間の前記Ａ／Ｄ変換回路の入力ダイナミックレンジとが異なることを特徴とする請求項１９記載のＡＧＣ回路。
  22. 前記Ａ／Ｄ変換回路の入力ダイナミックレンジを決定する基準電圧について、前記利得制御部が利得制御動作を行っている期間の前記基準電圧と、前記オフセット補償部がオフセット補償動作を行っている期間の前記基準電圧が異なることで、前記利得制御部が利得制御動作を行っている期間の前記Ａ／Ｄ変換回路の入力ダイナミックレンジと、前記オフセット補償部がオフセット補償動作を行っている期間の前記Ａ／Ｄ変換回路の入力ダイナミックレンジとが異なることを特徴とする請求項１９記載のＡＧＣ回路。
  23. 複数の前記可変利得増幅回路を備え、前記利得制御部は複数の前記可変利得増幅回路を利得制御し、前記オフセット補償部は複数の前記可変利得増幅回路をオフセット補償する請求項１記載のＡＧＣ回路。
  24. 前記利得制御部は複数の前記可変利得増幅回路を時分割で利得制御し、前記オフセット補償部は複数の前記可変利得増幅回路を時分割でオフセット補償する請求項２３記載のＡＧＣ回路。
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