JPWO2008010302A1 - Plasma display apparatus and plasma display panel driving method - Google Patents

Plasma display apparatus and plasma display panel driving method Download PDF

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外与志 河田
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Abstract

アドレス駆動と維持駆動を同じタイミングで並行させて行う新しい駆動方式のＰＤＰ装置の駆動回路を、ＩＣ化可能な構成で実現したＰＤＰ装置が記載されており、３電極ＡＣ面放電方式のプラズマディスプレイパネルと、複数の第１の電極を駆動する第１のドライバ回路と、３電極を駆動するドライバ回路と、ドライバ回路を制御する制御回路と、を備えるプラズマディスプレイ装置において、制御回路は、前複数の第１の電極と第２の電極に交互に走査パルスを順次印加しながらアドレス駆動動作を行い、少なくとも一部の表示ラインで、アドレス駆動動作と維持駆動動作を並行して実行するように制御する。A plasma display panel of a three-electrode AC surface discharge method is described, in which a drive circuit of a new drive method PDP device that performs address drive and sustain drive in parallel at the same timing is realized with a configuration that can be integrated into an IC. A plasma display device comprising: a first driver circuit that drives a plurality of first electrodes; a driver circuit that drives three electrodes; and a control circuit that controls the driver circuit. Address drive operation is performed while sequentially applying scan pulses to the first electrode and the second electrode in sequence, and control is performed so that address drive operation and sustain drive operation are performed in parallel on at least some display lines. .

Description

本発明は、近年、テレビやモニタとして普及が進んでいるフラットディスプレイ装置において、特に、表示大画面化の進展が著しいプラズマディスプレイ装置（ＰＤＰ装置）の駆動回路および駆動方法の改善により、各種の表示性能を向上させることが可能な新しい駆動方式およびこれを適用したプラズマディスプレイ装置に関し、特に３電極型ＡＣ面放電方式のプラズマディスプレイパネル（ＰＤＰ）のサブフレーム方式のプラズマディスプレイ装置および駆動方法に関する。   The present invention is applied to various display devices in flat display devices that have been widely used in recent years as televisions and monitors, in particular, by improving the driving circuit and driving method of a plasma display device (PDP device) whose display is greatly enlarged. The present invention relates to a new driving method capable of improving performance and a plasma display device to which the driving method is applied, and more particularly to a sub-frame type plasma display device and driving method for a three-electrode AC surface discharge type plasma display panel (PDP).

フラットディスプレイパネルを利用したフラットディスプレイ装置は，従来のブラウン管に置き換わり、小型から大型まで広い範囲に渡り実用化が進められつつある。特に大型分野では、ＰＤＰがその原理構成上の特性を生かすことにより、普及の主流として商品化が図られつつある。
そして、今後のさらなる広範囲な普及を促すためには、装置自身の低価格化と共に、表示性能の更なる向上やその他機能面での一段の向上が望まれている。
更に、現在、ＥＭＩ等含めてさまざまな環境負荷への影響を低減する要求が強くなりつつあり、今後の一般家庭への広範囲な普及のためには、更なるそれらの低減が必要である。
図１は，大画面ディスプレイ装置として普及が進んでいる３電極型ＡＣ面放電方式のＰＤＰパネルの断面模式図を示している。
３電極型ＡＣ面放電方式のＰＤＰパネルは，前面ガラス１５と背面ガラス１１の２枚のガラス基板によって構成されており，前面ガラス基板１５には，維持電極のＢＵＳ電極１７と透明電極１６とで構成される共通維持電極（Ｘ電極：Ｘ１，Ｘ２〜Ｘｎ），および走査電極（Ｙ電極：Ｙ１，Ｙ２〜Ｙｎ）を備えている。これらのＸ電極およびＹ電極は交互に配置されている。Ｘ電極およびＹ電極上に誘電体層１８が形成され、誘電体層１８の上にはＭｇＯなどの保護膜１９が形成されている。ＢＵＳ電極１７は高い導電性を有し、透明電極１６の導電性を補うよう機能する。誘電体層１８は壁電荷による放電を維持するよう機能し、低融点ガラスからなる。
また，背面ガラス基板にはＸ電極およびＹ電極と直交する形でアドレス電極（Ａ１，Ａ２〜Ａｍ）１２を備えている。このアドレス電極１２の上に誘電体層１３が形成され、更に誘電体層１３上においてアドレス電極１２の間隙に対応する位置に隔壁１４が形成されている。
隔壁１４間には誘電体層１３および隔壁側壁を覆うように蛍光体層Ｒ、Ｇ、Ｂが形成される。この蛍光体層Ｒ、Ｇ、Ｂは赤、緑、青の３色に対応する。ＰＤＰ駆動時にはＸ電極とＹ電極との間の放電によって紫外線が生じ、蛍光体層Ｒ、Ｇ、Ｂが紫外線で励起され発行することにより画像表示が行われる。
Ｘ電極およびＹ電極が設けられた前面ガラス１５とアドレス電極が設けられた背面ガラスとの間には、ネオンとキセノンの混合ガスなどの放電ガスが充填される。Ｘ電極およびＹ電極とアドレス電極とが交差する部分の空間が、１つの放電セル（画素）を構成する。
図２は，この３電極型ＡＣ面放電方式のＰＤＰ装置の全体構成を示し、特にＰＤＰパネル１００に対する駆動回路の主要部を示すブロック図である。図２に示される駆動回路は、アドレスドライバ回路１１１、走査ドライバ回路１１２、Ｙ共通ドライバ回路１１３、Ｘ共通ドライバ回路１１４、および制御回路１１５を含む。制御回路１１５は、表示データ制御部１１６、走査ドライバ制御部１１７、および共通ドライバ制御部１１８を含む。更に、表示データ制御部１１６はフレームメモリ１１９を含む。
制御回路１１５は、外部より入力されるクロック信号ＣＬＫ、表示データＤ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣなどに応じてパネル駆動を制御するための制御信号を生成する。具体的には、表示データ制御部１１６が、表示データＤを受け取りフレームメモリ１１９に格納し、クロックＣＬＫに同期してフレームメモリ１１９の表示データＤに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレスドライバ回路１１１に供給される。また、走査ドライバ制御部１１７は、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣに同期して、走査ドライバ回路１１２を制御する走査ドライバ制御信号を生成する。また共通ドライバ制御部１１８は、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣに同期して、Ｙ共通ドライバ回路１１３およびＸ共通ドライバ回路１１４を駆動する。
アドレスドライバ回路１１１は、表示データ制御部１１６からのアドレス制御信号に応じて動作し、表示データに対応したアドレスパルスを各アドレス電極Ａ１乃至Ａｍに印加する。走査ドライバ回路１１２は、走査ドライバ制御部１１７からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。走査ドライバ回路１１２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次走査パルスを印加するのに同期して、アドレスドライバ回路１１１がアドレスパルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）１０３の表示（点灯）・不表示（非点灯）（選択／非選択）を制御する。
Ｙ共通ドライバ回路１１３によりＹ電極Ｙ１乃至Ｙｎにサスティンパルスを印加し、Ｘ共通ドライバ回路１１４によりＸ電極Ｘ１乃至Ｘｎにサスティンパルスを印加する。サスティンパルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。
アドレスドライバ回路１１１はアドレスドライバＩＣより構成され、走査ドライバ回路１１２は走査ドライバＩＣより構成される。
図３は，図２の駆動回路の動作として，画像表示を行うために各電極に印加する基本的な駆動波形を示すものである。ＰＤＰの駆動期間は、リセット期間、アドレス期間、およびサスティン期間とからなっており，リセット期間において各表示画素の初期化を行い、次のアドレス期間において表示（点灯）する画素を選択し，最後のサスティン期間において選択された画素を発光させることで，所定の明るさでの表示を行っている。
まずリセット期間においては、走査電極であるＹ電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎとに対して、図示されるようなリセットパルスを印加することで、全ての表示セルの状態を一斉に初期状態に設定する。すなわち、前回表示されたセルも表示されなかったセルも、同一の状態に初期化される。
アドレス期間においては，走査電極であるＹ電極Ｙ１乃至Ｙｎに順次−Ｖｙレベルの走査パルスを印加していくことで、Ｙ電極Ｙ１乃至Ｙｎを順次一本ずつ走査する。Ｙ電極への走査パルスの印加に同期させて、各アドレス電極Ａ１乃至Ａｍに対し、Ｖａレベルのアドレスパルスを印加することにより、各走査ライン上の画素選択を行う。
次のサスティン期間においては，全ての走査電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎに対し、共通のＶｓレベル（Ｖｓｙ、Ｖｓｘ）のサスティンパルス（維持電圧パルス）を交互に印加することにより、先のアドレス期間で選択された画素を発光させ，サスティンパルスの連続印加により所定輝度での表示を行っている。
また，このような一連の駆動波形の基本動作を組合せて、発光回数を制御することにより、濃淡の階調表示を行うことも可能であり、現在、広く採用されているサブフレーム方式による階調表示方式について図４に示す。
図４では、１０個のサブフレームにより１０２４階調の濃淡表示を行う場合について示しており、各サブフレームは上述の通りリセット期間、アドレス期間とサスティン期間とからなっている。各サブフレームにおいて、リセット期間とアドレス期間については、略同じ駆動を行うが、サスティン期間については各サブフレーム毎にサスティンパルス数を変えてあり、この異なるサスティンパルス数即ちサブフレームの組み合せにより、任意の階調表示を行うようにしている。この１０個の各サブフレームに対するサスティンパルス数を割り当てる方法は様々であるが、一般的には、２進数のべき乗に相当する、２０＝１、２１＝２、２２＝４、…、２９＝５１２の数になるように選んであり、これらの任意の組合せにより最大１０２４階調の濃淡表示を行うことが可能である。
上述した通り、従来のサブフレーム方式による階調表示方式では、各サブフレームにおいて、リセット期間とアドレス期間とは時間的に分離されたサスティン期間におけるサスティンパルス数を制御することにより、任意の階調表示を行うものあって、リセット期間、アドレス期間、サスティン期間という明確に分かれた駆動タイミングにより時系列的に制御を行うため、比較的制御が容易であるという特長はあるものの、一方では、一連の時系列駆動のためのそれぞれの時間を確保する必要があり、各サブフレームの時間が長くなってしまうという欠点がある。
一連のサブフレームの組合せをフレームと称しており、１フレームは表示のちらつきを防止するため６０Ｈｚ以上で繰り返す必要がある関係上、１フレームに許される時間は１６．７ｍｓ以内である。このような時間的制約があるため、サブフレームの時間が長くなってしまうとサブフレームの数が少なくなり、このため、十分な階調数が得られないという課題がある。
逆に階調数確保のため、サブフレーム数を優先させて確保しようとすると、リセット期間、アドレス期間、サスティン期間のそれぞれの駆動に割り当てられる時間が十分でなくなり、その結果、動作マージンや駆動の安定性が悪くなって誤表示等の問題が発生し易いという課題が生じることになる。
また、上述のように複数の駆動期間に明確に分かれており、異なる駆動期間では異なる駆動動作をするので、必要とされる駆動電流量が駆動期間ごとに大きく異なることになる。具体的には、サスティン期間で必要な電流量が他の期間で必要な電流量に比べて極端に大きくなり、消費電流の変動が大きくなってしまうという問題が生じる。
電源の電流変動成分（リップル電流）が大きいと、その変動成分の最大値（ピーク電流）を満足する安定化回路等の制御回路や容量の大きい配線系の回路素材を備える必要があり、複雑、高価になりコスト的に不利である。更には、ピーク電流成分が大きくなることにより、駆動回路系からのノイズ信号の放射が大きくなり、回路制御の誤動作が発生し易くなったり、電磁界エネルギーの放射による周囲環境への影響が大きくなり易いという課題もある。
上記のような問題を解決するため、本出願人は、日本国特許出願２００５−３６５０９８で、階調表示性能とパネル駆動特性を向上させる新しい階調駆動方式を提案している。
図５から図７は、上記の先願に記載された新しい方式の基本原理構成を説明する図である。ここでは、表示ラインがＬ１〜Ｌ１０までの１０表示ラインで、階調の表示駆動として１フレームが１０サブフレームで構成されている場合を例として説明する。図５はフレーム構成を、図６はサブフレームＳＦ１乃至ＳＦ３を、図７はサブフレームＳＦ９およびＳＦ１０における駆動タイミングについて模式的に示している。
図５のフレーム構成に示すように、１フレーム１６．６７ｍｓに対して、均等に割り当てるようにしてサブフレームＳＦ１〜ＳＦ１０（１．６６７ｍｓ）を設ける。
図６および図７に示すように、各サブフレームは、Ｒ：リセット駆動、Ａ：アドレス駆動およびＳ：維持駆動の３種類の駆動から構成し、各サブフレームは、それぞれの駆動タイミングＴ０〜Ｔ１１で時間制御される。
まず、最初のサブフレームＳＦ１から駆動を開始するが、図６の（Ａ）に示すように、その先頭のタイミングＴ０において全ての表示ラインに対してＲ：リセット駆動を行うことにより、全ての表示セルの状態を一斉に初期状態に設定する。これは、引き続くＳＦ２〜ＳＦ１０に対しても同じで、同じＴ０にてリセット駆動を行うようにする。
リセット駆動のあとは、各表示ラインに対して、順次、アドレス（スキャン）動作と維持動作を行うアドレス・サスティン期間を開始する。
ＳＦ１のアドレス・サスティン期間においては、まず、Ｔ１においてＬ１に対してアドレス駆動を行い、次に、Ｔ２においてＬ２、〜、Ｔ１０においてＬ１０のように順次タイミングの進みと同時にアドレス駆動を進める。
この時、この新方式の動作における特徴は、Ｔ２においてＬ２のアドレス駆動を行うと同時に、先にアドレス駆動を行ったＬ１に対して並行して維持駆動を行う点にあり。同様に、Ｔ３においては、Ｌ３のアドレス駆動を行うと同時に、先にアドレス駆動を行ったＬ１とＬ２に対して並行して維持駆動を行うようにして、この動作をＴ１０まで繰り返す。
そして、最後のＴ１１においては、この前にアドレス駆動を行ったＬ１０を含めて全ての表示ラインに対して維持駆動のみを行った後、アドレス・サスティン期間を終了する。
以上のＳＦ１に対するアドレス・サスティン期間の終了により、Ｌ１に対しては１０回の維持駆動、Ｌ２に対しては９回の維持駆動、〜、Ｌ１０に対しては１回の維持駆動がなされ、それぞれ表示ラインに対して異なる回数の維持駆動による階調駆動が成されていることになる。
以上のＳＦ１の後は、次のＳＦ２に移り、図６の（Ｂ）に示すように、リセット期間およびアドレス・サスティン期間を行う。そして、この新方式の動作における特徴によれば、このＳＦ２において、最初のタイミングであるＴ１においてアドレス駆動を開始する表示ラインをＳＦ１と異なる表示ラインとする点にあり、図ではＬ１に隣接したＬ２よりアドレス駆動を開始するようにする。
そして、同様に、アドレス駆動を終了した表示ラインには維持駆動を並行させて行う動作を行うことにより、ＳＦ２の終了後においては、各表示ラインに対する維持駆動の回数をＳＦ１とは異なるものとして、異なる階調表示を可能とする。
さらに、図６の（Ｃ）、図７の（Ａ）および（Ｂ）に示すように、引き続くＳＦ３、〜、ＳＦ１０に対して順次、同様に、アドレス駆動を行う表示ラインを異ならせることにより、１サブフレームの終了後には、全ての表示ラインに対して１〜１０の維持駆動回数を均等に分配することを可能とする。
また、全ての維持駆動回数を積算することにより（１＋２＋３＋・・・＋１０）、最小１から最大５５の維持駆動回数を全ての表示ラインに対して均等に分配することが可能であり、これにより、トータルとして５５段階の階調表示を可能とする。
以上に示したＳＦ１〜ＳＦ１０においては、それぞれのタイミングをＴ１１までとしたが、これをさらに増やすことにより、維持駆動回数を適宜増やすことも可能であり、その意味で階調表現に対する大きな自由度を有するものである。
いずれにしても、上記の先願に記載された新しい駆動方式では、サスティン期間を実質的に長くして維持駆動回数を増加させて輝度を増加させることができ、従来例に比べて維持駆動を行う時間が分散されるので、駆動回路や電磁放射を低減できる。
特開２００３−３４５２９２ Flat display devices using flat display panels have been put to practical use in a wide range from small to large, replacing conventional cathode ray tubes. Particularly in large fields, PDPs are being commercialized as the mainstream of popularization by taking advantage of the characteristics of the principle configuration.
In order to promote further widespread use in the future, it is desired to further improve the display performance and further improve other functions as well as lower the cost of the device itself.
Furthermore, nowadays, there is an increasing demand for reducing the influence on various environmental loads including EMI, and further reduction thereof is necessary for the widespread use in general households in the future.
FIG. 1 is a schematic cross-sectional view of a three-electrode AC surface discharge type PDP panel that is widely used as a large-screen display device.
The three-electrode AC surface discharge type PDP panel is composed of two glass substrates, a front glass 15 and a rear glass 11. The front glass substrate 15 includes a BUS electrode 17 and a transparent electrode 16 as sustain electrodes. A common sustaining electrode (X electrodes: X1, X2 to Xn) and scanning electrodes (Y electrodes: Y1, Y2 to Yn) are provided. These X electrodes and Y electrodes are arranged alternately. A dielectric layer 18 is formed on the X and Y electrodes, and a protective film 19 such as MgO is formed on the dielectric layer 18. The BUS electrode 17 has high conductivity and functions to supplement the conductivity of the transparent electrode 16. The dielectric layer 18 functions to maintain discharge due to wall charges and is made of low-melting glass.
Further, the back glass substrate is provided with address electrodes (A1, A2 to Am) 12 in a form orthogonal to the X electrode and the Y electrode. A dielectric layer 13 is formed on the address electrode 12, and a partition wall 14 is formed on the dielectric layer 13 at a position corresponding to the gap between the address electrodes 12.
Phosphor layers R, G, and B are formed between the barrier ribs 14 so as to cover the dielectric layer 13 and the barrier rib side walls. The phosphor layers R, G, and B correspond to three colors of red, green, and blue. When the PDP is driven, ultraviolet rays are generated by the discharge between the X electrode and the Y electrode, and the phosphor layers R, G, and B are excited and emitted by the ultraviolet rays to display an image.
A discharge gas such as a mixed gas of neon and xenon is filled between the front glass 15 provided with the X electrode and the Y electrode and the rear glass provided with the address electrode. A space where the X electrode, the Y electrode, and the address electrode intersect constitute one discharge cell (pixel).
FIG. 2 is a block diagram showing the overall configuration of this three-electrode AC surface discharge type PDP apparatus, and in particular a main part of a drive circuit for the PDP panel 100. 2 includes an address driver circuit 111, a scan driver circuit 112, a Y common driver circuit 113, an X common driver circuit 114, and a control circuit 115. The control circuit 115 includes a display data control unit 116, a scan driver control unit 117, and a common driver control unit 118. Further, the display data control unit 116 includes a frame memory 119.
The control circuit 115 generates a control signal for controlling panel driving according to a clock signal CLK, display data D, vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC, and the like input from the outside. Specifically, the display data control unit 116 receives the display data D, stores it in the frame memory 119, and generates an address control signal corresponding to the display data D in the frame memory 119 in synchronization with the clock CLK. The address control signal is supplied to the address driver circuit 111. In addition, the scan driver control unit 117 generates a scan driver control signal for controlling the scan driver circuit 112 in synchronization with the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC. The common driver control unit 118 drives the Y common driver circuit 113 and the X common driver circuit 114 in synchronization with the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC.
The address driver circuit 111 operates in response to an address control signal from the display data control unit 116, and applies an address pulse corresponding to display data to each of the address electrodes A1 to Am. The scan driver circuit 112 operates in response to a scan driver control signal from the scan driver control unit 117, and drives each of the scan electrodes (Y electrodes) Y1 to Yn independently. In synchronization with the scanning driver circuit 112 sequentially applying scanning pulses to the scanning electrodes (Y electrodes) Y1 to Yn, the address driver circuit 111 applies the address pulses to the address electrodes A1 to Am for display. A cell is selected, and display (lighting) / non-display (non-lighting) (selection / non-selection) of each cell (pixel) 103 is controlled.
A sustain pulse is applied to the Y electrodes Y1 to Yn by the Y common driver circuit 113, and a sustain pulse is applied to the X electrodes X1 to Xn by the X common driver circuit 114. By applying the sustain pulse, a sustain discharge is generated between the X electrode and the Y electrode in the cell selected as the display cell.
The address driver circuit 111 is composed of an address driver IC, and the scan driver circuit 112 is composed of a scan driver IC.
FIG. 3 shows basic drive waveforms applied to the respective electrodes for image display as the operation of the drive circuit of FIG. The driving period of the PDP is composed of a reset period, an address period, and a sustain period. Each display pixel is initialized in the reset period, and a pixel to be displayed (lighted) in the next address period is selected. Display at a predetermined brightness is performed by causing the selected pixels to emit light during the sustain period.
First, in the reset period, by applying a reset pulse as shown to the Y electrodes Y1 to Yn and the common X electrodes X1 to Xn which are scanning electrodes, the state of all the display cells is initialized at the same time. Set to state. That is, the previously displayed cell and the cell that was not displayed are initialized to the same state.
In the address period, the Y electrodes Y1 to Yn are sequentially scanned one by one by sequentially applying a scan pulse of −Vy level to the Y electrodes Y1 to Yn which are scan electrodes. In synchronization with the application of the scan pulse to the Y electrode, a Va level address pulse is applied to each of the address electrodes A1 to Am to perform pixel selection on each scan line.
In the next sustain period, a common Vs level (Vsy, Vsx) sustain pulse (sustain voltage pulse) is alternately applied to all the scan electrodes Y1 to Yn and the common X electrodes X1 to Xn. The selected pixels are caused to emit light during the address period, and display with a predetermined luminance is performed by continuous application of sustain pulses.
In addition, by controlling the number of times of light emission by combining the basic operations of such a series of drive waveforms, it is possible to perform gradation display of light and shade. The display method is shown in FIG.
FIG. 4 shows a case where 1024 grayscale display is performed by 10 subframes, and each subframe is composed of a reset period, an address period, and a sustain period as described above. In each subframe, substantially the same drive is performed for the reset period and the address period, but for the sustain period, the number of sustain pulses is changed for each subframe. Gradation display is performed. There are various methods for assigning the number of sustain pulses for each of the ten subframes, but in general, 2 0 = 1, 2 1 = 2, 2 2 = 4,. The number is selected so as to be 2 9 = 512, and it is possible to perform grayscale display with a maximum of 1024 gradations by any combination thereof.
As described above, in the gradation display method using the conventional subframe method, any gradation can be obtained by controlling the number of sustain pulses in the sustain period in which the reset period and the address period are temporally separated in each subframe. There is a display, and since control is performed in time series with clearly divided drive timings of reset period, address period, and sustain period, there is a feature that it is relatively easy to control, but on the other hand, a series of Each time for time series driving needs to be secured, and there is a disadvantage that the time of each subframe becomes long.
A combination of a series of subframes is referred to as a frame. Since one frame needs to be repeated at 60 Hz or more in order to prevent display flicker, the time allowed for one frame is within 16.7 ms. Due to such time constraints, the number of subframes decreases when the time of the subframe becomes long, and there is a problem that a sufficient number of gradations cannot be obtained.
On the other hand, if the number of subframes is prioritized in order to secure the number of gradations, the time allocated for driving each of the reset period, the address period, and the sustain period becomes insufficient, and as a result, the operation margin and the drive The problem that stability will worsen and problems, such as an erroneous display, will generate | occur | produce will arise.
Further, as described above, the driving periods are clearly divided into a plurality of driving periods, and different driving operations are performed in different driving periods. Therefore, the required driving current amount greatly varies from driving period to driving period. Specifically, a problem arises in that the amount of current required in the sustain period becomes extremely large compared to the amount of current required in the other periods, resulting in large fluctuations in current consumption.
If the current fluctuation component (ripple current) of the power supply is large, it is necessary to provide a control circuit such as a stabilization circuit that satisfies the maximum value (peak current) of the fluctuation component and a circuit material of a wiring system with a large capacity. It becomes expensive and disadvantageous in cost. Furthermore, since the peak current component increases, the emission of noise signals from the drive circuit system increases, making it easier for circuit control malfunctions to occur, and the influence of the electromagnetic field energy emission on the surrounding environment increases. There is also a problem that it is easy.
In order to solve the above problems, the present applicant has proposed a new gray scale driving method for improving gray scale display performance and panel drive characteristics in Japanese Patent Application No. 2005-365098.
FIG. 5 to FIG. 7 are diagrams for explaining the basic principle configuration of the new method described in the above-mentioned prior application. Here, a case will be described as an example in which the display lines are 10 display lines from L1 to L10, and one frame is configured by 10 subframes as gradation display driving. FIG. 5 schematically shows the frame configuration, FIG. 6 schematically shows the drive timings in the subframes SF1 to SF3, and FIG. 7 schematically shows the drive timings in the subframes SF9 and SF10.
As shown in the frame configuration of FIG. 5, subframes SF1 to SF10 (1.667 ms) are provided so as to be equally allocated to one frame of 16.67 ms.
As shown in FIGS. 6 and 7, each sub-frame is composed of three types of driving: R: reset driving, A: address driving, and S: sustain driving, and each sub-frame has driving timings T0 to T11. Is time controlled.
First, driving is started from the first sub-frame SF1, and as shown in FIG. 6A, all display is performed by performing R: reset driving for all display lines at the leading timing T0. The cell state is set to the initial state all at once. This is the same for the subsequent SF2 to SF10, and reset driving is performed at the same T0.
After the reset driving, an address sustain period for performing an address (scan) operation and a sustain operation is sequentially started for each display line.
In the address / sustain period of SF1, address driving is first performed on L1 at T1, and then address driving is performed simultaneously with the progress of timing in the order of L2 at T2, and L10 at T10.
At this time, the feature of the operation of this new system is that, at the same time as performing the address driving of L2 at T2, the sustain driving is performed in parallel with L1 that has been address driven first. Similarly, at T3, the address drive of L3 is performed, and at the same time, the sustain drive is performed in parallel with respect to L1 and L2 which have been previously address-driven, and this operation is repeated until T10.
Then, at the last T11, only the sustain drive is performed for all the display lines including L10 for which the previous address drive was performed, and then the address sustain period is ended.
With the end of the address sustain period for SF1, the sustain drive is performed 10 times for L1, 9 sustain drive for L2, and 1 sustain drive for L10. This means that gradation driving is performed for the display line by different numbers of sustain driving.
After the above SF1, the process proceeds to the next SF2, and as shown in FIG. 6B, a reset period and an address sustain period are performed. According to the feature of the operation of this new method, in this SF2, the display line which starts address driving at the first timing T1 is set to a display line different from SF1, and in the figure, L2 adjacent to L1. More address driving is started.
Similarly, by performing an operation in which the sustain drive is performed in parallel on the display line for which the address drive has been completed, the number of times of the sustain drive for each display line is different from that for SF1 after the end of SF2. Different gradation display is possible.
Further, as shown in FIG. 6C, FIG. 7A and FIG. 7B, by sequentially changing the display lines for address driving sequentially to the subsequent SF3 to SF10, After the end of one subframe, it is possible to evenly distribute the number of maintenance drivings 1 to 10 to all the display lines.
Further, by integrating all the sustain drive times (1 + 2 + 3 +... +10), it is possible to evenly distribute the minimum 1 to the maximum 55 drive times to all the display lines. A total of 55 gradations can be displayed.
In the above-described SF1 to SF10, each timing is set to T11. However, by further increasing the timing, it is possible to appropriately increase the number of times of sustain driving, and in that sense, a large degree of freedom for gradation expression is provided. It is what you have.
In any case, with the new driving method described in the previous application, the sustain period can be substantially lengthened to increase the number of times of sustain driving and increase the brightness. Since the time to perform is distributed, the drive circuit and electromagnetic radiation can be reduced.
JP2003-345292

上記の先願は、上記の駆動方式を実現するため、図８に示すような走査ドライバ回路およびＸ電極ドライバ回路の出力段の構成を記載している。走査電極であるＹ電極に、走査パルスＶｄ、サスティンパルス（維持電圧パルス）のＧＮＤとＶｓを独立に印加できる必要があり、図８に示すように、ＧＮＤ、−Ｖｄ、ＧＮＤおよびＶｓを印加する４個のスイッチ２２１〜２２４で構成されるドライバ回路を各Ｙ電極毎に設ける必要がある。図８の構成では、Ｙ電極共通リセット電圧波形発生回路２０３からの電圧を印加するためのダイオード２２７が設けられている。
また、Ｘ電極には、サスティンパルスのＧＮＤとＶｓを独立に印加できる必要があり、図８に示すように、ＧＮＤおよびＶｓを印加する２個のスイッチ２２５および２２６で構成されるドライバ回路を各Ｘ電極毎に設ける必要がある。図８の構成では、Ｘ電極共通リセット電圧波形発生回路２０５からの電圧を印加するためのダイオード２２８が設けられている。
図２に示した従来のＰＤＰ装置では、リセット期間、アドレス期間およびサスティン期間で全てのＹ電極に同時に印加される電圧は２種類であるので、ＩＣ化されたドライバ回路を使用し、ＩＣの電源端子に供給する電圧を切り換えていた。すなわち、走査ドライバ回路１１２は、一般に汎用されているプッシュプル型の２個のスイッチで出力回路が構成されているドライバＩＣで実現されていた。
図８に示したＸ電極ドライバ回路は、同時には２種類の電圧を印加すればよいので、上記汎用のドライバＩＣを使用してドライバＩＣに供給する電圧を切り換えることでは実現できる。
しかし、図８に示したＹ電極ドライバ回路は、いずれかのＹ電極に同時に３種類以上の電圧を印加する必要があり、上記のように汎用タイプのドライバＩＣを使用してドライバＩＣに供給する電圧を切り換えることでは実現できない。そのため、各Ｙ電極ごとに、図８に示したドライバ回路を個別に設ける必要があり、回路規模が非常に大きく、高コストになるという問題がある。
本発明は、このような問題を解決するもので、上記の先願に記載された新しい駆動方式のＰＤＰ装置の駆動回路を、汎用されているドライバＩＣにより実現可能な構成にすることを目的とする。
上記目的を実現するため、本発明のプラズマディスプレイ装置は、上記の先願と同様に、アドレス駆動動作と前記維持駆動動作を並行して実行し、走査パルスを第１の電極と第２の電極に交互に順次印加しながらアドレス駆動動作を行う。
ここで、第１の電極への走査パルスの印加と第２の電極へのサスティンパルスの印加が同期し、第２の電極への走査パルスの印加と第１の電極へのサスティンパルスの印加が同期するようにすれば、第１および第２の電極には、それぞれ同時には２種類の電圧が印加されるだけになるので、第１および第２の電極を駆動するドライバ回路を汎用タイプのドライバＩＣにより実現して、ＩＣ化したドライバ回路の高電位側電源端子および低電位側電源端子に供給する電圧を切り換えることにより駆動が行えるようになる。The above prior application describes the configuration of the output stage of the scan driver circuit and the X electrode driver circuit as shown in FIG. 8 in order to realize the above driving method. It is necessary that the GND and Vs of the scan pulse Vd and the sustain pulse (sustain voltage pulse) can be independently applied to the Y electrode which is the scan electrode. As shown in FIG. 8, GND, −Vd, GND and Vs are applied. A driver circuit composed of four switches 221 to 224 must be provided for each Y electrode. In the configuration of FIG. 8, a diode 227 for applying a voltage from the Y electrode common reset voltage waveform generation circuit 203 is provided.
In addition, it is necessary that GND and Vs of the sustain pulse can be independently applied to the X electrode. As shown in FIG. 8, a driver circuit composed of two switches 225 and 226 for applying GND and Vs is provided. It is necessary to provide for each X electrode. In the configuration of FIG. 8, a diode 228 for applying a voltage from the X electrode common reset voltage waveform generation circuit 205 is provided.
In the conventional PDP device shown in FIG. 2, there are two types of voltages applied simultaneously to all the Y electrodes in the reset period, address period, and sustain period. The voltage supplied to the terminal was switched. That is, the scan driver circuit 112 is realized by a driver IC in which an output circuit is configured by two generally used push-pull type switches.
The X electrode driver circuit shown in FIG. 8 only needs to apply two kinds of voltages at the same time, and can be realized by switching the voltage supplied to the driver IC using the general-purpose driver IC.
However, in the Y electrode driver circuit shown in FIG. 8, it is necessary to apply three or more kinds of voltages to any one of the Y electrodes at the same time, and the general-purpose type driver IC is used to supply the driver IC as described above. It cannot be realized by switching the voltage. Therefore, it is necessary to provide the driver circuit shown in FIG. 8 individually for each Y electrode, and there is a problem that the circuit scale is very large and the cost is high.
An object of the present invention is to solve such problems, and an object of the present invention is to provide a drive circuit for a new drive system PDP device described in the above-mentioned prior application that can be realized by a general-purpose driver IC. To do.
In order to achieve the above object, the plasma display apparatus of the present invention executes the address driving operation and the sustain driving operation in parallel, as in the above-mentioned prior application, and scan pulses are sent to the first electrode and the second electrode. The address driving operation is performed while sequentially applying to each other.
Here, the application of the scan pulse to the first electrode and the application of the sustain pulse to the second electrode are synchronized, and the application of the scan pulse to the second electrode and the application of the sustain pulse to the first electrode are synchronized. If synchronized, only two kinds of voltages are applied to the first and second electrodes at the same time, so that the driver circuit for driving the first and second electrodes is a general-purpose type driver. The driving can be performed by switching the voltage supplied to the high-potential side power supply terminal and the low-potential side power supply terminal of the driver circuit realized by the IC and made into an IC.

図１は、３電極面型ＡＣ面放電方式のＰＤＰパネルの構造を示す図である。
図２は、プラズマディスプレイ装置の全体構成を示す図である。
図３は、プラズマディスプレイ装置の駆動波形図である。
図４は、従来の表示フレーム構成およびサブフレーム構成を示す図である。
図５は、先願に記載された新駆動方式のフレーム構成を説明する図である。
図６は、先願に記載された新駆動方式のサブフレーム構成を説明する図である。
図７は、先願に記載された新駆動方式のサブフレーム構成を説明する図である。
図８は、先願に記載された新駆動方式での駆動回路の構成を示す図である。
図９は、本発明の第１実施例のＰＤＰ装置の構成を示す図である。
図１０は、第１実施例のＰＤＰ装置のＸおよびＹ電極ドライバＩＣの構成を示す図である。
図１１は、第１実施例のＰＤＰ装置の基本的な駆動波形を示す図である。
図１２は、第１実施例のＰＤＰ装置の表示フレームの構成を示す図である。
図１３Ａと図１３Ｂは、第１実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図１４Ａと図１４Ｂは、第１実施例のＰＤＰ装置のサブフレームＳＦ２の駆動波形を示す図である。
図１５Ａと図１５Ｂは、第１実施例のＰＤＰ装置のサブフレームＳＦ１０の駆動波形を示す図である。
図１６は、第２実施例のＰＤＰ装置の表示フレームの構成を示す図である。
図１７Ａと図１７Ｂは、第２実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図１８は、第３実施例のＰＤＰ装置の表示フレームの構成を示す図である。
図１９Ａと図１９Ｂは、第３実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図２０は、第４実施例のＰＤＰ装置のサブフレームＳＦ１の構成を示す図である。
図２１は、第４実施例のＰＤＰ装置のサブフレームＳＦ２の構成を示す図である。
図２２は、第５実施例のＰＤＰ装置の基本的な駆動波形を示す図である。
図２３Ａと図２３Ｂは、第５実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図２４は、第６実施例のＰＤＰ装置の構成を示す図である。FIG. 1 is a diagram showing the structure of a three-electrode surface type AC surface discharge type PDP panel.
FIG. 2 is a diagram showing the overall configuration of the plasma display device.
FIG. 3 is a driving waveform diagram of the plasma display apparatus.
FIG. 4 is a diagram illustrating a conventional display frame configuration and subframe configuration.
FIG. 5 is a diagram for explaining the frame configuration of the new drive method described in the prior application.
FIG. 6 is a diagram for explaining the sub-frame configuration of the new driving method described in the prior application.
FIG. 7 is a diagram for explaining the sub-frame configuration of the new driving method described in the prior application.
FIG. 8 is a diagram showing a configuration of a drive circuit in the new drive system described in the prior application.
FIG. 9 is a diagram showing the configuration of the PDP apparatus according to the first embodiment of the present invention.
FIG. 10 is a diagram illustrating the configuration of the X and Y electrode driver ICs of the PDP device according to the first embodiment.
FIG. 11 is a diagram showing basic drive waveforms of the PDP apparatus of the first embodiment.
FIG. 12 is a diagram illustrating the configuration of the display frame of the PDP device according to the first embodiment.
FIGS. 13A and 13B are diagrams illustrating driving waveforms of the subframe SF1 of the PDP apparatus according to the first embodiment.
14A and 14B are diagrams illustrating drive waveforms of the subframe SF2 of the PDP apparatus according to the first embodiment.
FIGS. 15A and 15B are diagrams illustrating drive waveforms of the subframe SF10 of the PDP apparatus according to the first embodiment.
FIG. 16 is a diagram illustrating a configuration of a display frame of the PDP device according to the second embodiment.
FIGS. 17A and 17B are diagrams illustrating drive waveforms of the subframe SF1 of the PDP apparatus according to the second embodiment.
FIG. 18 is a diagram showing the configuration of the display frame of the PDP apparatus in the third embodiment.
FIGS. 19A and 19B are diagrams illustrating driving waveforms of the subframe SF1 of the PDP apparatus according to the third embodiment.
FIG. 20 is a diagram illustrating a configuration of a subframe SF1 of the PDP device according to the fourth embodiment.
FIG. 21 is a diagram illustrating the configuration of the subframe SF2 of the PDP apparatus in the fourth embodiment.
FIG. 22 is a diagram showing basic drive waveforms of the PDP apparatus in the fifth embodiment.
FIG. 23A and FIG. 23B are diagrams showing drive waveforms in the subframe SF1 of the PDP device in the fifth embodiment.
FIG. 24 is a diagram showing the configuration of the PDP apparatus in the sixth embodiment.

図９は、本発明の第１実施例のプラズマディスプレイ装置（ＰＤＰ装置）の全体構成を示す図である。第１実施例のＰＤＰ装置で使用するプラズマディスプレイパネル（ＰＤＰ）１００は、図１に示した従来のパネルと同じ構成を有する。
図９に示すように、ＰＤＰ装置は、ＰＤＰ１００と、ＰＤＰ１００のアドレス電極（第３の電極）に駆動電圧を印加するアドレスドライバＩＣ１１１と、ＰＤＰ１００のＹ電極（第２の電極）に駆動電圧を印加するＹ電極ドライバＩＣ３０１と、Ｙ電極ドライバＩＣ３０１の高電位側電源端子３０２および低電位側電源端子３０３に駆動電圧を供給するＹ電極側駆動電圧供給回路３１１と、ＰＤＰ１００のＸ電極（第１の電極）に駆動電圧を印加するＸ電極ドライバＩＣ３２１と、Ｘ電極ドライバＩＣ３２１の高電位側電源端子３２２および低電位側電源端子３２３に駆動電圧を供給するＸ電極側駆動電圧供給回路３３１と、を有する。
アドレスドライバＩＣ１１１は、各アドレス電極にアドレスパルスを印加するための回路が複数回路を集積化したもので、複数個のＩＣで構成してもよい。Ｙ電極ドライバＩＣ３０１およびＸ電極ドライバＩＣ３２１は、走査・維持電極であるＹ電極とＸ電極に対して各電極毎に走査パルスやサスティンパルスを印加するための回路を集積化したもので、複数個のＩＣで構成してもよい。
Ｙ電極側駆動電圧供給回路３１１は、内蔵されているスイッチ素子ＳＷＹ１およびＳＷＹ３の制御により、Ｙ電極ドライバＩＣ３０１の高電位側電源端子３０２に供給する電圧をグランド（ＧＮＤ）と維持電圧Ｖｓの間で切り換え、スイッチ素子ＳＷＹ２およびＳＷＹ４の制御により、Ｙ電極ドライバＩＣ３０１の低電位側電源端子３０３に供給する電圧を走査電圧−ＶｄとＧＮＤの間で切り換える。また、Ｙ電極側駆動電圧供給回路３１１は、リセット期間にＹ電極に印加するランプ状に立上るリセット電圧を発生するＹ電極側リセット電圧波形発生回路３１２を有し、Ｙ電極側リセット電圧波形発生回路３１２で発生した電圧を低電位側電源端子３０３を通してＹ電極ドライバＩＣ３０１に供給する。このＹ電極側リセット電圧波形発生回路３１２の接続位置は、後述するように高電位側電源端子３０２にすることも可能である。
同様に、Ｘ電極側駆動電圧供給回路３３１は、内蔵されているスイッチ素子ＳＷＸ１およびＳＷＸ３の制御により、Ｘ電極ドライバＩＣ３２１の高電位側電源端子３２２に供給する電圧をグランド（ＧＮＤ）と維持電圧Ｖｓの間で切り換え、スイッチ素子ＳＷＸ２およびＳＷＸ４の制御により、Ｘ電極ドライバＩＣ３２１の低電位側電源端子３２３に供給する電圧を走査電圧−ＶｄとＧＮＤの間で切り換える。また、Ｘ電極側駆動電圧供給回路３３１は、リセット期間にＹ電極に印加するランプ状に立上るリセット電圧を発生するＹ電極側リセット電圧波形発生回路３３２を有し、Ｘ電極側リセット電圧波形発生回路３３２で発生した電圧を低電位側電源端子３２３を通してＸ電極ドライバＩＣ３２１に供給する。このＸ電極側リセット電圧波形発生回路３３２の接続位置も、同様に高電位側電源端子３２２にすることも可能である。
Ｙ電極ドライバＩＣ３０１およびＸ電極ドライバＩＣ３２１は同じ構成を有し、Ｙ電極側駆動電圧供給回路３１１およびＸ電極側駆動電圧供給回路３２１は同じ構成を有する。
Ｙ電極ドライバＩＣ３０１およびＸ電極ドライバＩＣ３２１は、図１０に示すようなドライバＩＣで構成される。図示のように、このドライバＩＣ３５１は、各出力回路毎にハイサイドスイッチ素子ＨＳＷとローサイドスイッチ素子ＬＳＷが設けられ、複数のハイサイドスイッチ素子ＨＳＷの電源端子側は共通に接続されて高電位側電源端子３５２として外部へ引き出されており、複数のローサイドスイッチ素子ＬＳＷの電源端子側は共通に接続されて低電位側電源端子３５３として外部へ引き出されている。
各出力回路の前段には、これらを制御するロジック回路として、シフトレジスタ３５４、ラッチ回路３５５およびゲート回路３５６が配置され、ゲート回路３５６とハイサイドスイッチ素子ＨＳＷとの間にはレベルシフト回路３５７が設けられている。
図１１は、以上の基本的な駆動回路構成による基本的な駆動波形の一例を示している。ＹＨＶおよびＹＬＶは、Ｙ電極側ドライバＩＣ３０１の高電位側電源端子３０２および低電位側電源端子３０３に印加する電圧を、ＸＨＶおよびＸＬＶは、Ｘ電極側ドライバＩＣ３２１の高電位側電源端子３２２および低電位側電源端子３２３に印加する電圧を示している。なお、ここでは、リセット電圧、走査（スキャン）パルス、アドレスパルス及びサスティン（維持）パルスは、基準となる電圧がすべてグランド電位（ＧＮＤ）であり、ＧＮＤからの電圧でパルスの強度を示すが、ベース電圧はＧＮＤに限定されるものではなく、パルスごとに異なる場合もあり得る。各パルスの基準となる電圧をベース電圧を称することとし、それぞれベースリセット電圧、ベース走査電圧、ベースアドレス電圧およびベースサスティン電圧と称する。
まず、最初のリセット期間の前半においては、Ｙ電極側リセット電圧波形発生回路３１２を動作させ、Ｙ電極側ドライバＩＣ３０１の低電位側電源端子３０３にＹ電極側リセット電圧波形Ｖｗｙを印加する。この時、Ｙ電極側ドライバＩＣ３０１の高電位側電源端子３０２はフローティング状態になるようにＳＷＹ１及びＳＷＹ３がオフされ、Ｘ電極側ドライバＩＣ３２１の高電位側電源端子３２２および低電位側電源端子３２３にはＧＮＤを供給するようにＳＷＸ１およびＳＷＸ４がオンされる。Ｙ電極側リセット電圧波形Ｖｗｙは、ローサイドスイッチ素子ＬＳＷに内蔵されたダイオードを経由して、ランプ状に上昇してピーク電圧に至るリセット電圧パルスを全てのＹ電極に印加する。この時、ＳＷＹ２とＳＷＹ４は当然のことながらオフ状態に設定される。
続いて、同様にＸ電極側に対してＸ電極側リセット電圧波形発生回路３３２を動作させることによりＸ電極側ドライバＩＣ３２１のローサイドスイッチ素子ＬＳＷに内蔵されたダイオードを経由して、ランプ状に上昇してピーク電圧に至るＸ電極側リセット電圧波形Ｖｗｘを全てのＸ電極に印加する。
以上、図９においては、リセット電圧波形発生回路は、ドライバＩＣの低電位側電源端子３０３、３２３側に接続する構成について説明したが、これに限らず、高電位側電源端子３０２、３２２側に接続する構成であってもよい。ただし、この場合は、内蔵ダイオード経由ではなく、ハイサイドスイッチ素子ＨＳＷをオンにしてハイサイドスイッチ素子ＨＳＷ経由でリセット電圧波形をパネルに印加する経路となるが、動作的には同様に作用する（図示は省略する）。
次に、アドレス・サスティン期間に入り、各電極に対して各駆動パルスを印加するが、図では、タイミングＴｉ付近を拡大してその様子を示している。アドレス・サスティン期間では、ＹＨＶ、ＹＬＶ、ＸＨＶおよびＸＬＶが、ＧＮＤ、−Ｖｄ、Ｖｓ、ＧＮＤの組と、Ｖｓ、ＧＮＤ、ＧＮＤ、−Ｖｄの組の間で、各タイミングＴｉごとに切り換えられる。
表示ラインＬｉに対しては、タイミングＴｉでアドレス駆動を行う。ＳＷＸ２をオンにして低電位側電源端子３２３に走査電圧−Ｖｄを供給し、さらにＳＷＸ１をオンにして高電位側電源端子３２２にＧＮＤ電位を供給した状態で、Ｘ電極側ドライバＩＣ３２１のＸｉ電極に接続されたローサイドスイッチ素子ＬＳＷをオンにする。これにより、選択されたＸｉ電極に対し走査（スキャン）パルス（−Ｖｄレベル）が印加される。
この走査パルス（−Ｖｄレベル）の印加と同時に、走査パルスが印加される表示ラインで選択（点灯）する表示セルのアドレス電極に対してアドレスパルス（Ｖａレベル）を印加することにより、表示電極Ｌｉ上の選択された表示セルでアドレス放電が発生し、表示セルのＹ電極およびＹ電極の誘電体面に壁電荷が形成されて、アドレス駆動を終了する。
次に、形成された壁電荷を次々と反転させる維持発光状態に移行させるが、このためにはまず、タイミングＴｉ＋１でＸｉ電極に対してサスティン（維持）パルスを印加する。
この動作は、Ｘ電極側駆動電圧供給回路３３１のＳＷＸ３をオンにして高電位側電源端子３２２に維持電圧（Ｖｓレベル）を印加すると同時にＸ電極ドライバＩＣ３２１のＸｉ電極に接続されているハイサイドスイッチ素子ＨＳＷをオンにし、さらにＳＷＸ４をオンにして低電位側電源端子にＧＮＤ電位を供給することにより、Ｘｉ電極に対しサスティンパルス（Ｖｓレベル）を印加するようにする。
そして、次のタイミングＴｉ＋２でＹｉ電極に対してサスティンパルス（Ｖｓレベル）を印加するが、この動作は、同様にＹ電極ドライバＩＣのハイサイドスイッチ素子と駆動電圧供給回路の制御により印加することが可能である。
以上の動作をその後に続くタイミング毎に行い、サスティンパルス（Ｖｓレベル）をＹｉ／Ｘｉ電極間に交互に印加して、形成された壁電荷を次々と反転させることにより維持発光状態を継続する。
次に、表示ラインＬｉ＋１に対しては、タイミングＴｉ＋１でアドレス駆動を行うようにするが、この時、先にアドレス駆動が行われている表示ラインＬｉに対しては、Ｘｉ電極に対してサスティンパルスＶｓが印加されているため、Ｘ電極ドライバＩＣ３２１およびＸ電極側駆動電圧供給回路３３１は既に使われていることになり、Ｘ電極側より走査パルスを印加することはできない。
そこで、このタイミングＴｉ＋１においては、Ｙ電極側より走査パルスを印加するようにする。そのため、Ｙ電極側ドライバＩＣ３０１のＹｉ＋１電極に接続されたローサイドスイッチ素子ＬＳＷをオンにすると同時にＹ電極側駆動電圧供給回路３１１のＳＷＹ２をオンにして低電位側電源端子３０３に走査電圧−Ｖｄを印加し、さらにＳＷＹ１をオンにして高電位側電源端子にＧＮＤ電位を供給することにより、選択されたＹｉ＋１電極に対し走査パルス（−Ｖｄレベル）を印加するようにする。
この時同様に、選択されたアドレス電極に対してアドレスパルス（Ｖａレベル）を印加することにより、表示電極Ｌｉ＋１上の選択された表示セルに壁電荷を形成して、アドレス駆動を終了する。
引き続き同様に、形成された壁電荷を反転させる維持発光状態に移行させるが、タイミングＴｉ＋２においては先の表示ラインＬｉのＹｉ電極に対してサスティンパルス（Ｖｓレベル）が印加される関係上、Ｙ電極ドライバＩＣ３０１およびＹ電極側駆動電圧供給回路３１１の状態はサスティンパルスを出力できる状態になっており、同じタイミングで同様な制御によりＹｉ＋１電極に対してもサスティンパルスを印加することが可能である。
以下、タイミングＴｉ＋３においては同様の制御によりＸｉ電極に対してと同様にＸｉ＋１電極に対してもサスティンパルスを印加することが可能である。
以降、引き続くタイミング毎に同様に切り替え制御することにより、サスティンパルス（Ｖｓレベル）をＹｉ＋１／Ｘｉ＋１電極間に交互に印加して、形成された壁電荷を連続させて反転させることにより維持発光状態を継続する。
第１実施例のＰＤＰ装置では、表示ラインＬｉ＋１に対しては、タイミングＴｉ＋１でアドレス駆動を行い、同様に、引き続くタイミングにおいてＹｉ＋１／Ｘｉ＋１電極間で交互に維持駆動を行うが、この時、Ｌｉ＋１用のアドレス電極に印加されるアドレスパルス（Ｖａレベル）は、先に駆動されたＬｉ用のサスティンパルス（Ｖｓレベル）と同じタイミングで出力されることになり、先のＬｉの維持駆動動作に影響を与える可能性があるという問題がある。
そこで、第１実施例では、Ｖａ、Ｖｓとも同極性（正極性）に設定することにより、電界が加算されるのを避けるようにすると共に、ＶａレベルをＶｓレベルより相対的に低くして（例：Ｖａ＜１／３Ｖｓ）、セル内のＶａレベルの電界強度を弱めることにより、セル内の維持駆動用の壁電荷への影響を軽減するようにしている。
図１２は、第１実施例のＰＤＰ装置における表示フレームの全体構成を示す図である。第１実施例では、５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成として、９６３階調表示を実現するフレーム構成およびサブフレーム構成を有する。図１３Ａおよび図１３Ｂは合わせて１つの波形図を構成し、第１実施例における第１のサブフレームＳＦ１における駆動波形を示す。図１４Ａおよび図１４Ｂは合わせて１つの波形図を構成し、第１実施例における第１のサブフレームＳＦ２における駆動波形を示す。図１５Ａおよび図１５Ｂは合わせて１つの波形図を構成し、第１実施例における第１のサブフレームＳＦ１０における駆動波形を示す。
５００表示ラインも、サブフレーム数に対応して１０分割する。第１実施例では、全表示ラインを上から順に５０ラインずつ共通駆動ラインとして分割しており、この各共通駆動ライン毎に維持駆動回数は同一としてある。
前述のように１フレーム時間は１６．６６７ｍｓに設定する必要があり、１サブフレーム時間は１．６６７ｍｓとなる。この１サブフレーム時間は、リセット期間とアドレス・サスティン期間に分配して、さらに、アドレス・サスティン期間は、５００表示ラインに対するアドレス駆動と最後にアドレス駆動を行った表示ラインに対する維持駆動１回分のＴ１〜Ｔ５０１のタイミングに分配して駆動する。
最初のサブフレームＳＦ１では、最初にアドレス駆動を行うブロックはＬ１〜Ｌ５０であり、Ｔ５０でＬ５０のアドレス駆動を行った後、このＬ５０に対して維持駆動を行うが、この時間はＴ５０１までであるため、維持駆動の最大回数は４５１となる。
次にアドレス駆動を行うブロックはＬ５１〜Ｌ１００であり、Ｔ１００でＬ１００のアドレス駆動を行った後、Ｌ１００に対する維持駆動は最大４０１回可能であるが、ここでは、制御が比較的容易な２進数の倍数である２５６回に選択してある。
以降に引き続くブロックに対しても、維持駆動回数は２進数の倍数に選択した場合について示してあり、１２８、６４、・・・、１となる。
以上のＳＦ１の終了後は、ＳＦ２の駆動に入り、ＳＦ２ではそのリセット駆動の後、２番目のブロックであるＬ５１よりアドレス駆動を開始する。
従って、維持駆動の回数割り当ては、この２番目のブロックが４５１回、３番目のブロックが２５６回、…、１番目のブロックが１回になる。
以降のブロックに対しても同様に駆動を行い、最後のサブフレームＳＦ１０にて１フレームの駆動を終了する。
以上のように、５０表示ラインのグループごとに各ＳＦの輝度が異なるが、各グループは、１表示フレーム全体では、１番目の輝度のＳＦ（サスティンパルス数４５１）、２番目の輝度のＳＦ（サスティンパルス数２５６）、３番目の輝度のＳＦ（サスティンパルス数１２８）、４番目の輝度のＳＦ（サスティンパルス数６４）、…、１０番目の輝度のＳＦ（サスティンパルス数１）までの組合せが可能であり、９６３階調の階調表示が可能である。
第１実施例のＰＤＰ装置では、上述したような駆動回路構成と、アドレス駆動および維持駆動の制御方法により、維持電極（Ｙ／Ｘ電極）側の主要な駆動回路を、従来から汎用的に使用されているプッシュプル出力型の簡単な方式のドライバＩＣにより構成可能として、これにより、駆動回路全体の低コスト化が実現される。
また第１実施例の構成において、ドライバＩＣの出力回路に要求される耐圧としては、高電位側電源端子と低電位側電源端子に同時に印加される電位レベルの差の絶対値の大きさにより決まるが、同時に印加される電位レベルの組合せはＧＮＤレベルと−ＶｄまたはＶｓレベルとＧＮＤレベルの２通りの場合しか存在しないため、走査電圧｜Ｖｄ｜または維持電圧｜Ｖｓ｜の内の高い方の電圧レベルを保証する耐圧があれば実現可能であり、これによっても駆動回路の低コスト化が可能である。リセット電圧波形の印加時は、ドライバＩＣはフローティング状態で使用されるため、耐圧の問題はなく、考慮する必要はない。
図１６は、本発明の第２実施例のＰＤＰ装置における表示フレームの全体構成を示し、図１７Ａおよび図１７Ｂは合わせて１つの波形図を構成し、第２実施例における第１のサブフレームＳＦ１における駆動波形を示す。第２実施例のＰＤＰ装置は、表示フレームおよびサブフレームの構成を除けば、第１実施例と同じ構成を有する。
第２実施例では、第１実施例と同じ５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成とするが、１０２４階調を表現できるフレーム構成、サブフレーム構成とする。
駆動の分割構成は、第１実施例と同じであるが、アドレス駆動の１番目に対する維持駆動回数が、第１実施例では４５１であったのに対して、５１２に増やしているところが異なる。
このように維持駆動回数を５１２まで増やすには、全ての表示ラインに他対するアドレス駆動が終了した後も必要な分だけタイミングを設けてこの維持駆動を続ける動作を行う。従って、この場合のタイミング数は、５６２でありＴ５６２まで設けてある。これ以外の構成は第１実施例と同じであるので、説明を省略する。
図１８は、本発明の第３実施例のＰＤＰ装置における表示フレームの全体構成を示し、図１９Ａおよび図１９Ｂは合わせて１つの波形図を構成し、第３実施例における第１のサブフレームＳＦ１における駆動波形を示す。第３実施例のＰＤＰ装置は、表示フレームおよびサブフレームの構成を除けば、第１および第２実施例と同じ構成を有する。
第３実施例では、５１２表示ラインのパネルに対して、１６分割の１６サブフレーム構成として、２０４８階調表示を行う。
駆動の分割構成は、上から順に３２表示ライン毎に１６分割しており、この内、最初のブロックから６ブロック目までは２５６回の維持駆動、次の３ブロックに対しては１２８回の維持駆動、残りの７ブロックに対しては、順次２進数の倍数である６４〜１の維持駆動回数に設定してある。
図２０および図２１は、本発明の第４実施例のＰＤＰ装置のサブフレームＳＦ１およびＳＦ２の構成、リセット動作、走査動作、サスティン動作のタイミングを示す。第４実施例のＰＤＰ装置は、サブフレームの構成を除けば、第１実施例と同じ構成を有する。
第４実施例では、第１実施例と同様に、５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成として、９６３階調表示を実現するが、駆動の分割の仕方を連続したブロック単位に分けるのではなく、１０表示ライン毎に飛ばす形でアドレスを行うようにした分割構成の場合である。
従って、ＳＦ１にて最初に駆動されるブロックは、Ｌ１，Ｌ１１，Ｌ２１，・・・、Ｌ４９１となり、次のブロックは、１ライン進めたＬ２，Ｌ１２，Ｌ２２，・・・、Ｌ４９２となる。
以上のように、第４実施例は、第１実施例とはサブフレームのブロック構成が異なるのみで、駆動波形等は同じである。
図２２は、本発明の第５実施例のＰＤＰ装置の基本的な駆動波形の一例を示し、図２３Ａおよび図２３Ｂは、合わせて１つの波形図を構成し、第５実施例における第１のサブフレームＳＦ１における駆動波形を示す。第５実施例のＰＤＰ装置は、駆動波形を除けば第１実施例と同じ構成である。
そこで、第５実施例では、サスティンパルスの幅を若干広くして、Ｙ電極のサスティンパルスとＸ電極のサスティンパルスの位相を相互に重なるように出力するようにしている。これにより、サスティン期間中はＹまたはＸ電極間に維持電圧が常に印加されている状態になり、形成された壁電荷が、ＹまたはＸ電極側に常に引き寄せられた状態を作り出せるため、アドレス電極側からの電圧印加による影響をほぼ無視できるようにすることを可能とする。
図２４は、本発明の第６実施例のＰＤＰ装置の全体構成を示す図である。第６実施例のＰＤＰ装置は、パネル４００のＹ電極とＸ電極の配列が、Ｙ、Ｘ、Ｘ、Ｙ、Ｙ、Ｘの順に配列されている点が第１実施例と異なり、他は第１実施例と同じである。
第１から第５実施例のＰＤＰ装置では、隣接する表示ラインＬｉとＬｉ＋１間のＸｉ電極とＹｉ＋１電極間には、印加するサスティンパルスの位相が相互に異なるため、その間の充放電電力が無駄に消費してしまう。そこで、第６実施例では、パネル４００の電極配置を変更することにより、隣接する維持電極間同士では同位相になるようにして、消費電力の低減を実現している。
上述したように、本願発明によれば、プラズマディスプレイパネルの駆動回路、駆動方法および駆動装置として、簡単で低コストの駆動回路構成によりアドレス駆動と維持駆動を同じタイミングで並行させて行うことを可能とし、これにより、十分なアドレス駆動期間およびサスティン期間を確保するとともに、階調表示性能を向上させて、高輝度でより鮮やかで滑らかな表示を可能とする。FIG. 9 is a diagram showing the overall configuration of the plasma display apparatus (PDP apparatus) of the first embodiment of the present invention. A plasma display panel (PDP) 100 used in the PDP apparatus of the first embodiment has the same configuration as the conventional panel shown in FIG.
As shown in FIG. 9, the PDP device applies a drive voltage to the PDP 100, an address driver IC 111 that applies a drive voltage to the address electrode (third electrode) of the PDP 100, and a Y electrode (second electrode) of the PDP 100. The Y electrode driver IC 301, the Y electrode side drive voltage supply circuit 311 for supplying drive voltage to the high potential side power supply terminal 302 and the low potential side power supply terminal 303 of the Y electrode driver IC 301, and the X electrode (first electrode) of the PDP 100 And the X electrode driver IC 321 for applying a drive voltage, and an X electrode side drive voltage supply circuit 331 for supplying a drive voltage to the high potential side power supply terminal 322 and the low potential side power supply terminal 323 of the X electrode driver IC 321.
The address driver IC 111 is formed by integrating a plurality of circuits for applying an address pulse to each address electrode, and may be configured by a plurality of ICs. The Y electrode driver IC 301 and the X electrode driver IC 321 are obtained by integrating a circuit for applying a scan pulse or a sustain pulse for each electrode to the Y electrode and the X electrode, which are scan / sustain electrodes. You may comprise with IC.
The Y electrode side drive voltage supply circuit 311 controls the voltage supplied to the high potential side power supply terminal 302 of the Y electrode driver IC 301 between the ground (GND) and the sustain voltage Vs under the control of the built-in switch elements SWY1 and SWY3. The voltage supplied to the low potential side power supply terminal 303 of the Y electrode driver IC 301 is switched between the scanning voltage −Vd and GND by the switching and control of the switch elements SWY2 and SWY4. The Y electrode side drive voltage supply circuit 311 includes a Y electrode side reset voltage waveform generation circuit 312 that generates a reset voltage rising in a ramp shape to be applied to the Y electrode during the reset period, and generates a Y electrode side reset voltage waveform. The voltage generated in the circuit 312 is supplied to the Y electrode driver IC 301 through the low potential side power supply terminal 303. The connection position of the Y electrode side reset voltage waveform generation circuit 312 can be the high potential side power supply terminal 302 as will be described later.
Similarly, the X electrode side drive voltage supply circuit 331 controls the voltage supplied to the high potential side power supply terminal 322 of the X electrode driver IC 321 under the control of the built-in switch elements SWX1 and SWX3, and the sustain voltage Vs. The voltage supplied to the low potential side power supply terminal 323 of the X electrode driver IC 321 is switched between the scanning voltage −Vd and GND under the control of the switch elements SWX2 and SWX4. The X electrode side drive voltage supply circuit 331 includes a Y electrode side reset voltage waveform generation circuit 332 that generates a reset voltage that rises in a ramp shape to be applied to the Y electrode during the reset period, and generates an X electrode side reset voltage waveform. The voltage generated in the circuit 332 is supplied to the X electrode driver IC 321 through the low potential side power supply terminal 323. Similarly, the connection position of the X electrode side reset voltage waveform generation circuit 332 can be the high potential side power supply terminal 322.
The Y electrode driver IC 301 and the X electrode driver IC 321 have the same configuration, and the Y electrode side drive voltage supply circuit 311 and the X electrode side drive voltage supply circuit 321 have the same configuration.
The Y electrode driver IC 301 and the X electrode driver IC 321 are configured by driver ICs as shown in FIG. As shown in the figure, the driver IC 351 is provided with a high-side switch element HSW and a low-side switch element LSW for each output circuit, and the power supply terminal side of the plurality of high-side switch elements HSW is connected in common, so The power supply terminal side of the plurality of low side switch elements LSW is connected in common and is drawn out as a low potential side power supply terminal 353 to the outside as a terminal 352.
In front of each output circuit, a shift register 354, a latch circuit 355, and a gate circuit 356 are arranged as logic circuits for controlling them, and a level shift circuit 357 is provided between the gate circuit 356 and the high-side switch element HSW. Is provided.
FIG. 11 shows an example of a basic drive waveform with the above-described basic drive circuit configuration. YHV and YLV are voltages applied to the high potential side power supply terminal 302 and low potential side power supply terminal 303 of the Y electrode side driver IC 301, and XHV and XLV are high potential side power supply terminals 322 and the low potential of the X electrode side driver IC 321. The voltage applied to the side power supply terminal 323 is shown. Here, the reset voltage, the scan pulse, the address pulse, and the sustain pulse are all ground potential (GND), and the voltage from the GND indicates the intensity of the pulse. The base voltage is not limited to GND, and may be different for each pulse. A voltage serving as a reference for each pulse is referred to as a base voltage, and is referred to as a base reset voltage, a base scanning voltage, a base address voltage, and a base sustain voltage, respectively.
First, in the first half of the first reset period, the Y electrode side reset voltage waveform generation circuit 312 is operated, and the Y electrode side reset voltage waveform Vwy is applied to the low potential side power supply terminal 303 of the Y electrode side driver IC 301. At this time, SWY1 and SWY3 are turned off so that the high potential side power supply terminal 302 of the Y electrode side driver IC 301 is in a floating state, and the high potential side power supply terminal 322 and the low potential side power supply terminal 323 of the X electrode side driver IC 321 are SWX1 and SWX4 are turned on so as to supply GND. The Y electrode side reset voltage waveform Vwy applies a reset voltage pulse that rises in a ramp shape and reaches a peak voltage to all Y electrodes via a diode built in the low side switch element LSW. At this time, SWY2 and SWY4 are naturally set to the off state.
Subsequently, by operating the X electrode side reset voltage waveform generation circuit 332 on the X electrode side in the same manner, the voltage rises in a ramp shape via a diode built in the low side switch element LSW of the X electrode side driver IC 321. Then, the X electrode side reset voltage waveform Vwx reaching the peak voltage is applied to all the X electrodes.
As described above, in FIG. 9, the reset voltage waveform generation circuit has been described as being connected to the low potential side power supply terminals 303 and 323 side of the driver IC. It may be configured to connect. In this case, however, the high-side switch element HSW is turned on, not via the built-in diode, and the reset voltage waveform is applied to the panel via the high-side switch element HSW. (The illustration is omitted).
Next, in the address / sustain period, each drive pulse is applied to each electrode. In the figure, the vicinity of the timing Ti is enlarged and shown. In the address sustain period, YHV, YLV, XHV, and XLV are switched at every timing Ti between a set of GND, -Vd, Vs, GND and a set of Vs, GND, GND, -Vd.
Address drive is performed at the timing Ti for the display line Li. With the SWX2 turned on and the scan voltage −Vd supplied to the low potential side power supply terminal 323, and the GND potential supplied to the high potential side power supply terminal 322 with the SWX1 turned on, the Xi electrode of the X electrode side driver IC 321 is applied. The connected low-side switch element LSW is turned on. As a result, a scan pulse (−Vd level) is applied to the selected Xi electrode.
Simultaneously with the application of the scan pulse (−Vd level), the address pulse (Va level) is applied to the address electrode of the display cell to be selected (lighted) on the display line to which the scan pulse is applied. Address discharge is generated in the selected display cell above, wall charges are formed on the Y electrode of the display cell and the dielectric surface of the Y electrode, and address driving is terminated.
Next, a transition is made to a sustain emission state in which the formed wall charges are successively inverted. For this purpose, first, a sustain (sustain) pulse is applied to the Xi electrode at timing Ti + 1.
In this operation, SWX3 of the X electrode side drive voltage supply circuit 331 is turned on to apply the sustain voltage (Vs level) to the high potential side power supply terminal 322 and at the same time, the high side switch connected to the Xi electrode of the X electrode driver IC 321. By turning on the element HSW and turning on the SWX4 and supplying the GND potential to the low potential side power supply terminal, the sustain pulse (Vs level) is applied to the Xi electrode.
Then, a sustain pulse (Vs level) is applied to the Yi electrode at the next timing Ti + 2, and this operation can also be applied by controlling the high-side switch element of the Y electrode driver IC and the drive voltage supply circuit. Is possible.
The above operation is performed at each subsequent timing, and a sustain pulse (Vs level) is alternately applied between the Yi / Xi electrodes to continuously invert the formed wall charges, thereby continuing the sustain light emission state.
Next, address driving is performed at the timing Ti + 1 for the display line Li + 1. At this time, the sustain pulse is applied to the Xi electrode for the display line Li for which address driving has been performed first. Since Vs is applied, the X electrode driver IC 321 and the X electrode side drive voltage supply circuit 331 are already used, and a scan pulse cannot be applied from the X electrode side.
Therefore, at this timing Ti + 1, a scanning pulse is applied from the Y electrode side. Therefore, the low side switch element LSW connected to the Yi + 1 electrode of the Y electrode side driver IC 301 is turned on, and at the same time, SWY2 of the Y electrode side drive voltage supply circuit 311 is turned on to apply the scanning voltage −Vd to the low potential side power supply terminal 303. Further, by turning on SWY1 and supplying the GND potential to the high potential side power supply terminal, the scan pulse (−Vd level) is applied to the selected Yi + 1 electrode.
Similarly, by applying an address pulse (Va level) to the selected address electrode, wall charges are formed in the selected display cell on the display electrode Li + 1, and the address drive is terminated.
In the same manner, a transition is made to the sustain light emission state that inverts the formed wall charges. However, at the timing Ti + 2, the sustain pulse (Vs level) is applied to the Yi electrode of the previous display line Li. The driver IC 301 and the Y electrode side drive voltage supply circuit 311 are in a state in which a sustain pulse can be output, and the sustain pulse can be applied to the Yi + 1 electrode by the same control at the same timing.
Thereafter, at the timing Ti + 3, the sustain pulse can be applied to the Xi + 1 electrode as well as the Xi electrode by the same control.
Thereafter, the sustain pulse (Vs level) is alternately applied between the Yi + 1 / Xi + 1 electrodes by similarly switching control at each subsequent timing, and the formed wall charge is continuously inverted to thereby change the sustain emission state. continue.
In the PDP device of the first embodiment, the address drive is performed at the timing Ti + 1 for the display line Li + 1, and similarly, the sustain drive is alternately performed between the Yi + 1 / Xi + 1 electrodes at the subsequent timing. The address pulse (Va level) applied to the address electrode is output at the same timing as the previously driven Li sustain pulse (Vs level), which affects the previous Li sustain drive operation. There is a problem that there is a possibility of giving.
Therefore, in the first embodiment, by setting both Va and Vs to the same polarity (positive polarity), the addition of the electric field is avoided and the Va level is made relatively lower than the Vs level ( Example: Va <1 / 3Vs) By reducing the electric field intensity at the Va level in the cell, the influence on the wall charges for sustain driving in the cell is reduced.
FIG. 12 is a diagram illustrating an overall configuration of a display frame in the PDP apparatus according to the first embodiment. The first embodiment has a frame configuration and a subframe configuration for realizing 963 gradation display as a 10 subframe configuration with 10 divisions for a panel of 500 display lines. FIG. 13A and FIG. 13B together constitute one waveform diagram, and shows the drive waveform in the first subframe SF1 in the first embodiment. FIG. 14A and FIG. 14B together constitute one waveform diagram, and shows the drive waveform in the first subframe SF2 in the first embodiment. 15A and 15B together constitute one waveform diagram, and show the drive waveform in the first sub-frame SF10 in the first embodiment.
The 500 display lines are also divided into 10 corresponding to the number of subframes. In the first embodiment, all display lines are divided into 50 common drive lines in order from the top, and the number of times of sustain drive is the same for each common drive line.
As described above, one frame time needs to be set to 16.667 ms, and one subframe time is 1.667 ms. This one subframe time is divided into a reset period and an address sustain period, and further, the address sustain period is T1 for one sustain drive for the display line that has performed address drive for the 500 display lines and the address drive for the last time. It is distributed and driven at the timing of ~ T501.
In the first sub-frame SF1, the first address driving blocks are L1 to L50. After the address driving of L50 is performed at T50, the sustain driving is performed on this L50, but this time is until T501. Therefore, the maximum number of sustain driving operations is 451.
Next, the blocks for address driving are L51 to L100. After the address driving of L100 is performed at T100, the sustain driving for L100 can be performed up to 401 times, but here, the binary number is relatively easy to control. A multiple of 256 times is selected.
Also for the subsequent blocks, the number of sustain driving times is shown as being selected as a multiple of binary numbers, which is 128, 64,.
After the end of SF1, the driving of SF2 is started. In SF2, after the reset driving, address driving is started from L51 which is the second block.
Accordingly, the number of times of sustain driving is 451 times for the second block, 256 times for the third block,..., Once for the first block.
The subsequent blocks are similarly driven, and the driving of one frame is completed in the last subframe SF10.
As described above, the luminance of each SF is different for each group of 50 display lines, but each group has SF of the first luminance (the number of sustain pulses 451) and SF of the second luminance in the entire display frame ( Sustain pulse number 256), SF with the third luminance (sustain pulse number 128), SF with the fourth luminance (sustain pulse number 64), ... The SF with the tenth luminance (sustain pulse number 1). It is possible, and 963 gradation display is possible.
In the PDP apparatus of the first embodiment, the main drive circuit on the sustain electrode (Y / X electrode) side has been conventionally used for general purposes by the drive circuit configuration as described above and the address drive and sustain drive control methods. The push-pull output type simple driver IC can be configured, so that the cost of the entire drive circuit can be reduced.
In the configuration of the first embodiment, the withstand voltage required for the output circuit of the driver IC is determined by the magnitude of the absolute value of the difference between the potential levels simultaneously applied to the high potential side power supply terminal and the low potential side power supply terminal. However, since there are only two combinations of the potential level applied simultaneously, that is, the GND level and the −Vd or the Vs level and the GND level, the higher one of the scanning voltage | Vd | or the sustain voltage | Vs | This is possible if there is a withstand voltage that guarantees the level, and this also makes it possible to reduce the cost of the drive circuit. When the reset voltage waveform is applied, since the driver IC is used in a floating state, there is no problem with the withstand voltage, and there is no need to consider it.
FIG. 16 shows the overall structure of the display frame in the PDP apparatus of the second embodiment of the present invention. FIGS. 17A and 17B together constitute one waveform diagram, and the first subframe SF1 in the second embodiment. The drive waveform in is shown. The PDP apparatus of the second embodiment has the same configuration as that of the first embodiment except for the configuration of the display frame and the subframe.
In the second embodiment, the same 500 display line panel as in the first embodiment is configured with 10 sub-frame configurations of 10 divisions, but a frame configuration and sub-frame configuration capable of expressing 1024 gradations.
The drive division configuration is the same as in the first embodiment, except that the number of sustain drives for the first address drive is 451 in the first embodiment, but increased to 512.
In this way, in order to increase the number of sustain driving operations up to 512, an operation is performed in which the sustain driving is continued by providing a necessary amount of time even after address driving for all display lines is completed. Therefore, the number of timings in this case is 562 and is provided up to T562. Since the other configuration is the same as that of the first embodiment, the description thereof is omitted.
FIG. 18 shows the overall structure of the display frame in the PDP apparatus of the third embodiment of the present invention. FIGS. 19A and 19B together form one waveform diagram, and the first subframe SF1 in the third embodiment. The drive waveform in is shown. The PDP apparatus of the third embodiment has the same configuration as that of the first and second embodiments except for the configuration of the display frame and the subframe.
In the third embodiment, a 2048 gradation display is performed on a panel of 512 display lines as a 16-divided 16 subframe configuration.
The drive division configuration is 16 divisions every 32 display lines in order from the top. Of these, the sustain drive is 256 times from the first block to the sixth block, and 128 times is maintained for the next three blocks. For driving and the remaining seven blocks, the number of sustain driving times is set to 64 to 1, which is a multiple of binary numbers sequentially.
20 and 21 show the configurations of the subframes SF1 and SF2, the reset operation, the scanning operation, and the sustain operation of the PDP apparatus according to the fourth embodiment of the present invention. The PDP apparatus of the fourth embodiment has the same configuration as that of the first embodiment except for the subframe configuration.
In the fourth embodiment, as in the first embodiment, a 963 gradation display is realized as a 10 sub-frame configuration of 10 divisions on a panel of 500 display lines, but the drive division method is a continuous block. This is a case of a divided configuration in which addressing is performed by skipping every 10 display lines instead of dividing into units.
Therefore, the first block driven in SF1 is L1, L11, L21,..., L491, and the next block is L2, L12, L22,.
As described above, the fourth embodiment differs from the first embodiment only in the block configuration of the subframe, and the drive waveforms and the like are the same.
FIG. 22 shows an example of a basic drive waveform of the PDP apparatus in the fifth embodiment of the present invention. FIGS. 23A and 23B constitute one waveform diagram in combination, and the first waveform in the fifth embodiment is shown in FIG. The drive waveform in sub-frame SF1 is shown. The PDP apparatus of the fifth embodiment has the same configuration as that of the first embodiment except for the drive waveform.
Therefore, in the fifth embodiment, the width of the sustain pulse is slightly widened so that the phases of the Y electrode sustain pulse and the X electrode sustain pulse overlap each other. As a result, the sustain voltage is always applied between the Y and X electrodes during the sustain period, and the formed wall charges are always attracted to the Y or X electrode side. It is possible to almost ignore the influence of voltage application from.
FIG. 24 is a diagram showing the overall configuration of the PDP apparatus in the sixth embodiment of the present invention. The PDP apparatus of the sixth embodiment is different from the first embodiment in that the arrangement of the Y electrode and the X electrode of the panel 400 is arranged in the order of Y, X, X, Y, Y, X. The same as in the first embodiment.
In the PDP devices of the first to fifth embodiments, the applied sustain pulses have different phases between the Xi electrode and the Yi + 1 electrode between the adjacent display lines Li and Li + 1, so that charging / discharging power between them is wasted. Consume. Therefore, in the sixth embodiment, the electrode arrangement of the panel 400 is changed so that the adjacent sustain electrodes have the same phase so that the power consumption is reduced.
As described above, according to the present invention, as a driving circuit, driving method, and driving device for a plasma display panel, it is possible to perform address driving and sustain driving in parallel at the same timing with a simple and low-cost driving circuit configuration. As a result, a sufficient address driving period and a sustain period are secured, and the gradation display performance is improved, thereby enabling a brighter, more vivid and smooth display.

Claims (10)

第１の方向に延びる複数の第１の電極と、前記第１の方向に延び、前記第１の電極に隣接して配置された複数の第２の電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含み、前記複数の第１の電極と前記複数の第２の電極により複数の表示ラインが形成され、各表示ラインは隣接する前記第１の電極と前記第２の電極で形成され、前記複数の表示ラインと前記複数の第３の電極とのそれぞれの交点に対応して表示セルが形成されるプラズマディスプレイパネルと、
前記複数の第１の電極を駆動する第１のドライバ回路と、
前記複数の第２の電極を駆動する第２のドライバ回路と、
前記複数の第３の電極を駆動する第３のドライバ回路と、
前記表示セルを選択するために、前記第３の電極にアドレスパルスを印加するとともに前記複数の第１または第２の電極に走査パルスを順次印加していくアドレス駆動動作を実行しながら、前記表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに交互にサスティンパルスを印加する維持駆動動作を実行するように、第１乃至第３のドライバ回路を制御する制御回路と、を備えるプラズマディスプレイ装置であって、
前記制御回路は、前記複数の第１の電極と前記第２の電極に交互に走査パルスを順次印加しながらアドレス駆動動作を行い、少なくとも一部の表示ラインで、前記アドレス駆動動作と前記維持駆動動作を並行して実行するように前記第１乃至第３のドライバ回路を制御することを特徴とするプラズマディスプレイ装置。A plurality of first electrodes extending in a first direction; a plurality of second electrodes extending in the first direction and disposed adjacent to the first electrode; and substantially in the first direction. A plurality of third electrodes extending in a second direction perpendicular to the plurality of display electrodes, and the plurality of first electrodes and the plurality of second electrodes form a plurality of display lines, and each display line is adjacent to the display line A plasma display panel formed of a first electrode and the second electrode, wherein a display cell is formed corresponding to each intersection of the plurality of display lines and the plurality of third electrodes;
A first driver circuit for driving the plurality of first electrodes;
A second driver circuit for driving the plurality of second electrodes;
A third driver circuit for driving the plurality of third electrodes;
In order to select the display cell, an address driving operation is performed in which an address pulse is applied to the third electrode and a scan pulse is sequentially applied to the plurality of first or second electrodes. Control for controlling the first to third driver circuits so as to execute a sustain driving operation in which a sustain pulse is alternately applied to the first electrode and the second electrode adjacent to each other in order to maintain the discharge of the cell. A plasma display device comprising a circuit,
The control circuit performs an address driving operation while sequentially applying scan pulses to the plurality of first electrodes and the second electrode alternately, and the address driving operation and the sustain driving are performed on at least some display lines. A plasma display apparatus, wherein the first to third driver circuits are controlled to execute operations in parallel. 前記第１の電極への前記走査パルスの印加と前記第２の電極への前記サスティンパルスの印加が同期し、前記第２の電極への前記走査パルスの印加と前記第１の電極への前記サスティンパルスの印加が同期している請求項１記載のプラズマディスプレイ装置。 Application of the scan pulse to the first electrode and application of the sustain pulse to the second electrode are synchronized, and application of the scan pulse to the second electrode and the application to the first electrode The plasma display apparatus according to claim 1, wherein the application of the sustain pulse is synchronized. 前記アドレス駆動動作では、前記複数の第３の電極にベースアドレス電圧を印加した状態で表示するセルに前記アドレスパルスに対応するアドレス電圧を選択的に印加し、前記複数の第２の電極にベース走査電圧を印加した状態で走査する表示ラインの前記第１又は第２の電極に前記走査パルスに対応する走査電圧を印加し、
前記維持駆動動作では、前記第１または第２の電極の一方に前記サスティンパルスに対応するサスティン電圧を印加し、他方にベースサスティン電圧を印加し、
前記アドレス電圧を前記第３の電極に印加し、前記走査電圧を前記第２の電極に印加すると放電が発生して壁電荷が形成され、
前記壁電荷が形成された表示セルで前記第１および第２の電極の一方に前記サスティン電圧を印加し、他方にベースサスティン電圧を印加すると放電が発生し、
前記アドレス電圧および前記ベースアドレス電圧を前記第３の電極に印加し、前記前記第１および第２の電極の一方に前記サスティン電圧を印加し、他方にベースサスティン電圧を印加しても放電は発生しないように、各電圧が設定されている請求項１に記載のプラズマディスプレイ装置。In the address driving operation, an address voltage corresponding to the address pulse is selectively applied to a cell to be displayed in a state where a base address voltage is applied to the plurality of third electrodes, and a base is applied to the plurality of second electrodes. Applying a scan voltage corresponding to the scan pulse to the first or second electrode of the display line to be scanned in a state where a scan voltage is applied;
In the sustain driving operation, a sustain voltage corresponding to the sustain pulse is applied to one of the first or second electrodes, and a base sustain voltage is applied to the other,
When the address voltage is applied to the third electrode and the scan voltage is applied to the second electrode, a discharge is generated to form wall charges,
In the display cell in which the wall charges are formed, when the sustain voltage is applied to one of the first and second electrodes and the base sustain voltage is applied to the other, a discharge is generated,
The discharge is generated even when the address voltage and the base address voltage are applied to the third electrode, the sustain voltage is applied to one of the first and second electrodes, and the base sustain voltage is applied to the other electrode. The plasma display device according to claim 1, wherein each voltage is set so as not to occur. 前記第１および第２のドライバ回路は、それぞれが、前記第１又は第２の電極と高電位側電源端子間に接続されたハイサイドスイッチ素子と、前記第１又は第２の電極と低電位側電源端子間に接続されたローサイドスイッチ素子と、で構成される複数のスイッチ回路と、
前記高電位側電源端子および前記低電位側電源端子に、それぞれ所定の駆動電圧を供給するための駆動電圧供給回路と、を備える請求項１に記載のプラズマディスプレイ装置。Each of the first and second driver circuits includes a high-side switch element connected between the first or second electrode and a high-potential side power supply terminal, and the first or second electrode and a low potential. A plurality of switch circuits composed of low-side switch elements connected between the side power supply terminals,
The plasma display device according to claim 1, further comprising: a drive voltage supply circuit for supplying a predetermined drive voltage to each of the high potential side power supply terminal and the low potential side power supply terminal. 前記複数のスイッチ回路は、ＩＣ化されている請求項４に記載のプラズマディスプレイ装置。 The plasma display apparatus according to claim 4, wherein the plurality of switch circuits are integrated into an IC. 前記第１および第２のドライバ回路は、前記駆動電圧供給回路により前記低電位側電源端子に前記走査パルスに対応する走査電圧を供給した状態で、選択された第１および第２の電極に接続されるローサイドスイッチ素子をオンにして選択された前記第１および第２の電極に前記走査パルスを印加する請求項４記載のプラズマディスプレイ装置。 The first and second driver circuits are connected to the selected first and second electrodes in a state in which the drive voltage supply circuit supplies a scan voltage corresponding to the scan pulse to the low potential side power supply terminal. 5. The plasma display apparatus according to claim 4, wherein the scanning pulse is applied to the first and second electrodes selected by turning on the low-side switch element to be selected. 前記第１および第２のドライバ回路は、前記駆動電圧供給回路により前記高電位側電源端子に前記サスティンパルスに対応するサスティンパルス電圧を供給した状態で、選択された第１および第２の電極に接続されるハイサイドスイッチ素子をオンにして選択された前記第１および第２の電極に前記サスティンパルスを印加する請求項４記載のプラズマディスプレイ装置。 The first and second driver circuits supply the selected first and second electrodes with the sustain pulse voltage corresponding to the sustain pulse supplied to the high-potential-side power supply terminal by the drive voltage supply circuit. 5. The plasma display device according to claim 4, wherein the sustain pulse is applied to the first and second electrodes selected by turning on a connected high-side switch element. 前記駆動電圧供給回路は、ランプ状に電圧が高くなるリセット電圧波形を発生するリセット電圧波形発生回路を含み、前記第１および第２のドライバ回路の前記高電位側電源端子または前記低電位側電源端子に前記リセット電圧波形を供給することにより、前記第１および第２の電極にリセット電圧波形を印加する請求項４記載のプラズマディスプレイ装置。 The drive voltage supply circuit includes a reset voltage waveform generation circuit that generates a reset voltage waveform whose voltage increases in a ramp shape, and the high potential side power supply terminal or the low potential side power supply of the first and second driver circuits. The plasma display apparatus according to claim 4, wherein a reset voltage waveform is applied to the first and second electrodes by supplying the reset voltage waveform to a terminal. １表示フレームは複数のサブフレームで構成され、点灯するサブフレームを組み合わせることにより階調表示を行い、
前記複数の表示ラインは複数のグループに分けられ、
各サブフィールにおいて、前記複数のグループの順番を決定し、前記順番に従って選択した各グループ内の前記複数の表示ラインに点灯するセルを選択するための走査パルスが前記第１および第２の電極に交互に順次印加され、少なくとも一部のグループでは、他のグループでの前記走査パルスの印加が行われている間に前記第１および第２の電極への選択したセルを点灯するためのサスティンパルスの印加が行われ、
前記１表示フレーム内で、前記複数のグループの順番をサブフレームごとに変化させる請求項１に記載のプラズマディスプレイ装置。One display frame is composed of a plurality of subframes, and gradation display is performed by combining subframes that are lit.
The plurality of display lines are divided into a plurality of groups,
In each sub-field, a scan pulse for determining the order of the plurality of groups and selecting cells to be lit on the plurality of display lines in each group selected according to the order is applied to the first and second electrodes. Sustain pulses that are applied alternately and at least in some groups to light selected cells to the first and second electrodes while the scan pulses are applied in other groups. Is applied,
The plasma display apparatus according to claim 1, wherein the order of the plurality of groups is changed for each subframe within the one display frame. 第１の方向に延びる複数の第１の電極と、前記第１の方向に延び、前記第１の電極に隣接して配置された複数の第２の電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含み、前記複数の第１の電極と前記複数の第２の電極により複数の表示ラインが形成され、各表示ラインは隣接する前記第１の電極と前記第２の電極で形成され、前記複数の表示ラインと前記複数の第３の電極とのそれぞれの交点に対応して表示セルが形成されるプラズマディスプレイパネルの駆動方法であって、
１表示フレームは複数のサブフレームで構成され、点灯するサブフレームを組み合わせることにより階調表示を行い、
前記複数の表示ラインは複数のグループに分けられ、
各サブフレームにおいて、前記複数のグループの順番を決定し、前記順番に従って選択した各グループ内の前記複数の表示ラインに点灯するセルを選択するための走査パルスが順次印加され、少なくとも一部のグループでは、他のグループでの前記走査パルスの印加が行われている間に前記第１および第２の電極への選択したセルを点灯するためのサスティンパルスの印加が行われ、
前記１表示フレーム内で、前記複数のグループの順番をサブフレームごとに変化させ、
前記走査パルスは、前記第１の電極と前記第２の電極に交互に印加されることを特徴とするプラズマディスプレイパネルの駆動方法。A plurality of first electrodes extending in a first direction; a plurality of second electrodes extending in the first direction and disposed adjacent to the first electrode; and substantially in the first direction. A plurality of third electrodes extending in a second direction perpendicular to the plurality of display electrodes, and the plurality of first electrodes and the plurality of second electrodes form a plurality of display lines, and each display line is adjacent to the display line A driving method of a plasma display panel, wherein a display cell is formed by a first electrode and a second electrode, and a display cell is formed corresponding to each intersection of the plurality of display lines and the plurality of third electrodes. And
One display frame is composed of a plurality of subframes, and gradation display is performed by combining subframes that are lit.
The plurality of display lines are divided into a plurality of groups,
In each subframe, a scanning pulse for sequentially determining the order of the plurality of groups and selecting cells to be lit on the plurality of display lines in each group selected according to the order is sequentially applied, and at least some of the groups Then, a sustain pulse is applied to light the selected cell to the first and second electrodes while the scan pulse is applied in another group.
Within the one display frame, the order of the plurality of groups is changed for each subframe,
The method of driving a plasma display panel, wherein the scan pulse is alternately applied to the first electrode and the second electrode.
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