JP4374363B2

JP4374363B2 - ビットフィールド操作回路

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Publication number: JP4374363B2
Application number: JP2006260613A
Authority: JP
Inventors: 憲一半田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-09-26
Filing date: 2006-09-26
Publication date: 2009-12-02
Anticipated expiration: 2026-09-26
Also published as: US20080077643A1; US7949697B2; CN101154153A; JP2008083795A; CN101154153B; KR20080028271A

Description

本発明は、中央処理装置（以下「ＣＰＵ」という。）、ＣＰＵを有するマイクロプロセッサ（以下「ＭＰＵ」という。）、ＣＰＵや乗算回路等を有するデジタルシグナルプロセッサ（以下「ＤＳＰ」という。）等のプロセッサにおいて、長さがｎ（但し、ｎ；２以上の整数）のビット（以下「bit」という。）よりも小さなbit列であるビットフィールドを操作するビットフィールド操作回路に関するものである。

従来、ビットフィールド操作を行うために使用されるマスクデータを生成するためのマスクデータ生成回路を有するビットフィールド操作回路の例としては、例えば、次のような文献に記載されるものがあった。

特開平９−１１４６３９号公報

この特許文献１には、例えば、マスクビット生成回路とシフト演算回路とを備えたマスクデータ生成回路が記載されている。マスクビット生成回路は、４bitのマスクビット制御信号と４bitのマスクビットデータに応じて、３２bitのマスクビットを出力する。シフト演算回路は、２bitのシフタ制御信号に応じて、マスクビットを最下位bit（以下「ＬＳＢ」という。）から最上位bit（以下「ＭＳＢ」という。）方向にシフト（以下「左シフト」という。）してマスクデータを生成する。

図２は、特許文献１等に記載された従来のビットフィールド操作回路を有するＤＳＰの概略の構成図である。

このＤＳＰは、複数個からなるプログラムが格納された呼び出し専用のメモリ（以下「ＲＯＭ」という。）１１と、このＲＯＭ１１から読み出された命令を解読して、命令実行用の各種信号を出力する命令デコーダ１２と、この命令デコーダ１２から制御信号が入力され、データＢを格納し、このデータＢからデータＳ１３ｃ，Ｓ１３ｄを生成して出力するビットフィールド操作回路１３とを備えている。

更に、このＤＳＰは、格納されたデータＡを出力するレジスタ１４と、命令デコーダ１２からの制御信号に基づき、データＡ，Ｃが入力され、いずれか一方を選択してデータＳ１５を出力するセレクタ１５と、命令デコーダ１２からの制御信号に基づき、データＳ１５，Ｓ１３ｃが入力され、データＳ１５，Ｓ１３ｃを論理演算してデータＳ１６を出力する算術論理ユニット（以下「ＡＬＵ」という。）１６と、データＳ１３ｄを一時的に保存し、ビットフィールド操作回路１３、レジスタ１４、セレクタ１５へデータＣを出力するアキュムレータ（累算器）１７とを備えている。

ビットフィールド操作回路１３は、格納されたデータＢを出力するレジスタ１３ａと、命令デコーダ１２からの制御信号に基づき、データＢが入力され、データＢを乗算してデータＳ１３ｂを出力する乗算回路１３ｂと、命令デコーダ１２からの制御信号に基づき、データＢ，Ｓ１３ｂが入力され、いずれか一方を選択してデータＳ１３ｃを出力するセレクタ１３ｃと、命令デコーダ１２からの制御信号に基づき、データＳ１６，Ｓ１３ｃが入力され、いずれか一方を選択してデータＳ１３ｄを出力するセレクタ１３ｄとを有している。

次に、図２に示すＤＳＰの動作を説明する。
レジスタ１３ａは、データＢを出力し、乗算回路１３ｂに入力する。乗算回路１３ｂは、命令デコーダ１２からの制御信号に基づき、データＢを乗算してデータＳ１３ｂをセレクタ１３ｃに出力する。セレクタ１３ｃは、命令デコーダ１２からの制御信号に基づき、入力されたデータＢ，Ｓ１３ｂのいずれか一方をデータＳ１３ｃとして、ＡＬＵ１６とセレクタ１３ｄに出力する。

レジスタ１４は、データＡを出力し、セレクタ１５に入力する。セレクタ１５は、データＡとアキュムレータ１７から出力されるデータＣが入力され、命令デコーダ１２からの制御信号に基づき、データＡ，Ｃのいずれか一方を選択して、データＳ１５としてＡＬＵ１６に出力する。

データＳ１３ｃ，Ｓ１５がＡＬＵ１６に入力されると、命令デコーダ１２からの制御信号に基づき、データＳ１３ｃ，Ｓ１５を論理演算して、データＳ１６をセレクタ１３ｄに出力する。セレクタ１３ｄは、データＳ１３ｃ，Ｓ１６が入力され、命令デコーダ１２からの制御信号に基づき、データＳ１３ｃ，Ｓ１６のいずれか一方を選択して、データＳ１３ｄをアキュムレータ１７に出力する。アキュムレータ１７は、データＳ１３ｄを格納して、データＣとしてレジスタ１３ａ、レジスタ１４及びセレクタ１５へ出力する。

図３は、図２のビットフィールド操作回路におけるビットフィールド操作の概念図である。この図３には、ｎbitで表記されるデータＡ，ＢからデータＣを生成する例が示されている。

データＡは、オフセット量offsetを有し、データＢは、ワイド量widthを有している。データＡのオフセット量offsetだけ左シフトした部分に、データＢのワイド量widthを挿入して、データＣを生成する。

図４は、図３のビットフィールド操作のプログラムを示す図である。
この図４のプログラムを構成する命令文では、図２に示すレジスタ１３ａに格納されたデータＢのワイド量widthをターゲットとするレジスタ１４に格納されたデータＡに挿入するために、シフト命令・演算命令を組み合わせて複数の命令を実行している。

この命令文は、ロード命令ＬＯＲＤで１．．．１０．．．０１．．．１で示されるデータをレジスタ１４であるＸ１に転送して、アンド命令ＡＮＤでデータＡとレジスタ１４であるＸ１に転送されたデータとを論理積演算し、ロード命令ＬＯＲＤで０．．．０１．．．１で示されるデータをレジスタ１３ａであるＸ２に転送して、アンド命令ＡＮＤでデータＢとレジスタ１３ａであるＸ２に転送されたデータとの論理積演算し、シフト命令ＳＦＴで、データＢをoffsetで示されたオフセット量offsetだけ左シフトし、オア命令ＯＲで、データＡとデータＢの論理和演算している。

しかしながら、従来のビットフィールド操作回路では、シフト命令ＳＦＴやオア命令ＯＲ等を使用してデータＣを生成しているので、命令文が６サイクル必要となる。従って、一定時間内の処理量が増え、ＲＯＭ１１のサイズが大きくなり、製造コスト増につながるという課題があった。

本発明のビットフィールド操作回路は、入力データＡからオフセット量offsetだけ、ＬＳＢからＭＳＢ方向に左シフトした位置に、入力データＢのワイド量widthで示されるビット分を挿入したｎbit（但し、ｎ；２以上の整数）の出力データＣを生成するビットフィールド操作回路において、第１のシフト手段と、マスクシフト量制御回路と、第２のシフト手段と、第３のシフト手段と、論理演算手段と、選択手段とを備えている。
ここで、前記第1のシフト手段は、前記ｎビットの前記入力データＢと前記オフセット量offsetを入力して、前記入力データＢを前記オフセット量offset分だけ前記左シフトした前記ｎbitの第１の中間データを生成して出力するものである。
前記マスクシフト量制御回路は、前記オフセット量offset、前記ワイド量width、及び入力データ長ｎを入力し、これらの値に基づいて、マスクシフト量ｎ−（width＋offset）に対応したマスクシフト制御信号を出力する回路である。

前記第２のシフト手段は、全bitが“１”又は“０”の前記ｎbitの基準データrefのビット反転したデータを前記ＭＳＢ側から入力し、前記基準データrefを、前記マスクシフト量だけ、前記ＭＳＢから前記ＬＳＢ方向に右シフトして、前記ｎbitの第２の中間データを生成して出力するものである。
前記第３のシフト手段は、前記基準データrefのビット反転したデータを前記ＬＳＢ側から入力し、前記基準データrefを、前記オフセット量offsetだけ前記左シフトして、前記ｎbitの第３の中間データを生成して出力するものである。
前記論理演算手段は、前記第２及び第３の中間データを入力し、前記基準データrefが前記全bit“１”の場合は、前記第２及び第３の中間データをビット毎に論理積演算し、前記基準データrefが前記全bit“０”の場合は、前記第２及び第３の中間データをbit毎に否定論理和演算し、前記ｎbitのマスク選択データを生成して出力するものである。
更に、前記選択手段は、前記マスク選択データに基づき、前記入力データＡ又は前記第１の中間データのいずれか一方を選択して、前記ｎbitの前記出力データＣとして出力するものである。

本発明のビットフィールド操作回路によれば、基準データを右シフトして生成した第２の中間データと、前記基準データを左シフトして生成した第３の中間データとを論理演算することで、マスク選択データを生成する。このマスク選択データにより、入力データＡ又は第１の中間データのいずれか一方を選択して、ｎbitの出力データＣとして出力する。このように構成したことで、ビットフィールド操作命令のサイクル数が短縮され、一定時間内の処理量が低減し、ＲＯＭサイズを小さくなり、製造コストを低減できる。

ビットフィールド操作回路は、例えば、プロセッサに設けられている回路であり、第１のシフト手段、マスクシフト量制御回路、第２のシフト手段、第３のシフト手段、論理演算手段及び選択手段を有している。

前記第１のシフト手段は、第１の制御信号に基づき、ｎbitの第１の入力データを左シフトして、ｎbitの第１の中間データを出力する。前記マスクシフト量制御回路は、前記第１の制御信号、第２の制御信号及び第３の制御信号に基づきマスクシフト量を決め、前記マスクシフト量に対応したマスクシフト制御信号を出力する。前記第２のシフト手段は、前記マスクシフト制御信号に基づき、ｎbitの基準データを右シフトして、ｎbitの第２の中間データを出力する。

前記第３のシフト手段は、前記第１の制御信号に基づき、前記基準データを左シフトして、ｎbitの第３の中間データを生成して出力する。前記論理演算手段は、前記第２の中間データと前記第３の中間データとをbit毎に論理積演算し、ｎbitのマスク選択データを出力する。前期選択手段は、前記マスク選択データに基づき、前記第１の中間データ又は第２の入力データのいずれか一方を選択して、ｎbitの出力データとして出力する。

（実施例１の構成）
図１は、本発明の実施例１を示すビットフィールド操作回路の概略の構成図である。
この実施例１のビットフィールド操作回路は、例えば、ＣＰＵ、ＭＰＵ、ＤＳＰ等のプロセッサに設けられる回路であり、第１のシフト手段（例えば、シフタ）２０とマスクデータ生成回路部３０を有し、これらの出力側に、ｎ個の選択手段（例えば、セレクタ）４０が接続されている。

シフタ２０は、ｎbitの第１の入力データＢを第１の制御信号（例えば、オフセット量）offsetで指定された分だけ左シフトして、ｎbitの第１の中間データＳ２０を出力する。

マスクデータ生成回路部３０は、オフセット量offset、ワイド量width、ビット量ｎが入力され、マスクシフト制御信号Ｓ３１を出力するマスクシフト量制御回路３１と、マスクシフト制御信号Ｓ３１に基づき、基準データｒｅｆを右シフトして、ｎbitの第２の中間データ（例えば、左マスクデータ）Ｓ３２を出力する第２のシフト手段（例えば、左マスクデータ生成回路）３２と、オフセット量offsetに基づき、基準データｒｅｆを左シフトして、ｎbitの第３の中間データ（例えば、右マスクデータ）Ｓ３３を出力する第３のシフト手段（例えば、右マスクデータ生成回路）３３と、左マスクデータＳ３２、右マスクデータＳ３３から論理積を計算し、ｎbitのマスク選択データＳ３４を出力するｎ個の論理演算手段（例えば、ＡＮＤゲート）３４とで構成されている。

セレクタ４０は、マスク選択データＳ３４に基づき、ｎbitの第２の入力データＡ、中間データＳ２０のいずれか一方を選択し、ｎbitの出力データＣを出力する。

図５は、図１のマスクシフト量制御回路３１の例を示す概略の構成図である。
このマスクシフト量制御回路３１は、オフセット量offset、ワイド量widthを加算して、第４の制御信号（例えば、加算量）Ｓ３１ａを生成して出力する加算器３１ａと、ビット量ｎから加算量Ｓ３１ａを減算して、マスクシフト量ｎ−（width＋offset）に対応したマスクシフト制御信号Ｓ３１を生成して出力する減算器３１ｂとで構成されている。

（実施例１の動作）
図６は、図１のシフタ２０の動作を示す概念図である。更に、図７は、図１の左マスクデータ生成回路３２の動作を示す概念図であり、図８は、図１の右マスクデータ生成回路３３の動作を示す概念図であり、図９は、図１のＡＮＤゲート３４の動作を示す概念図である。

本実施例１のビットフィールド操作回路では、例えば、次のように表示される命令文によってビットフィールド操作を行う。
ＩＮＳＣ，Ａ，Ｂ，width，offset

この命令文では、入力データＡからオフセット量offsetだけ左シフトした位置に、入力データＢのワイド量widthで示されるbit分を挿入したｎbitの出力データＣを生成する。

次に、この命令文を実行する場合での、ビットフィールド操作回路の詳細な動作を、図６〜９を参照しつつ、以下の動作手順（１）〜（６）に従い説明する。

（１）入力データＢがシフタ２０に入力され、オフセット量offsetに基づき、左シフトする。従って、オフセット量offsetだけ左シフトした中間データＳ２０が生成される。

（２）マスクシフト量制御回路３１に入力された、オフセット量offset、ワイド量width、ビット量ｎにより、マスクシフト量ｎ−（width＋offset）に対応したマスクシフト制御信号Ｓ３１が生成される。

（３）全てのbitが“１”の基準データｒｅｆを、マスクシフト量ｎ−（width＋offset）だけ右シフトして、ｎbitの左マスクデータＳ３２を生成する。つまり、左マスクデータＳ３２は、右シフトにより空いたbitを“０”埋めすることで、ＭＳＢから（ｎ−width−offset）幅“０”で、残りの（width＋offset）幅“１”となる。

（４）全てのbitが“１”の基準データｒｅｆを、オフセット量offsetだけ左シフトして、ｎbitの右マスクデータＳ３３を生成する。つまり、右マスクデータＳ３３は、左シフトにより空いたbitを“０”埋めすることで、ＭＳＢから（ｎ−offset）幅“１”で、残りのオフセット量offsetの幅“０”となる。

（５）動作手順（３）、（４）で生成した左マスクデータＳ３２、右マスクデータＳ
３３でbit毎に論理積演算をして、ｎbitのマスク選択データＳ３４を生成する。

（６）動作手順（５）で生成されたマスク選択データＳ３４が、bit毎にｎ個のセレ
クタ４０に入力されることにより、各bitにおいて、マスク選択データＳ３４が“１”なら動作手順（１）で生成された中間データＳ２０を選択し、“０”なら入力データＡを選択して、出力データＣとして出力する。

（実施例１の効果）
本実施例１によれば、マスクデータ生成回路部３０を設けたことで、入力データＡ，Ｂ、基準データｒｅｆ、オフセット量offset、ワイド量width、ビット量ｎから、１サイクルで出力データＣを生成することができる。従って、ビットフィールド操作命令のサイクル数が１／６に短縮され、一定時間内の処理量が低減し、ＲＯＭサイズを小さくなり、製造コスト低減が可能になるという効果がある。

（実施例２の構成）
図１０は、本発明の実施例２を示すビットフィールド操作回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には、共通の符号が付されている。

この実施例２のビットフィールド操作回路は、実施例１と同様のシフタ２０と、実施例１とは構成の異なるマスクデータ生成回路部３０−１と、実施例１と同様のセレクタ４０とで構成されている。

マスクデータ生成回路部３０−１は、実施例１のマスクデータ生成回路部３０と異なり、基準データｒｅｆの全てのbitが“０”であり、ＡＮＤゲート３４に代えて、ＮＯＲゲート３５が設けられている。

（実施例２の動作）
図１１は、図１０の左マスクデータ生成回路３２−１の動作を示す概念図であり、図１２は、図１０の右マスクデータ生成回路３３−１の動作を示す概念図であり、図１３は、図１０のＮＯＲゲート３５の動作を示す概念図である。

本実施例２のビットフィールド操作回路では、実施例１の命令文と同様に、例えば、次のように表示される命令文によってビットフィールド操作を行う。
ＩＮＳＣ，Ａ，Ｂ，width，offset

次に、この命令文を実行する場合での、ビットフィールド操作回路の詳細な動作を、図６及び図１１〜１３を参照しつつ、以下の動作手順（１）〜（６）に従い説明する。

（３）全てのbitが“０”の基準データｒｅｆを、マスクシフト量ｎ−（width＋offset）だけ右シフトして、ｎbitの左マスクデータＳ３２−１を生成する。つまり、左マスクデータＳ３２−１は、右シフトにより空いたbitを“１”埋めすることで、ＭＳＢから（ｎ−width−offset）幅“１”で、残りの（width＋offset）幅“０”となる。

（４）全てのbitが“０”の基準データｒｅｆを、オフセット量offsetだけ左シフトして、ｎbitの右マスクデータＳ３３−１を生成する。つまり、右マスクデータＳ３３−１は、左シフトにより空いたbitを“１”埋めすることで、ＭＳＢから（ｎ−offset）幅“０”で、残りのオフセット量offsetの幅“１”となる。

（５）動作手順（３）、（４）で生成した左マスクデータＳ３２−１、右マスクデー
タＳ３３−１でbit毎に論理積演算をして、ｎbitのマスク選択データＳ３５を生成する。

（６）動作手順（５）で生成されたマスク選択データＳ３５が、bit毎にｎ個のセレ
クタ４０に入力されることにより、各bitにおいて、マスク選択データＳ３４が“１”なら動作手順（１）で生成された中間データＳ２０を選択し、“０”なら入力データＡを選択して、出力データＣとして出力する。

（実施例２の効果）
本実施例２によれば、マスクデータ回路を設け、実施例１のＡＮＤゲート３４に代えて、ＮＯＲゲート３５を設けたので、実施例１とほぼ同様に、ビットフィールド操作命令のサイクル数が１／６に短縮され、一定時間内の処理量が低減し、ＲＯＭサイズを小さくなり、製造コスト低減が可能になるという効果がある。

（変形例）
本発明は、上記実施例１及び２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ）図１及び図１０のシフタ２０は、シフト演算回路等で構成されているが、シフトレジスタ等の他のシフト手段で構成しても良い。

（ｂ）図１のＡＮＤゲート３４や、図１０のＮＯＲゲート３５は、ＥＸＯＲゲート等の他の論理演算手段で構成しても良い。実施例１，２と同様の効果が期待できる。

（ｃ）図１及び図１０のセレクタ４０は、マルチプレクサ等で構成されているが、他の選択手段で構成しても良い。

（ｄ）図５のマスクシフト量制御回路３１は、加算器３１ａ、減算器３１ｂで構成されているが、他のＡＬＵで構成しても良い。

（ｅ）実施例１，２では、ＤＳＰについて説明したが、ＣＰＵ、ＭＰＵ等のプロセッサにも適用できる。

本発明の実施例１を示すビットフィールド操作回路の概略の構成図である。従来のビットフィールド操作回路を有するＤＳＰの概略の構成図である。図２のビットフィールド操作回路におけるビットフィールド操作の概念図である。図３のビットフィールド操作のプログラムを示す図である。図１のマスクシフト量制御回路３１の例を示す概略の構成図である。図１のシフタ２０の動作を示す概念図である。図１の左マスクデータ生成回路３２の動作を示す概念図である。図１の右マスクデータ生成回路３３の動作を示す概念図である。図１のＡＮＤゲート３４の動作を示す概念図である。本発明の実施例２を示すビットフィールド操作回路の概略の構成図である。図１０の左マスクデータ生成回路３２−１の動作を示す概念図である。図１０の右マスクデータ生成回路３３−１の動作を示す概念図である。図１０のＮＯＲゲート３５の動作を示す概念図である。

符号の説明

２０，３２ａ，３３ａシフタ
３１マスクシフト量制御回路
３１ａ加算器
３１ｂ減算器
３２左マスクデータ生成回路
３３右マスクデータ生成回路
３４ＡＮＤゲート
３５ＮＯＲゲート
１３ｃ，１３ｄ，１５，４０セレクタ

Claims

入力データＡからオフセット量offsetだけ、最下位ビットから最上位ビット方向に左シフトした位置に、入力データＢのワイド量widthで示されるビット分を挿入したｎビット（但し、ｎ；２以上の整数）の出力データＣを生成するビットフィールド操作回路において、
前記ｎビットの前記入力データＢと前記オフセット量offsetを入力して、前記入力データＢを前記オフセット量offset分だけ前記左シフトした前記ｎビットの第１の中間データを生成して出力する第1のシフト手段と、
前記オフセット量offset、前記ワイド量width、及び入力データ長ｎを入力し、これらの値に基づいて、マスクシフト量ｎ−（width＋offset）に対応したマスクシフト制御信号を出力するマスクシフト量制御回路と、
全ビットが“１”又は“０”の前記ｎビットの基準データrefのビット反転したデータを前記最上位ビット側から入力し、前記基準データrefを、前記マスクシフト量だけ、前記最上位ビットから前記最下位ビット方向に右シフトして、前記ｎビットの第２の中間データを生成して出力する第２のシフト手段と、
前記基準データrefのビット反転したデータを前記最下位ビット側から入力し、前記基準データrefを、前記オフセット量offsetだけ前記左シフトして、前記ｎビットの第３の中間データを生成して出力する第３のシフト手段と、
前記第２及び第３の中間データを入力し、前記基準データrefが前記全ビット“１”の場合は、前記第２及び第３の中間データをビット毎に論理積演算し、前記基準データrefが前記全ビット“０”の場合は、前記第２及び第３の中間データをビット毎に否定論理和演算し、前記ｎビットのマスク選択データを生成して出力する論理演算手段と、
前記マスク選択データに基づき、前記入力データＡ又は前記第１の中間データのいずれか一方を選択して、前記ｎビットの前記出力データＣとして出力する選択手段と、
を備えたことを特徴とするビットフィールド操作回路。
前記マスクシフト量制御回路は、
前記オフセット量offsetと前記ワイド量widthを加算して、加算信号を出力する加算器と、
前記入力データ長ｎから前記加算信号を減算して、前記マスクシフト制御信号を出力する減算器と、
を有することを特徴とする請求項１記載のビットフィールド操作回路。