JPWO2006101159A1

JPWO2006101159A1 - 信号処理装置および信号処理方法

Info

Publication number: JPWO2006101159A1
Application number: JP2007509320A
Authority: JP
Inventors: 佐藤　洋一; 洋一佐藤; 崇鎌田; 正俊佐藤
Original assignee: Tokyo Electric Power Co Inc
Current assignee: Tokyo Electric Power Co Inc
Priority date: 2005-03-24
Filing date: 2006-03-23
Publication date: 2008-09-04
Also published as: WO2006101159A1

Abstract

構成が簡単で調整のための計算量が少なく、かつ高精度で収束可能な等化処理を行う信号処理装置および信号処理方法を提供する。等化器は、信号時間位置より前の部分を等化する第１のプレ等化器４０と信号時間位置より後の部分を等化する第１のポスト等化器４１とを縦続接続した第１の等化器、第２のポスト等化器４２と第２のプレ等化器４３とを縦続接続した第２の等化器、第１のポスト等化器４１および第２のプレ等化器４３のフィルタ係数をそれぞれ独立して調整する調整回路４８、調整されたフィルタ係数を第２のポスト等化器４２および第１のプレ等化器４０にも設定する設定手段とを備える。回路構成が簡単であり、ＩＣ化した場合の回路規模や消費電力を小さくできる。また、調整のための計算量が少なく、高速かつ高精度に収束可能である。

Description

本発明は、信号処理装置および信号処理方法に関するものであり、特に、構成が簡単で調整のための計算量が少なく、かつ高速、高精度で収束可能な等化処理を行う信号処理装置および信号処理方法に関するものである。

従来、高速のベースバンドデジタルデータ伝送装置にはＰＡＭ信号方式が採用されており、伝送路の高域における大きな損失を補償するために、各種の等化器やプレエンファシス回路等の採用が提案されている。等化器としては、例えばトランスバーサル型（ＦＩＲ）フィルタを使用した周知の等化器がある。

図７は、従来の等化器の構成例を示すブロック図である。シフトレジスタ１００に入力された入力信号Ｙは遅延され、乗算器１０１、１０２によってレジスタ１０３に設定されたフィルタ係数と乗算され、加算器１０４によって加算されて出力される。また、出力信号から参照信号が減算され、調整アルゴリズム演算回路１０６に入力されてフィルタ係数が調整される。

調整アルゴリズムとしては、周知の確率的勾配法（ＬＭＳ）あるいはカルマンフィルター法が採用されている。下記の特許文献１には、トランスバーサル型フィルタを用いた等化器をカルマンフィルタ法およびＬＭＳ法を切り替えて調整する構成が開示されている。

また、最近、金属線を用いたベースバンドデータ伝送としてＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、送信信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
特開２００１−１９６９７８号公報「Matched-Transmission Technique for Channels With IntersymbolInterference」IEEETRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ

例えば１Ｇｂｐｓというような高速のデジタルデータ伝送を行う場合には、等化器も短時間のシンボル区間に対応して調整する必要がある。従って、調整アルゴリズムも計算量が少ないものでないと計算が間に合わなくなる。ところが、カルマンフィルタ法は計算が複雑であり、計算量が多いので計算が間に合わないという問題点があり、また微細な成分の収束速度が遅いという問題点もあった。

一方ＬＭＳ法は計算量は比較的少ないが収束速度が遅く、伝送路の周波数特性が広い帯域にわたって大きく落ち込んでいると収束に膨大な時間がかかるか、あるいは収束しない場合もあるという問題点があった。

また、上記したＴＨＰ方式を採用する場合には、ＴＨＰのプリコーダの特性も含めた伝送路の特性を等化する必要があるため、ＰＮ（擬似ノイズ）符号を用いた従来のトレーニング方式をそのままでは採用できないという問題点があった。本発明は、上記した従来技術の課題を解決し、構成が簡単で調整のための計算量が少なく、かつ高速、高精度で収束可能な等化処理を行う信号処理装置および信号処理方法を提供することを目的とする。

本発明の信号処理装置は、信号時間位置より前の部分を等化する第１のプレ等化器手段と、信号時間位置より後の部分を等化する第１のポスト等化器手段とを縦続接続した第１の等化器手段と、信号時間位置より後の部分を等化する第２のポスト等化器手段と信号時間位置より前の部分を等化する第２のプレ等化器手段とを縦続接続した第２の等化器手段と、前記第１のポスト等化器手段のフィルタ係数を調整する第１の調整手段と、前記第２のプレ等化器手段のフィルタ係数を調整する第２の調整手段と、前記第１の調整手段により調整されたフィルタ係数を前記第２のポスト等化器手段にも設定する第１の設定手段と、前記第２の調整手段により調整されたフィルタ係数を前記第１のプレ等化器手段にも設定する第２の設定手段とを備えたことを主要な特徴とする。ここで、信号時間位置は一意的に決まるものであり、その意味は下記の非特許文献２に説明されている。
佐藤洋一著「線形等化理論」、丸善出版１９９０年、第２章逆システム、２．３節、50頁〜57頁

また、前記した信号処理装置において、前記第１のプレ等化器手段、第１のポスト等化器手段、第２のポスト等化器手段、第２のプレ等化器手段はそれぞれＦＩＲフィルタ回路からなる点にも特徴がある。

また、前記した信号処理装置において、前記第１および第２の調整手段は、それぞれ確率的勾配法を使用してフィルタ係数を調整する点にも特徴がある。

また、前記した信号処理装置において、更に、ＰＮ信号をＴＨＰプリコーダに通した送信トレーニング信号と同期した参照信号を生成する参照信号生成手段と、前記第１の等化器手段の出力信号と前記参照信号との差分を算出して前記第１の調整手段に出力する第１の誤差信号生成手段と、前記第２の等化器手段の出力信号と前記参照信号との差分を算出して前記第２の調整手段に出力する第２の誤差信号生成手段と、を備えた点にも特徴がある。

本発明の信号処理方法は、信号時間位置より前の部分を等化する第１のプレ等化器手段と、信号時間位置より後の部分を等化する第１のポスト等化器手段とを縦続接続した第１の等化器手段において、前記第１のポスト等化器手段のフィルタ係数を調整する第１のステップと、前記第１のステップと同時に並行して、信号時間位置より後の部分を等化する第２のポスト等化器手段と信号時間位置より前の部分を等化する第２のプレ等化器手段とを縦続接続した第２の等化器手段において、前記第２のプレ等化器手段のフィルタ係数を調整する第２のステップと、前記第１の調整手段により調整されたフィルタ係数を前記第２のポスト等化器手段にも設定すると共に、前記第２の調整手段により調整されたフィルタ係数を前記第１のプレ等化器手段にも設定する第３のステップとを繰り返すことを主要な特徴とする。

本発明の信号処理装置および信号処理方法は上記のような構成によって、回路構成が簡単であり、ＩＣ化した場合の回路規模や消費電力を小さくできるという効果がある。また、フィルタ係数の調整のための計算量が少なく、高速な調整が可能であるという効果もある。更に等化器が高速かつ高精度で収束することが可能であるという効果もある。また、伝送路の周波数特性の補償を送信側のＴＨＰプレコーディング手段と受信側の等化器手段とによって分担させることにより、ＴＨＰのループの安定性が増す、ＴＨＰプリコーダの段数を少なくすることができるなどの効果もある。

図１は本発明の伝送装置全体の構成を示すブロック図である。図２はイコライザ回路３４および受信側トレーニング制御回路３８の一部の構成を示すブロック図である。図３はイコライザ回路３４の構成を示すブロック図である。図４はＵ，Ｖ等化アルゴリズム演算回路４８の構成例を示すブロック図である。図５はＴＨＰプリコーダ１４の構成を示すブロック図である。図６はトレーニング処理の内容を示すフローチャートである。図７は従来の等化器の構成例を示すブロック図である。

符号の説明

１０…送信回路
１１…符号変換器
１２…ＰＮ信号発生回路
１３…スイッチ
１４…ＴＨＰプリコーダ
１５…Ｄ／Ａ変換器
１６…アンプ
１７…送信側トレーニング制御回路
２０…ハイブリッド回路
２１…伝送ケーブル
３０…受信回路
３１…可変利得アンプ
３２…Ａ／Ｄ変換器
３３…シンボル同期回路
３４…イコライザ回路
３５…レベル判定回路
３６…モジュロ演算器
３７…符号逆変換回路
３８…受信側トレーニング制御回路

本発明の等化器は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数Ｇｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものであり、以下の実施例おいては、ＴＨＰ方式と組み合わせた例について説明するが、本発明の等化器はこれに限らず、任意の信号の伝送装置に適用可能である。

図１は、本発明の伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図１の伝送装置を４組使用する。

送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、１６、ＴＨＰプリコーダ１４、周期信号発生回路１５、Ｄ／Ａ変換器（ＤＡＣ）１７、アンプ１８、送信側トレーニング制御回路１９からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。

図５は、ＴＨＰプリコーダ１４の構成を示すブロック図である。（ａ）は機能ブロック図である。ＴＨＰプリコーダ１４は、加算器９０、シンボルの多値数を法とするモジュロ演算器９１、ＦＩＲフィルタ９２からなる。ＦＩＲフィルタ９２には予め伝送路の平均的なインパルス応答に相当するフィルタ係数が設定される。ＦＩＲフィルタ９２はモジュロ演算回路９１の出力を入力して処理し、加算器９０へ出力する。加算器９０は入力信号からＦＩＲフィルタ９２の出力を減算して出力する。

図５（ｂ）は、ＴＨＰプリコーダ１４のより具体的な回路構成を示す図である。加算器９３は、加算器９０の機能とＦＩＲフィルタ９２の加算器の機能を兼ねている。ＦＩＲフィルタ９２の構成要素である複数の遅延回路９４は信号を１信号（シンボル）区間だけ遅延させるためのレジスタであり、乗算器９５は伝送路のインパルス応答の係数（-a₁〜-a_n）を乗算する。なお、ＦＩＲフィルタの段数は例えば１６〜６４である。

図１に戻って、ＴＨＰプリコーダ１４の出力はＤＡＣ１７によってアナログ信号に変換され、アンプ１８によって増幅され、ハイブリッド回路２０を介して送信される。送信側トレーニング制御回路１９は、例えばスイッチ１３、１６、ＰＮ信号発生回路１２、ＴＨＰプリコーダ１４、周期信号発生回路１５を制御し、後述するトレーニング処理を実行する。

次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、Ａ／Ｄ変換器（ＡＤＣ）３２、シンボル同期回路３３、イコライザ回路３４、レベル判定回路３５、モジュロ演算器３６、符号逆変換回路３７、受信側トレーニング制御回路３８、ＡＧＣ回路３９等からなる。

可変利得アンプ３２は、ＡＧＣ回路３９の制御により、所定の信号レベルになるように受信信号を増幅する。シンボル同期回路３３は受信信号からシンボル同期信号（クロック）を再生し、ＡＤＣ３２はシンボル同期信号に基づき受信信号をＡ／Ｄ変換する。本発明によるイコライザ回路（等化器）３４は後述する構成によってＴＨＰプリコーダ１４を含めた伝送路の周波数特性を等化する。従って、この実施例においては、イコライザ回路３４はＴＨＰプリコーダ１４に設定された伝送路特性を示すフィルタ係数と実際の伝送路の周波数特性との差を等化することになる。なお、シンボル同期には周知の多くの方法があるが概略次のようである。まず初期トレーニングにおいて周期データを送信して予めシンボル同期を確立し、引き続き、PN系列送信以降では追随制御を実行する。追随制御はアイの開口度を参照する手段や等化器の係数を参照する手段があるが、いずれも制御方向を明確に得られる方法は存在しない。本発明の等化に拠れば、サンプリング位相の制御方向が明確に得ることができ、高速な位相制御が可能になる。

レベル判定回路３５は受信信号が多値信号のどの領域内にあるかを判定する回路であり、入力信号レベルが多値信号の所定の範囲内にある時にその範囲と対応する多値デジタル情報を出力する。モジュロ演算器３６は、ＴＨＰプリコーダ１４内のモジュロ演算器９１と同一の特性を有するモジュロ演算回路である。符号逆変換器３７は、モジュロ演算器３６の出力を元のビット情報に逆変換する。受信側トレーニング制御回路３８は、後述するようにトレーニング信号を使用してイコライザ回路３４のフィルタ係数を調整する。

図２は、イコライザ回路３４および受信側トレーニング制御回路３８の一部の構成を示すブロック図である。イコライザ回路３４は４つのＦＩＲフィルタ回路４０〜４３からなる。信号時間位置より前の部分を等化する２つのプレ等化器Ｕ(z^-1)４０、４３と、信号時間位置より後の部分を等化する２つのポスト等化器Ｖ(z^-1)４１、４２はそれぞれ同じ機能を果たし、プレ等化器Ｕ(z^-1)４０とポスト等化器Ｖ(z^-1)４１の組、およびポスト等化器Ｖ(z^-1)４２とプレ等化器Ｕ(z^-1)４３の組がそれぞれ１つの等化器を構成している。各等化器４０〜４３のフィルタ係数はＵ，Ｖ等化アルゴリズム演算回路４８によって調整される。

プレ等化器Ｕ(z^-1)４３の出力およびポスト等化器Ｖ(z^-1)４１の出力はそれぞれレベル判定回路３５、３５’および２つの加算器４５、４５’、４６、４６’の一方に入力される。加算器４５、４５’の他方は、シフト回路５６から出力される受信側で生成されたトレーニング用の参照信号が入力される。加算器４５、４５’からはそれぞれトレーニング時の誤差信号が出力される。

加算器４６、４６’の他方は、レベル判定回路から出力される受信レベル信号が入力され、加算器４６、４６’からはそれぞれデータ伝送時の誤差信号が出力される。スイッチ４７、４７’はデータ先頭判定回路からの制御に基づき、トレーニング時には加算器４５、４５’の出力Ａを、データ伝送時には加算器４６、４６’の出力ＢをそれぞれＵ，Ｖ等化アルゴリズム演算回路４８に出力する。

ＰＮ信号先頭判定回路５０は受信デジタル信号からＰＮ信号の先頭を検出し、ＰＮ信号発生回路５１に起動をかける。ＰＮ信号発生回路５１は送信側のＰＮ信号発生回路１２と同じ信号を発生する。加算器５４、モジュロ演算回路Ｍｏｄ(L)５２、ＦＩＲフィルタＰ(z^-1)５３は送信側のプリコーダ１４と同一構成の受信側のＴＨＰプリコーダであり、ＦＩＲフィルタＰ(z^-1)５３には送信側と同一のフィルタ係数が設定されている。

シフト判定回路５５は、受信信号の信号時間位置と受信側で発生させたTHPの信号時間位置との同期を正確に取るための回路であり、受信信号の信号時間位置と受信側THPの信号時間位置とのずれが何クロックあるかを判定し、モジュロ演算回路５２の入力信号をシフトしていくシフト回路５６のシフト数（遅延量）を制御し、イコライザ回路３４において所定量遅延された信号との同期を取る。なお、シフト判定回路５５の機能は例えばＤＳＰにより実行される。アイ開口度判定回路５７は参照信号の停止を検出してスイッチ４７、４７’を切り換える。

図３は、イコライザ回路３４の構成を示すブロック図である。２つのプレ等化器Ｕ(z^-1)４０、４３は信号よりも時間的に前の部分を等化し、２つのポスト等化器Ｖ(z^-1)４１、４２は信号よりも時間的に後の部分を等化するようにフィルタ係数が設定される。プレ等化器Ｕ(z^-1)４０とポスト等化器Ｖ(z^-1)４１の組、およびポスト等化器Ｖ(z^-1)４２とプレ等化器Ｕ(z^-1)４３の組がそれぞれ１つの等化器を構成しており、プレ等化器とポスト等化器の処理順序を入れ替えても出力は同一となる。

各等化器回路は同じ構成の周知のＦＩＲフィルタ回路からなる。例えばプレ等化器Ｕ(z^-1)４０は、入力信号をクロック信号に基づいて１段づつシフトしていくシフトレジスタ６０、フィルタ係数が設定されるレジスタ（Ｕ）６４、シフトレジスタ６０の各段の出力とレジスタ（Ｕ）６４から出力されるフィルタ係数とを乗算する複数の乗算器６１、６２、各乗算器の出力を加算する加算器６３からなる。

図４は、Ｕ，Ｖ等化アルゴリズム演算回路４８の構成例を示すブロック図である。アルゴリズムとしては確率的勾配法を用いる。図７による従来の確率的勾配法を式で表すと下記のようになる。Ｗ_kは複数のフィルタ係数値からなるフィルタ係数行列である。εは係数、Ｙ_Kはフィルタの入力信号行列、Ｚ_Kはフィルタの出力信号値、ａ_kは参照信号値である。この演算を繰り返すことにより、フィルタ係数を更新していく。

Ｗ_k+1＝Ｗ_k−ε・Ｙ_k（Ｚ_k−ａ_k）

本発明においては、プレ等化器Ｕ(z^-1)４３およびポスト等化器Ｖ(z^-1)４１をこの確率的勾配法を使用してそれぞれ独立して更新し、更新結果をプレ等化器Ｕ(z^-1)４０およびポスト等化器Ｖ(z^-1)４２のフィルタ係数としても使用する。プレ等化器Ｕ(z^-1)４３およびポスト等化器Ｖ(z^-1)４１のフィルタ係数更新処理を式で表すと下記のようになる。

Ｖ_k+1＝Ｖ_k−ε・Ｐk（Ｚ_k−ａ_k-N/2）
Ｕ_k+1＝Ｕ_k−ε・Ｑk（Ｚ'_k−ａ_k-N/2）

Ｖ_k、Ｕ_kは複数のフィルタ係数値からなるフィルタ係数行列である。εは係数、Ｐ_K、Ｑ_Kはそれぞれのフィルタの入力信号行列、Ｚ_K、Ｚ'_Kはそれぞれのフィルタの出力信号値、ａ_k-N/2は出力信号と対応する時間位置の参照信号値である。この演算を繰り返すことにより、フィルタ係数Ｖ_k、Ｕ_kを更新していく。

図４は、上記の演算をハードウェアによって実行する例である。加算器４５は、ポスト等化器Ｖ(z^-1)４１の出力Ｚkから参照信号を減算した信号（Ｚ_k−ａ_k-N/2）を出力する。乗算器８１はこの信号に係数値εを乗算し、この出力値ε・（Ｚ_k−ａ_k-N/2）は複数の乗算器７９、８０に入力される。複数の乗算器７９、８０は乗算器８０の出力値とシフトレジスタ８２に入力されているプレ等化器Ｕ(z^-1)４０の出力Ｐ_kとを乗算し、信号ε・Ｐ_k（Ｚ_k−ａ_k-N/2）を出力する。

複数の加算器７７、７８は、Ｖレジスタ７６のそれぞれのフィルタ係数値から複数の乗算器７９、８０の出力信号を減算した値を再びＶレジスタ７６にラッチし、フィルタ係数を更新する。Ｕレジスタ７０についても、同様の演算を行い、フィルタ係数を更新する。Ｖレジスタ７６の値は、２つのポスト等化器Ｖ(z^-1)４１、４２に設定され、Ｕレジスタ７０の値は２つのプレ等化器Ｕ(z^-1)４０、４３に設定される。

この等化器がトランスバーサル等化器よりも高速に収束できる理由は以下のように説明できる。プリ等化器Ｕとポスト等化器Ｖの収束が少し進むと、（チャンネル＋Ｕ）と（チャンネル＋Ｖ）の高域部分の等化が進み、これらの高域スペクトルが少し持ち上がる。この結果、等化器Ｖの受信信号（チャンネル＋Ｕの出力）と等化器Ｖの受信信号（チャンネル＋Ｖの出力）の相関行列の小さな固有値が少し大きくなる。この結果、等化器ＵとＶの収束が少し加速される。この効果が、前置部分の等化器ＵとＶに反映され、高域スペクトルを持ち上げる。このようにして、相乗効果が発揮され、収束がどんどん加速される。

なお、フィルタ係数の更新周期はシンボル区間（クロック周期）よりも長くてもかまわないので、ＤＳＰを使用したソフトウェア処理で確率的勾配法を実行してフィルタ係数を更新してもよい。

図６は、トレーニング処理の内容を示すフローチャートである。なお、この実施例においては、ＴＨＰプリコーダ１４およびイコライザ回路内のフィルタ回路５３には予め伝送路の平均的なインパルス応答に相当するフィルタ係数が設定されているものとする。トレーニングにおいて従来のトランスバーサル型等化器と異なる点は、トレーニング時におけるＰＮ信号を挿入するタイミング（参照信号のタイミング）が一意的な点である。従って、この挿入タイミングを推定するアルゴリズムが追加されている。

送信回路は、Ｓ１０においてはスイッチ１６を周期信号発生回路１５側に切り換えて周期信号を送出し、Ｓ１１においては、所定の時間が経過するまで待つ。受信回路は、Ｓ３０においては信号電力を検出するまで待ち、Ｓ３１においてはＡＧＣ回路３９のＡＧＣ動作を開始すると共にシンボル同期回路３３のシンボル同期処理を開始する。

送信回路は、Ｓ１２において周期信号を停止し、Ｓ１３においてはスイッチ１３をＰＮ信号発生回路１２側に切り換えてＰＮ信号をＴＨＰプリコーダ１４を介して送出する。送信回路は、Ｓ１４においては、ＰＮ信号を送出しながら所定の時間が経過するまで待ち、Ｓ１５においては、データ伝送を開始する。

受信回路は、Ｓ３２においては、ＰＮ信号先頭判定回路５０によって周期信号の停止を検出し、Ｓ３３においてはローカルのＰＮ信号発生回路５１を起動してＰＮ信号の発生を開始する。Ｓ３４においては、ＰＮ信号の同期処理（前記したシフト判定回路５５の処理）を行い、受信信号との正確な同期を取る。基本原理はミニマックス等化（zero-forcing equalization）に基づくものであり、アルゴリズムの結果のみを記すと以下のようになる。

・ステップ（１）参照信号と受信信号の相関をとり、相関が最も大きいタイミングを求める。このタイミングをｔ＝0と記す。
・ステップ（２）まずこのタイミングで等化処理を開始し、U(z^-1)の逆システム1/U(z^-1)とV(z^-1)の逆システム1/V(z^-1)のインパルス応答を計算し、それらが発散するか収束するかを判定する。

・ステップ（３）もし両者とも収束した場合、t=0が正しいタイミングとして判定する。もし、そうでなければ、順次、ｔ＝ -3, -2 ,-1 , 1, 2, 3 でステップ（２）の判定を実行し、両者とも収束するタイミングを見つける。

このアルゴリズムによって両者とも収束するタイミングが必ず見つかり、それ以外のタイミングでは1/U(z^-1)あるいは 1/V(z^-1)のどちらかが発散する。また、等化アルゴリズムがスタートして早い段階で、この判定が可能である。

1/U(z^-1)
および 1/V(z^-1) の二つのインパルス応答をそれぞれ、
u₀,u₁, u₂, u₃, ・・・・
v₀,v₁, v₂, v₃, ・・・・
とする。このとき、たとえば2次モーメント
Mu=u₁ ²+2²u₂ ²+3²u₃ ²+
Mv=v₁ ²+2²v₂ ²+3²v₃ ²+
を観測する。もし、Mu>Mvならば、サンプリング位相は最適時刻から前方に、Mu<Mvならば最適時刻から後方にずれていることが分かる。したがって、サンプリング位相の制御方向を検出することができ、Mu=Mvとなるようにサンプリング位相を最適調整することができる。

受信回路は、S３４の判定を受けて、Ｓ３５で等化器の強制トレーニング処理を実行する。Ｓ３６においては、図２のPN系列発生回路５１の出力を監視し、送信PN系列の終了時刻を計算する。終了時刻より早い時点が予め定められており、その時点まではＳ３５を続行するが、その時点以降はＳ３７の仮判定適応等化処理を実行する。

以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実施例においては、イコライザ回路をＡ／Ｄ変換器の後においてデジタル処理する構成を開示したが、本発明の等化器をＡＤ変換の直前にアナログ回路で置くことも可能である。この場合にもデジタルかアナログかの差はあるが回路構成は同一となる。

ＴＨＰプリコーダ１４に設定するインパルス応答係数は固定である例を開示したが、送信側からテスト信号を送出し、受信側の回路から返送されてきたＴＨＰプリコーダ１４に設定するインパルス応答係数を取得して、ＴＨＰプリコーダ１４に設定するようにしてもよい。

Claims

信号時間位置より前の部分を等化する第１のプレ等化器手段と、信号時間位置より後の部分を等化する第１のポスト等化器手段とを縦続接続した第１の等化器手段と、
信号時間位置より後の部分を等化する第２のポスト等化器手段と信号時間位置より前の部分を等化する第２のプレ等化器手段とを縦続接続した第２の等化器手段と、
前記第１のポスト等化器手段のフィルタ係数を調整する第１の調整手段と、
前記第２のプレ等化器手段のフィルタ係数を調整する第２の調整手段と、
前記第１の調整手段により調整されたフィルタ係数を前記第２のポスト等化器手段にも設定する第１の設定手段と、
前記第２の調整手段により調整されたフィルタ係数を前記第１のプレ等化器手段にも設定する第２の設定手段と
を備えたことを特徴とする信号処理装置。
前記第１のプレ等化器手段、第１のポスト等化器手段、第２のポスト等化器手段、第２のプレ等化器手段はそれぞれＦＩＲフィルタ回路からなることを特徴とする請求項１に記載の信号処理装置。
前記第１および第２の調整手段は、それぞれ確率的勾配法を使用してフィルタ係数を調整することを特徴とする請求項１に記載の信号処理装置。
更に、ＰＮ信号をＴＨＰプリコーダに通した送信トレーニング信号と同期した参照信号を生成する参照信号生成手段と、
前記第１の等化器手段の出力信号と前記参照信号との差分を算出して前記第１の調整手段に出力する第１の誤差信号生成手段と、
前記第２の等化器手段の出力信号と前記参照信号との差分を算出して前記第２の調整手段に出力する第２の誤差信号生成手段と、
を備えたことを特徴とする請求項１に記載の信号処理装置。
信号時間位置より前の部分を等化する第１のプレ等化器手段と、信号時間位置より後の部分を等化する第１のポスト等化器手段とを縦続接続した第１の等化器手段において、前記第１のポスト等化器手段のフィルタ係数を調整する第１のステップと、
前記第１のステップと同時に並行して、信号時間位置より後の部分を等化する第２のポスト等化器手段と信号時間位置より前の部分を等化する第２のプレ等化器手段とを縦続接続した第２の等化器手段において、前記第２のプレ等化器手段のフィルタ係数を調整する第２のステップと、
前記第１の調整手段により調整されたフィルタ係数を前記第２のポスト等化器手段にも設定すると共に、前記第２の調整手段により調整されたフィルタ係数を前記第１のプレ等化器手段にも設定する第３のステップと
を繰り返すことを特徴とする信号処理方法。