JPWO2006064887A1 - 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 - Google Patents

表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 Download PDF

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Abstract

本発明は、２次元状に多数配設された画素部毎に薄膜トランジスタ（ＴＦＴ）が設けられた表示用制御基板およびその製造方法や、この表示用制御基板を用いる液晶表示パネルに関する。本発明においては、逆スタガ型ＴＦＴの場合、ゲート電極配線（１１）とＣｓ配線（１２）とソース電極配線（１３）を同時に形成し、ゲート絶縁膜（１４ａ）（１４ｂ）と半導体アイランド（１５ａ）（１５ｃ）を形成した後、層間絶縁膜（１６）を堆積する。当該層間絶縁膜（１６）にコンタクトホール（１６ａ）（１６ｂ）（１６ｃ）を形成した後、画素電極（１７）の形成時に、コンタクトホール（１６ｂ）を介してソース電極配線の分断部（１３ｂ）間を連結する連結部（１７ｂ）を形成する。当該連結部（１７ｂ）によって、ソース電極配線（１３）は、半導体アイランド（１５ａ）のソース領域と連結される。本発明は、ＴＦＴ基板の製造時に、必要なマスク枚数を減少させて、リードタイムの減少と歩留まりの向上および製造コスト低下を図る。

Description

本発明は、例えばアクティブマトリクス型液晶表示装置などに用いられ、２次元状に多数配設された画素部毎にトランジスタ素子として薄膜トランジスタ（ＴＦＴ）などが設けられたＴＦＴ基板などの表示用制御基板およびその製造方法、この表示用制御基板を用いる液晶表示パネル、さらに、この表示用制御基板を液晶表示パネルに用いた例えばテレビジョン装置、モニタ装置、ノート型などのパーソナルコンピュータ、アミューズメント電子機器およびゲーム装置などの電子情報機器に関する。
従来より、アクティブマトリクス型液晶表示装置では、表示部にマトリクス状に複数配列された各画素部毎のスイッチング素子および、その表示部の周辺部に配設された駆動回路部を構成する半導体素子としてＴＦＴが用いられている。
このＴＦＴの配線としては、ゲート電極配線、ソース電極配線およびドレイン電極配線などが挙げられる。従来のＴＦＴ基板の製造方法では、これらのゲート電極配線とソース電極配線とが交差するため、別のマスク工程で形成され、２レイヤーのマスクが必要であった。その結果、ＴＦＴを完成させるためには、例えば逆スタガ型ＴＦＴの場合、ゲート電極配線、半導体アイランド、ソース／ドレイン電極配線、層間絶縁膜へのコンタクトホールさらに透明電極を形成するために、５レイヤーのマスクが必要であり、これがリードタイムの増加、歩留まりの低下、ひいては製造コストの上昇などの原因になっていた。
図８は、従来のアクティブマトリクス型液晶表示装置の画素部のスイッチング素子として用いられるＴＦＴ基板の要部構造例を示す上面図である。ここでは、逆スタガ型ＴＦＴを例に挙げて説明する。
図８において、ＴＦＴ基板２０には、ゲート電極配線２１と補償容量（Ｃｓ）配線２２とが互いに平行に繰り返し設けられている。ゲート電極配線２１上には図示しないゲート絶縁膜を介してＴＦＴのチャネル領域となる真性半導体層と不純物ドープ半導体層（例えばｎ＋半導体層）とからなる半導体アイランド２３ａが設けられており、補償容量配線２２上には図示しない補償容量絶縁膜を介して補償容量上部電極の一部となる半導体アイランド２３ｂが設けられている。これらのゲート絶縁膜および補償容量絶縁膜は同一の絶縁膜材料であって、基板上を覆うように設けられており、その上に、ソース電極配線２４が、下方の絶縁膜を介してゲート電極配線２１および補償容量配線２２と交差するように設けられている。
ソース電極配線２４は、半導体アイランド２３ａ上まで延出形成されており、その延出部２４ａは半導体アイランド２３ａと電気的に接続されている。また、半導体アイランド２３ａ上から半導体アイランド２３ｂ上にわたってドレイン電極配線２４ｂが設けられており、このドレイン電極配線２４ｂは半導体アイランド２３ａおよび半導体アイランド（補償容量上部電極の一部）２３ｂと電気的に接続されている。少なくともこの半導体層２３ｂ上には図示しない層間絶縁膜を介して透明電極２５が設けられており、この透明電極２５は層間絶縁膜に設けられたコンタクトホール２６を介してドレイン電極配線２４ｂと電気的に接続されている。画素部において、この透明電極２５は、ゲート電極配線２１とソース電極配線２４とで囲まれた四角形状の画素領域に設けられており、画素電極として用いられている。
以下に、従来のＴＦＴ基板２０の製造方法について図９（ａ）〜図９（ｅ）を用いて詳細に説明する。
図９（ａ）〜図９（ｅ）は、図８のＴＦＴ基板２０における各製造工程を説明するための要部構成例を示す上面図である。
まず、図９（ａ）に示すようにゲート電極配線２１と補償容量配線２２の形成工程を行う。この工程では、ＴＦＴ基板２０となるガラス基板をＷＥＴ洗浄またはＤＲＹ洗浄によって洗浄し、その上に、ゲート電極配線２１および補償容量（Ｃｓ）配線２２となる金属材料をスパッタリング法またはＣＶＤ法により堆積して、フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、図９（ａ）に示すように、互いに平行なゲート電極配線２１および補償容量配線２２を形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。
次に、図９（ｂ）に示すように絶縁膜材料の堆積および半導体アイランド２３ａ，２３ｂの形成工程を行う。この工程では、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、ＴＦＴのチャネル領域および補償容量上部電極の一部となる真性半導体層をＣＶＤ法により堆積して不純物ドープ半導体層を形成し、フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、図９（ｂ）に示すように、ゲート電極配線２１上および補償容量配線２２上に絶縁膜を介して半導体アイランド２３ａおよび２３ｂを形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。このとき、後で形成されるソース／ドレイン電極配線とゲート電極配線との絶縁性を保つために、ＣＶＤ法により堆積された絶縁膜は５００ｎｍ程度残しておく。
さらに、図９（ｃ）に示すようにソース電極配線２４、２４ａおよびドレイン電極配線２４ｂの形成工程を行う。この工程では、絶縁膜さらに半導体アイランド２３ａおよび２３ｂを形成した基板部上に金属層をスパッタリング法またはＣＶＤ法により堆積して、フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、図９（ｃ）に示すように、ゲート電極配線２１および補償容量配線２２と平行で半導体アイランド２３ａ上に向かって延びる延在部２４ａおよびこれに接続したソース電極配線２４を形成すると共に、半導体アイランド２３ａ上から半導体アイランド２３ｂ上にわたって延びるドレイン電極配線２４ｂを形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。
その後、図９（ｄ）に示すように層間絶縁膜の堆積およびコンタクトホール２６の形成工程を行う。この工程では、図９（ｃ）でソース電極配線２４、その延在部２４ａおよびドレイン電極配線２４ｂが形成された基板部上に、ソース電極配線２４、その延在部２４ａおよびドレイン電極配線２４ｂと、後で形成される透明電極２５とを電気的に絶縁分離するために、ＣＶＤ法などにより層間絶縁膜を堆積する。後で形成される透明電極２５と接続するために、この層間絶縁膜上にフォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、図９（ｄ）に示すように、半導体アイランド２３ｂに重なるドレイン電極配線２４ｂ上の層間絶縁膜にコンタクトホール２６を形成し、ＷＥＴ法またはＤＲＹ法により層間絶縁膜上のレジストマスクを剥離する。
最後に、図９（ｅ）に示すように透明電極形成工程を行う。この工程では、層間絶縁膜およびコンタクトホール２６上に透明電極材料をスパッタリング法またはＣＶＤ法により堆積して、フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、図９（ｅ）に示すようにゲート電極配線２１とソース電極配線２４とで囲まれた領域毎に透明電極２５を形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。
このようにして製造されたＴＦＴ基板２０は、対向電極が配置された対向基板との間に所定の間隔を開けて対向配置され、周囲が貼り合わせられた両基板の間隙に注入口から液晶材料が注入され、その注入口が封止されて液晶パネルが形成される。
以上のように、従来のＴＦＴの製造方法において、例えば逆スタガ型ＴＦＴの場合、ゲート電極配線２１、半導体アイランド２３ａ，２３ｂ、ソース／ドレイン電極配線２４，２４ａ，２４ｂ、コンタクトホール２６および透明電極２５を形成するために、５レイヤーのマスクが必要であり、このことがリードタイムの増加、歩留まりの低下および製造コスト上昇の原因になっていた。
また、例えば特許文献１には、製造工程を簡略化すると共に駆動回路部と画素部とで共に良好な電気的特性を有するＴＦＴを作製することが可能な正スタガ型ＴＦＴの製造方法が開示されている。この特許文献１に開示されている従来技術では、イオン注入により抵抗値を調整しており、ＬＤＤ領域用マスク、駆動回路領域ＬＤＤ領域用マスクおよびチャネル領域用マスクなどの６枚のマスクが必要とされている。
特開平８−１３９３３５号公報
上記従来のＴＦＴの配線として、ゲート電極配線、ソース電極配線およびドレイン電極配線が挙げられるが、従来のＴＦＴの製造方法では、それぞれの配線が別のマスク工程で形成されているため、２レイヤーのマスクが必要であり、これがリードタイムの増加、歩留まりの低下および製造コスト上昇の原因となっていた。
本発明は、上記従来の問題を解決するもので、マスク枚数を減少させてリードタイムの減少、歩留まりの向上さらには製造コストの低減を図ることができる表示用制御基板およびその製造方法、この表示用制御基板を用いた液晶表示パネル、さらに、この表示用制御基板を液晶表示パネルに用いた例えばテレビジョン装置、モニタ装置、ノートパーソナルコンピュータ、アミューズメント電子機器およびゲーム装置などの電子情報機器を提供することを目的とする。
本発明の表示用制御基板の製造方法は、ゲート電極配線にトランジスタ素子のゲート電極が接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を形成し、該両分断部にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、該コンタクトホール形成工程後の基板部上に堆積した画素電極材料を加工する該画素電極の形成時に、該各コンタクトホールを介して該両分断部間を連結する連結部を形成する工程とを有し、そのことにより上記目的が達成される。
また、好ましくは、本発明の表示用制御基板の製造方法における配線形成工程は、前記ゲート電極配線に平行な補償容量配線および該ゲート電極配線と前記ソース電極配線とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法における配線形成工程は、前記ソース電極配線に平行な補償容量配線および該ソース電極配線と前記ゲート電極配線とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ソース電極配線および該補償容量配線と該ゲート電極配線とを互いに交差する方向に形成する。
本発明の表示用制御基板の製造方法は、ゲート電極配線にトランジスタ素子のゲート電極が接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線と、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線とを形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート電極上に該ゲート絶縁膜を介して該半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該ソース電極配線の両分断部上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該ドレイン領域と連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
本発明の表示用制御基板の製造方法は、ゲート電極配線にトランジスタ素子のゲート電極が接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
基板上に半導体材料を堆積し、該半導体材料を加工して該トランジスタ素子の半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線を形成すると共に、該半導体領域上に該ゲート絶縁膜を介して該ゲート電極を形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該ソース電極配線の両分断部上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
本発明の表示用制御基板の製造方法は、互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、交差部近傍の該ゲート電極配線にゲート電極が接続され、配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に接続された補償容量とが配設された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線と、該ゲート電極配線に平行な補償容量配線と、該ゲート電極配線および該補償容量配線に交差する方向でかつ、該ゲート電極配線および該補償容量配線の形成部で分断されたソース電極配線を形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート電極上に該ゲート絶縁膜を介して該半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該ソース電極配線の両分断部上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該ドレイン領域と該補償容量の上部電極に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
本発明の表示用制御基板の製造方法は、互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、交差部近傍の該ゲート電極配線にゲート電極が接続され、配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に接続された補償容量とが配設された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線と、該ゲート電極配線に平行でかつ、該ソース電極配線の形成部で分断された補償容量配線とを形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート電極上に該ゲート絶縁膜を介して該トランジスタ素子の半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該ソース電極配線の所定部、該ゲート電極配線の両分断部および該補償容量配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該補償容量配線の両分断部間を連結する補償容量配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部と、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
また、好ましくは、本発明の表示用制御基板の製造方法における半導体領域形成工程において前記ソース電極配線上にも前記半導体領域を形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるコンタクトホール形成工程と画素電極材料形成工程との間に、前記コンタクトホールを介した前記半導体領域にコンタクト抵抗を低減させる不純物を拡散させる不純物拡散工程をさらに有し、該画素電極材料形成工程は、該不純物拡散工程の基板部上に前記画素電極材料を堆積して行う。
ここで、本発明の表示用制御基板の製造方法についてさらに説明する。
本発明の表示用制御基板の製造方法は、ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
本発明の表示用制御基板の製造方法は、ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
基板上に半導体材料を堆積し、該半導体材料を加工して該トランジスタ素子の半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定位置以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
本発明の表示用制御基板の製造方法は、互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に形成される補償容量とが配設された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれを連結する連結部および、該ドレイン領域と該補償容量の上部電極に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
本発明の表示用制御基板の製造方法は、互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に形成される補償容量とが配設された表示用制御基板の製造方法において、
基板上に半導体材料を堆積し、該半導体材料を加工して、該トランジスタ素子の半導体領域を形成すると共に、該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該トランジスタ素子の半導体領域上に該ゲート絶縁膜を介して該ゲートを形成すると共に該補償容量の上部電極上に該補償容量絶縁膜を介して該補償容量配線の一部を形成するように、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と該補償容量の上部電極を連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
また、好ましくは、本発明の表示用制御基板の製造方法における配線形成工程は、前記ゲート電極配線と、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線とを形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法における配線形成工程は、前記ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線とを形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法における配線形成工程は、前記ゲート電極配線と、該ゲート電極配線に平行な補償容量配線と、該ゲート電極配線および該補償容量配線に交差する方向でかつ、該ゲート電極配線および該補償容量配線の形成部で分断されたソース電極配線とを形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法における配線形成工程は、前記ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線と、該ゲート電極配線に平行でかつ、該ソース電極配線の形成部で分断された補償容量配線とを形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるコンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記ソース電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、前記画素電極材料形成工程は、前記連結部として、前記ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該半導体層のドレイン領域と連結する画素電極を形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるコンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記ゲート電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、前記画素電極材料形成工程は、前記連結部として、前記ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部とを形成すると共に、該半導体層のドレイン領域と連結する画素電極を形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるコンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記補償容量の上部電極、前記ソース電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、前記画素電極材料形成工程は、前記連結部として、前記ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるコンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記補償容量の上部電極、前記ソース電極配線の所定部、前記ゲート電極配線の両分断部、前記補償容量配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、前記画素電極材料形成工程は、前記連結部として、該ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該補償容量配線の両分断部間を連結する補償容量配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部とを形成すると共に、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する。
さらに、好ましくは、本発明の表示用制御基板の製造方法において、前記ゲートは前記ゲート電極配線の一部を用いる。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるトランジスタ素子は逆スタガ型薄膜トランジスタ素子である。
さらに、好ましくは、本発明の表示用制御基板の製造方法におけるトランジスタ素子は正スタガ型薄膜トランジスタ素子である。
本発明の表示用制御基板は、複数のゲート電極配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、交差部近傍の該ゲート電極配線にゲート（ゲート電極でもゲート領域でもよい）が接続され、配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極とが配設された表示部を備えた表示用制御基板において、同一層に、該ゲート電極配線および該ソース電極配線が形成されており、そのことにより上記目的が達成される。
本発明の表示用制御基板は、互いに平行な複数のゲート電極配線および補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎にそれぞれ、配線交差部近傍の該ゲート電極配線にゲート電極が接続され、配線交差部近傍の該ソース電極配線がソース領域に接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と補償容量配線間に設けられた補償容量とを有する表示部を備えた表示用制御基板において、同一層に、該ゲート電極配線、該補償容量配線およびソース電極配線が形成されており、そのことにより上記目的が達成される。
また、好ましくは、本発明の表示用制御基板におけるドレイン領域と前記画素電極を接続するドレイン電極配線が該画素電極の一部である。
さらに、好ましくは、本発明の表示用制御基板におけるゲート電極配線および前記ソース電極配線のいずれか一方配線が、他方配線を間に通すように両分断部で分断された状態で、該ゲート電極配線および該ソース電極配線が互いに交差する方向に形成され、コンタクトホールを介して該両分断部間が画素電極材料により連結されている。
さらに、好ましくは、本発明の表示用制御基板において、前記ゲート電極配線に平行な補償容量配線および該ゲート電極配線と前記ソース電極配線とのいずれか一方配線が、他方配線を間に通すように配線毎の両分断部で分断された状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成されている。
さらに、好ましくは、本発明の表示用制御基板において、前記ソース電極配線に平行な補償容量配線および該ソース電極配線と前記ゲート電極配線とのいずれか一方配線が、他方配線を間に通すように配線毎の両分断部で分断された状態で、該ソース電極配線および該補償容量配線と該ゲート電極配線とが互いに交差する方向に形成されている。
さらに、好ましくは、本発明の表示用制御基板におけるトランジスタ素子は逆スタガ型または正スタガ型である。
さらに、好ましくは、本発明の表示用制御基板におけるトランジスタ素子が逆スタガ型の場合、前記ゲート電極上にゲート絶縁膜を介して半導体領域のソース領域およびドレイン領域が設けられ、前記画素電極材料により前記ソース電極配線と該ソース領域が連結されいると共に該ドレイン領域と画素電極が連結されている。
さらに、好ましくは、本発明の表示用制御基板におけるトランジスタ素子が正スタガ型の場合、半導体領域のソース領域およびドレイン領域上にゲート絶縁膜を介して前記ゲート電極が設けられ、前記画素電極材料により前記ソース電極配線と該ソース領域が連結されていると共に該ドレイン領域と画素電極が連結されている。
さらに、好ましくは、本発明の表示用制御基板における表示部の周辺部に、前記複数のゲート電極配線に選択的に走査信号を供給可能とするゲートドライバと、前記複数のソース電極配線に選択的に表示信号を供給可能とするソースドライバとを有する。
本発明の液晶表示パネルは、本発明の上記表示用制御基板と、前記画素電極に対向する対向電極が配置された対向電極基板とが対向配置され、両基板間に液晶材料が封止されたものであり、そのことにより上記目的が達成される。
本発明の電子情報機器は、本発明の上記表示用制御基板を液晶表示パネルに用いたものであり、そのことにより上記目的が達成される。
上記構成により、以下に、本発明の作用を説明する。
本発明においては、ゲート電極配線、補償容量（Ｃｓ）配線およびソース電極配線を同一層に同時に形成し、ソース電極配線の両分断部間を透明電極材料によって連結する。例えば逆スタガ型ＴＦＴの場合には、まず、ゲート電極配線、Ｃｓ配線およびソース電極配線を同時に形成する。次に、従来通り、絶縁膜および半導体領域（半導体アイランド）を形成する。その後、層間絶縁膜を堆積し、層間絶縁膜の所定位置に各コンタクトホールを形成した後、透明電極材料と半導体アイランド間のコンタクト抵抗を改善するために不純物を半導体層に導入する。最後に、画素電極材料（透明電極材料）を堆積してソース電極配線の両分断部間を透明電極材料で連結させた後、透明電極材料をエッチングしてその連結部と画素電極（透明電極）を形成することにより、ＴＦＴ基板（表示用制御基板）を完成する。
即ち、ゲート電極配線、補償容量（Ｃｓ）配線およびソース電極配線を１マスクで形成する。この場合、ソース電極配線は、ゲート電極配線および補償容量（Ｃｓ）配線のうちの少なくともゲート電極配線で区切られており、分断されたソース電極配線間およびソース電極配線とＴＦＴのソース領域間の接続や、ＴＦＴのドレイン領域と補償容量（Ｃｓ）配線上方の半導体領域（半導体アイランド）の接続を、透明電極材料（ＩＴＯレイヤ）により行う。結果的に、４枚のマスクでＴＦＴを製造することができる。
また、他の本発明においては、ゲート電極配線、Ｃｓ配線およびソース電極配線を同時に形成し、ゲート電極配線およびＣｓ配線の両分断部間を画素電極材料（透明電極材料）によって連結する。例えば逆スタガ型ＴＦＴの場合には、まず、ゲート電極配線、Ｃｓ配線およびソース電極配線を同時に形成する。次に、従来通り、絶縁膜および半導体領域（半導体アイランド）を形成する。その後、その上に層間絶縁膜を堆積し、層間絶縁膜の所定位置に各コンタクトホールを形成する。透明電極材料と半導体アイランド間のコンタクト抵抗を改善するための不純物を半導体領域に導入する。最後に、透明電極材料を堆積してゲート電極配線およびＣｓ配線の両分断部間を連結させた後、透明電極材料をエッチングしてその連結部と画素電極（透明電極）を形成することにより、ＴＦＴ基板（表示用制御基板）を完成させる。
以上により、互いに交差するゲート電極配線およびＣｓ配線とソース電極配線とのうち少なくともゲート電極配線とソース電極配線とを同時に形成し、ソース電極配線またはゲート電極配線の分断部間を画素電極材料で連結するため、従来必要であったソース／ドレイン電極配線形成工程が不要になり、マスク枚数を削減することが可能となる。例えば逆スタガ型ＴＦＴの場合、ゲート電極配線／Ｃｓ配線／ソース電極配線、半導体アイランド、コンタクトホールおよび透明電極という４枚のマスク数でＴＦＴ基板などの表示用制御基板を作製することが可能となる。
さらに、層間絶縁膜のコンタクトホール部（コンタクトホールを介した半導体領域）に不純物を拡散させることによって、コンタクト抵抗を低減させて、特性が良好なＴＦＴを作製することが可能となる。
以上により、本発明によれば、互いに交差するゲート電極配線／ソース電極配線を同時に形成するため、マスク枚数を減少させることができて、リードタイムの減少、歩留まりの向上さらには製造コストの低減を実現することができる。
（ａ）は、本発明の一実施形態であるＴＦＴ基板の要部構造例を示す上面図、（ｂ）はそのＡ−Ａ部分の断面図、（ｃ）はそのＢ−Ｂ部分の断面図、（ｄ）はそのＣ−Ｃ部分の断面図である。 図１のＴＦＴ基板における表示部の画素構成例を示す回路図である。 （ａ）は、図１のＴＦＴ基板の製造工程（その１）を説明するための上面図、（ｂ）は図１（ａ）のＡ−Ａ部分に対応した部分の断面図、（ｃ）は図１（ａ）のＢ−Ｂ部分に対応した部分の断面図、（ｄ）は図１（ａ）のＣ−Ｃ部分に対応した部分の断面図である。 （ａ）は、図１のＴＦＴ基板の製造工程（その２）を説明するための上面図、（ｂ）は図１（ａ）のＡ−Ａ部分に対応した部分の断面図、（ｃ）は図１（ａ）のＢ−Ｂ部分に対応した部分の断面図、（ｄ）は図１（ａ）のＣ−Ｃ部分に対応した部分の断面図である。 （ａ）は、図１のＴＦＴ基板の製造工程（その３）を説明するための上面図、（ｂ）は図１（ａ）のＡ−Ａ部分に対応した部分の断面図、（ｃ）は図１（ａ）のＢ−Ｂ部分に対応した部分の断面図、（ｄ）は図１（ａ）のＣ−Ｃ部分に対応した部分の断面図である。 （ａ）は、図１のＴＦＴ基板の製造工程（その４）を説明するための上面図、（ｂ）は図１（ａ）のＡ−Ａ部分に対応した部分の断面図、（ｃ）は図１（ａ）のＢ−Ｂ部分に対応した部分の断面図、（ｄ）は図１（ａ）のＣ−Ｃ部分に対応した部分の断面図である。 （ａ）は本実施形態のＴＦＴ基板におけるＴＦＴ部分を示す等価回路図、（ｂ）は図８に示す従来のＴＦＴ基板におけるＴＦＴ部分を示す等価回路図である。 従来のＴＦＴ基板の要部構造例を示す上面図である。 （ａ）〜（ｅ）は、従来のＴＦＴ基板の各製造工程について説明するための上面図である。
符号の説明
１１ ゲート電極配線
１２ 補償容量（Ｃｓ）配線
１３ ソース電極配線
１３ｂ ソース電極配線の分断部
１４ａ ゲート絶縁膜
１４ｃ 補償容量絶縁膜
１５ａ 半導体アイランド（ＴＦＴのソース領域、チャネル領域およびドレイン領域）
１５ｃ 半導体アイランド（補償容量上部電極の一部となる半導体領域）
１６ 層間絶縁膜
１６ａ〜１６ｃ 層間絶縁膜のコンタクトホール
１７ 透明電極（画素電極）
１７ａ 半導体アイランドのドレイン領域と半導体アイランド（補償容量上部電極の一部）とを接続している透明電極部分
１７ｂ ソース電極配線の両分断部を連結すると共に半導体アイランドのソース領域と接続している透明電極材料部分
１８ ＴＦＴ（トランジスタ素子）
以下に、本発明の表示用制御基板およびその製造方法を液晶表示装置の画素部におけるＴＦＴ基板に適用した場合について、図面を参照しながら説明する。
図１（ａ）は、本発明の一実施形態であるＴＦＴ基板の要部構造例を示す上面図、図１（ｂ）はそのＡ−Ａ部分の断面図、図１（ｃ）はそのＢ−Ｂ部分の断面図、（ｄ）はそのＣ−Ｃ部分の断面図である。
図１（ａ）に示すように、ＴＦＴ基板１０には、ゲート電極配線１１と、補償容量（Ｃｓ）配線１２とが互いに平行に一方向に繰り返し設けられており、これらの両配線と交差（ここでは直交）する方向に、両配線の形成部で分断された状態（間を空けた状態）でソース電極配線１３が所定間隔毎に形成されている。図１（ｂ）に示すようにゲート電極配線１１上にはゲート絶縁膜１４ａを介してＴＦＴのチャネル領域となる半導体アイランド１５ａが設けられており、図１（ｄ）に示すように補償容量配線１２上には補償容量絶縁膜１４ｃを介して補償容量上部電極となる半導体アイランド１５ｃが設けられている。
図１（ｃ）に示すようにその基板部上を覆うように層間絶縁膜１６が設けられており、層間絶縁膜１６には半導体アイランド１５ａ、ソース電極配線１３の両分断部１３ｂおよび半導体アイランド１５ｃに達するように各コンタクトホール１６ａ〜１６ｃがそれぞれ設けられている。層間絶縁膜１６のコンタクトホール１６ａ〜１６ｃをそれぞれ介した部分（半導体層）にはそれぞれ、コンタクト抵抗を低減するために不純物拡散領域が設けられている。
図１（ｃ）に示すように、この層間絶縁膜１６上には、ソース電極配線１３の両分断部１３ｂ，１３ｂ間を連結すると共に、半導体アイランド１５ａのソース領域と接続する連結部分１７ｂと、半導体アイランド１５ａのドレイン領域と半導体アイランド（補償容量上部電極）１５ｃとを接続する連結部分１７ａを有する透明電極１７とが設けられている。画素部において、この透明電極１７は、ゲート電極配線１１とソース電極配線１３とで囲まれた画素領域毎に設けられており、画素電極として用いられる。また、透明電極１７の連結部分１７ａはドレイン電極配線として用いられる。
図２は、図１のＴＦＴ基板１０における表示部の画素構成例を示す回路図である。
図２において、表示用制御基板としてのＴＦＴ基板１０の表示部は、互いに平行な複数のゲート電極配線１１および補償容量配線１２と複数のソース電極配線１３とが交差する方向に配設され、ゲート電極配線１１とソース電極配線１２で囲まれた画素領域毎にそれぞれ、配線交差部近傍のゲート電極配線１１にゲート電極が接続され、配線交差部近傍のソース電極配線１３がソース領域に接続されたトランジスタ素子としてのＴＦＴ１８と、このＴＦＴ１８のドレイン領域に接続された画素電極１７と、ドレイン領域と補償容量配線１２間に設けられた補償容量Ｃｓとを有している。多数の画素電極１７がマトリクス状に配設された表示部の周辺部に、複数のゲート電極配線１１に選択的にＴＦＴ１８用の走査信号（制御信号）を供給可能とするゲートドライバ（図示せず）と、複数のソース電極配線１３に選択的に画素電極駆動用の表示信号を供給可能とするソースドライバ（図示せず）とを有している。
この場合、ＴＦＴ基板１０の同一層に、ゲート電極配線１１、補償容量配線１２およびソース電極配線１３が形成されている。ソース電極配線１３が、ゲート電極配線１１および補償容量配線１２を間に通すように両分断部１３ｂで分断された状態で、ゲート電極配線１１およびソース電極配線１３が互いに交差する方向に形成されている。透明電極材料により、両コンタクトホール１６ｂを介して両分断部１３ｂ間が連結されていると共に、コンタクトホール１６ａを介して半導体アイランド１５ａ（ソース領域、チャネル領域およびドレイン領域）のソース領域が連結されている。また、透明電極材料により、半導体アイランド１５ａのドレイン領域と画素電極１７が接続されるドレイン電極配線は画素電極１７の一部になっている。
上記構成により、以下に、本実施形態のＴＦＴ基板１０の製造方法について、図３〜図６を用いて詳細に説明する。
図３〜図６の（ａ）は、図１のＴＦＴ基板１０の各製造工程を説明するための要部構造例を示す上面図、図３〜図６の（ｂ）は図１（ａ）のＡ−Ａ部分に対応した部分の断面図、図３〜図６の（ｃ）は図１（ａ）のＢ−Ｂ部分に対応した部分の断面図、図３〜図６の（ｄ）は図１（ａ）のＣ−Ｃ部分に対応した部分の断面図である。
まず、図３（ａ）〜図３（ｄ）に示すようにゲート電極配線１１、補償容量配線１２およびソース電極配線１３の形成工程を行う。この工程では、ガラス基板をＷＥＴ洗浄またはＤＲＹ洗浄によって洗浄し、そのガラス基板上に、ゲート電極配線１１、補償容量（Ｃｓ）配線１２およびソース電極配線１３となるアルミニウムなどの金属材料をスパッタリング法またはＣＶＤ法により堆積する。この金属材料膜の膜厚は、一般に５００ｎｍ程度であり、ゲート線幅、動作電圧および動作速度などの設計値から得られる膜厚でよい。
フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴ（ウェット）エッチング法またはＤＲＹ（ドライ）エッチング法によりエッチングを行って、図３（ａ）〜図３（ｄ）に示すように、所定間隔を空けて互いに平行なゲート電極配線１１および補償容量配線１２と、これらの両配線部分は空けて両配線に直交する方向にソース電極配線１３を形成して、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。この場合、ゲート電極配線１１、補償容量配線１２およびソース電極配線１３が互いに接触しないように、本実施形態では、ソース電極配線１３を、ゲート電極配線１１および補償容量配線１２の形成部で分断された状態（間を空けた状態）に形成する。このソース電極配線１３の両分断部１３ｂ間は、後で透明電極材料によって連結するため、接触用に面積を他よりも大きく形成している。
ここで、上記図９（ａ）の従来技術との比較を行うと、上記図９（ａ）の従来技術では、この工程において、ゲート電極配線２１および補償容量配線２２の形成を行っている。これに対して、本実施形態では、ゲート電極配線１１および補償容量配線１２の形成と同時に、ソース電極配線１３も形成している。
次に、図４（ａ）〜図４（ｄ）に示すようにゲート絶縁膜１４ａおよび補償容量絶縁膜１４ｃとなる絶縁膜の堆積および半導体アイランド１５ａ、１５ｃの形成工程を行う。この工程では、ゲート絶縁膜１４ａおよび補償容量絶縁膜１４ｃとなる絶縁膜と、ＴＦＴのチャネル領域および補償容量上部電極となる真性半導体層をＣＶＤ法により堆積し、ｎ型半導体層を形成する。これらの絶縁膜と半導体層の膜厚はそれぞれ１０００ｎｍ程度と５００ｎｍ程度にそれぞれする。
フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、図３に示すように、ゲート電極配線１１および補償容量配線１２上にそれぞれ半導体アイランド１５ａおよび１５ｃをそれぞれ形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。
図９（ｂ）の従来技術では、この工程において、絶縁膜、真性半導体層を堆積して不純物ドープ半導体層（半導体領域）を形成し、フォトリソグラフィー法およびエッチング法により半導体アイランドを形成するが、後に形成されるソース／ドレイン電極配線とゲート電極配線との絶縁性を保つために、ＣＶＤ法により堆積された絶縁膜を５００ｎｍ程度残しておく方法が採用されている。これに対して、本実施形態では、ソース／ドレイン電極配線形成工程を行わず、先に形成されたソース電極配線と、後で形成される透明電極との電気的コンタクトが必要となるため、半導体アイランド領域以外に絶縁膜が残らないように、ガラス基板が露出するまで絶縁膜をエッチングする。
図９（ｃ）の従来技術では、半導体アイランドの形成後、ソース／ドレイン電極配線となる金属材料をスパッタリング法などにより堆積し、フォトリソグラフィー法およびエッチング法により、ソース／ドレイン電極の形成およびトランジスタチャネル領域の形成を行っていたが、本実施形態では、ソース／ドレイン電極配線形成工程は不要である。
図５（ａ）〜図５（ｄ）に示すように、層間絶縁膜１６の堆積およびコンタクトホール１６ａ〜１６ｃの形成工程を行う。この工程では、ゲート電極配線１１、補償容量配線１２およびソース電極配線１３と、後の工程で形成される透明電極１７とを電気的に絶縁分離させるために、絶縁膜堆積および半導体アイランド１５ａ、１５ｃの形成工程後の基板部上に、ＣＶＤ法などにより層間絶縁膜１６を堆積する。この層間絶縁膜１６の膜厚は、絶縁膜の誘電率およびＴＦＴの動作電圧により異なるが、一般に数μｍ程度である。
後の工程で堆積される透明電極材料とのコンタクト部を形成するために、フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、ＴＦＴのチャネル領域となる半導体アイランド１５ａ上、ソース電極配線１３の両分断部１３ｂ上および、補償容量上部電極となる半導体アイランド１５ｃ上にそれぞれコンタクトホール１６ａ〜１６ｃをそれぞれ形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。
図９（ｄ）の従来技術では、この工程において、補償容量上部電極となる半導体アイランド２３ｂ上だけにコンタクトホール２６を形成している。これに対して、本実施形態では、図５（ａ）〜図５（ｄ）に示すように、半導体アイランド１５ａ，１５ｃ上およびソース電極配線１３の両分断部１３ｂ上に各コンタクトホール１６ａ〜１６ｃをそれぞれ形成する必要がある。
後で堆積される透明電極材料とｎ＋領域（コンタクトホールを介した半導体層）との間の抵抗を調整するために、コンタクトホール１６ａ〜１６ｃを介した半導体層に不純物を拡散させる。このときの拡散方法は、コンタクトホール１６ａ〜１６ｃ以外の領域が絶縁膜で保護されているために、全面に拡散させればよく、例えば気相拡散法、イオン注入法、または不純物を含有させた拡散源を塗布することによる固相拡散法などを用いることができる。さらに、拡散させた不純物を活性化させるために、必要に応じて４００℃程度の熱処理を加えてもよい。
最後に、図６（ａ）〜図６（ｄ）に示すように、ソース電極配線の接続、ドレイン電極配線を含む透明電極１７を形成するために、透明電極材料の堆積およびエッチング工程を行う。この工程では、層間絶縁膜１６の堆積およびコンタクトホール１６ａ〜１６ｃの形成工程後の基板部上に、透明電極材料をスパッタリング法またはＣＶＤ法により堆積する。この電極材料の膜厚は、電極材料として従来から用いられてインジウム−錫−酸化膜（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ：ＩＴＯ）を例に挙げると、数百ｎｍでよい。
フォトリソグラフィー法によりレジストマスクを形成し、ＷＥＴエッチング法またはＤＲＹエッチング法によりエッチングを行って、ソース電極配線１３の両分断部１３ｂを連結すると共に、半導体アイランド１５ａのソース領域と接続する連結部分１７ｂと、半導体アイランド１５ａのドレイン領域と半導体アイランド（補償容量上部電極）１５ｃとを接続する連結部分１７ａ（ドレイン電極配線部分）を含む透明電極１７とを形成し、ＷＥＴ法またはＤＲＹ法によりレジストマスクを剥離する。
図９（ｅ）の従来技術では、この工程において透明電極２５だけが形成されるが、本実施形態では、ソース／ドレイン電極配線の形成も兼ねている。
このＴＦＴ基板１０は、対向電極が配置された対向基板との間に所定の間隔を開けて対向配置され、周囲が貼り合わされて両基板の間隙に液晶材料が注入口から注入され、その注入口が封止されて液晶パネルが形成される。
以上のように、本実施形態によれば、ゲート電極配線１１とＣｓ配線１２とソース電極配線１３とを同時に形成し、ソース電極配線１３の分断部１３ｂを透明電極１７と同じ材料膜にて連結する。逆スタガ型ＴＦＴの場合、ゲート電極配線１１とＣｓ配線１２とソース電極配線１３とを同時に形成し、ゲート絶縁膜１４ａおよび補償容量絶縁膜１４ｃと半導体アイランド１５ａ、１５ｃとを形成した後、層間絶縁膜１６を堆積し、これにコンタクトホール１６ａ〜１６ｃを形成し、コンタクトホール底の（半導体層）に不純物を導入した後、層間絶縁膜１６およびこれに形成したコンタクトホール１６ａ〜１６ｃ上に透明電極１７の材料を堆積する。透明電極１７と同一材料の連結部分１７ｂでソース電極配線の両分断部１３ｂ，１３ｂ間を連結させると共に、半導体アイランド１５ａのソース領域と接続させる。したがって、従来必要であったソース／ドレイン電極配線の形成工程が不要となり、マスク数を削減することができる。
即ち、従来のＴＦＴ基板の製造方法においては、例えば逆スタガ型ＴＦＴの場合、ゲート電極配線／Ｃｓ配線の形成工程、半導体アイランドの形成工程、ソース電極配線／ドレイン電極配線の形成工程、コンタクトホールの形成工程および透明電極の形成工程のために、５レイヤーのマスクが必要であり、これがリードタイムの増加、歩留まりの低下および製造コスト上昇の原因となっていた。これに対して、本実施形態では、逆スタガ型ＴＦＴの場合、ゲート電極配線／Ｃｓ配線／ソース電極配線の形成工程、半導体アイランドの形成工程、コンタクトホールの形成工程および透明電極形成工程のために４レイヤーのマスクでよいため、工程簡略化によるリードタイムの短縮、歩留まり向上さらには製造コストの削減を実現することができる。
なお、以上のような表示用制御基板としてのＴＦＴ基板１０およびその製造方法は一例であり、例えば図３（ａ）〜図３（ｄ）に示す配線形成工程おいて、ソース電極配線を分断せずに完全に形成する一方で、ゲート電極配線および補償容量配線を一部のみ形成してソース電極配線の形成部で分断した状態（間を空けた状態）とし、図５（ａ）〜図５（ｄ）に示すコンタクトホール形成工程において、ゲート電極配線の両分断部上および補償容量配線の両分断部上にそれぞれ各コンタクトホールをそれぞれ形成して、図６（ａ）〜図６（ｄ）に示す透明電極形成工程において、ゲート電極配線の両分断部を透明電極材料によって連結する連結部と、補償容量配線の両分断部を透明電極材料によって連結する連結部と、ドレイン電極配線を含む透明電極およびソース配線部を形成するようにしてもよい。
なお、上記実施形態では、ゲート電極配線１１に平行な補償容量配線１２およびゲート電極配線１１と、ソース電極配線１３とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、ゲート電極配線１１および補償容量配線１２とソース電極配線１３とを互いに交差する方向に形成したが、これに限らず、ソース電極配線１３に平行な補償容量配線１２およびソース電極配線１３と、ゲート電極配線１１とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、ソース電極配線１３および補償容量配線１２とゲート電極配線１１とを互いに交差する方向に形成することもできる。
なお、本実施形態のＴＦＴ基板１０では、透明電極１７と同時に形成された連結部１７ｂによってソース電極配線１３の両分断部１３ｂが連結されていると共に半導体アイランド１５ａのソース領域と接続されており、透明電極１７の一部である連結部１７ａによって半導体アイランド１５ａのドレイン領域と半導体アイランド（補償容量上部電極の一部）１５ｃとが接続されているため、ソース電極配線およびドレイン電極配線が金属層によって形成されている従来のＴＦＴ基板２０に比べて総抵抗が多少増加する。これについて図７（ａ）および図７（ｂ）を用いて説明する。
図７（ａ）は本実施形態のＴＦＴ基板１０におけるＴＦＴ部分を示す等価回路図であり、図７（ｂ）は図８に示す従来のＴＦＴ基板２０におけるＴＦＴ部分を示す等価回路図である。
図７（ａ）に示すように、本実施形態のＴＦＴ基板１０において、（１）透明電極（ＩＴＯ）により接続されたソースコンタクト部の抵抗は５０ｋΩ程度であり、（２）ＴＦＴの抵抗はＴＦＴがオン状態のときに１０６Ω程度であり、（３）透明電極（ＩＴＯ）により接続されたドレインコンタクト部の抵抗は５０ｋΩ程度であり、（４）ソース電極配線の分断部（アルミニウム）と透明電極（ＩＴＯ）とのコンタクト抵抗は５０ｋΩ程度であり、（５）ソース電極配線（アルミニウム）の抵抗は１ｋΩ程度であり、（６）透明電極（ソース電極配線の一部として用いられる部分）の抵抗は１０ｋΩ程度であるため、総抵抗は約１．１７１ＭΩとなる。
また、図７（ｂ）に示す従来のＴＦＴ基板２０において、（１）ソース電極配線（アルミニウム）により接続されたソースコンタクト部の抵抗は１０ｋΩ程度であり、（２）ＴＦＴの抵抗はＴＦＴがオン状態のときに１０６Ω程度であり、（３）ドレイン電極配線（アルミニウム）により接続されたドレインコンタクト部の抵抗は１０ｋΩ程度であり、（４）ドレイン電極配線（アルミニウム）と透明電極（ＩＴＯ）とのコンタクト抵抗は１０ｋΩ程度であり、（５）ソース電極配線（アルミニウム）の抵抗は１ｋΩ程度であるため、総抵抗は約１．０３１ＭΩとなる。
よって、本実施形態のＴＦＴ基板１０では、従来のＴＦＴ基板２０に比べて、総抵抗が約１３．６％高くなる。この程度の抵抗値増加であれば、特に問題は生じないが、必要であれば、コンタクト部の面積を５倍程度に大きくすることによって抵抗値を低減することも可能であり、例えば上記例では、コンタクトホール１６ａ〜１６ｃの面積を大きくしてコンタクト部の抵抗を低くすることもできる。
なお、上記実施形態では、液晶表示装置の画素部スイッチング素子（トランジスタ素子）として逆スタガ型ＴＦＴを有するＴＦＴ基板１０について説明したが、これに限らず、正スタガ型ＴＦＴなどの他の構造のＴＦＴを有するＴＦＴ基板にも本発明を適用することが可能である。
トランジスタ素子としてのＴＦＴが逆スタガ型だけではなく、正スタガ型であってもよい。逆スタガ型ＴＦＴと正スタガ型ＴＦＴについて説明する。
ＴＦＴが逆スタガ型の場合、ゲート電極（ゲート電極配線１１の一部）上にゲート絶縁膜を介して半導体領域（半導体アイランド１５ａ）のソース領域およびドレイン領域が設けられ、透明電極材料によりソース電極配線１３とそのソース領域が連結されいると共にそのドレイン領域と透明電極１７が連結されている。
逆スタガ型の場合のＴＦＴ基板１０の製造方法は、
基板上にアルミニウムなどの金属層を堆積し、この金属層を加工して、ゲート電極配線１１と、ゲート電極配線１１に交差する方向でかつ、ゲート電極配線１１の形成部で分断されたソース電極配線１３とを形成する配線形成工程と、この配線形成工程後の基板部上に、ゲート絶縁膜１４ａとなる絶縁膜材料と、ＴＦＴ１８の半導体アイランド１５ａとなる半導体材料をこの順に堆積し、絶縁膜材料および半導体材料を加工して、ゲート電極上にゲート絶縁膜１４ａ介してアイランド１５ａを形成する半導体領域形成工程と、半導体領域形成工程後の基板部上に層間絶縁膜１６を堆積し、アイランド１５ａのソース領域およびドレイン領域、ソース電極配線１３の両分断部１３ｂ上にそれぞれ達するように層間絶縁膜１６に各コンタクトホール１６ａ，１６ｂをそれぞれ形成するコンタクトホール形成工程と、このコンタクトホール形成工程後の基板部上に透明電極材料を堆積し、この透明電極材料を加工して、各コンタクトホール１６ａ，１６ｂをそれぞれ介して、ソース電極配線１３の両分断部１３ｂ間を連結すると共にそのソース領域に連結するソース電極配線連結部および、ドレイン領域と連結する透明電極１７をそれぞれ形成する画素電極材料形成工程とを有している。
また、ＴＦＴが正スタガ型の場合、半導体アイランドのソース領域およびドレイン領域上にゲート絶縁膜を介してゲート電極（ゲート電極配線の一部）が設けられ、透明電極材料によりソース電極配線とそのソース領域が連結されていると共にそのドレイン領域と透明電極が連結されている。
正スタガ型の場合のＴＦＴ基板の製造方法は、
基板上に半導体材料を堆積し、この半導体材料を加工してＴＦＴの半導体領域（半導体アイランド）を形成する半導体領域形成工程と、この半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、金属層を加工して、ゲート電極配線および、このゲート電極配線に交差する方向でかつ、ゲート電極配線の形成部で分断されたソース電極配線を形成すると共に、半導体領域上にゲート絶縁膜を介してゲート電極を形成する配線形成工程と、この配線形成工程後の基板部上に層間絶縁膜を堆積し、半導体領域のソース領域およびドレイン領域、ソース電極配線の両分断部上にそれぞれ達するように層間絶縁膜および絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、このコンタクトホール形成工程後の基板部上に画素電極材料を堆積し、画素電極材料を加工して、各コンタクトホールをそれぞれ介して、ソース電極配線の両分断部間を連結すると共にソース領域に連結する連結部および、ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有している。
以上で説明した逆スタガ型または正スタガ型の場合のＴＦＴ基板のように、Ｃｓ配線１２を用いない場合にも本発明を適用できる。
なお、上記実施形態では、ゲート電極配線１１と、このゲート電極配線１１に平行な補償容量配線１２（Ｃｓ配線１２）と、このゲート電極配線１１および補償容量配線１２に交差する方向でかつ、ゲート電極配線１１および補償容量配線１２の形成部で分断されたソース電極配線１３を形成する場合について説明したが、これに限らず、ソース電極配線１３と、このソース電極配線１３に交差する方向でかつ、ソース電極配線１３の形成部で分断されたゲート電極配線１１と、ゲート電極配線１１に平行でかつ、ソース電極配線１３の形成部で分断された補償容量配線１２とを形成することもできる。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明は、例えばアクティブマトリクス型液晶表示装置などに用いられ、２次元状に多数配設された画素部毎にトランジスタ素子として薄膜トランジスタ（ＴＦＴ）などが設けられたＴＦＴ基板などの表示用制御基板およびその製造方法、この表示用制御基板を用いる液晶表示パネル、さらに、この表示用制御基板を液晶表示パネルに用いた例えばテレビジョン装置、モニタ装置、ノートパーソナルコンピュータ、アミューズメント電子機器およびゲーム装置などの各種の電子情報機器の分野において、ゲート電極配線／Ｃｓ配線／ソース電極配線の一部、またはゲート電極配線の一部／Ｃｓ配線の一部／ソース電極配線を同時に形成することによって、マスク枚数を減少させることが可能となり、リードタイムの減少、歩留まりの向上および製造コストの減少を達成することができる。

Claims (32)

  1. ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
    該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
    該配線形成工程後の基板部上に層間絶縁膜を形成し、該両分断部にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、該コンタクトホール形成工程後の基板部上に堆積した画素電極材料を加工する該画素電極の形成時に、該各コンタクトホールを介して該両分断部間を連結する連結部を形成する工程とを有する表示用制御基板の製造方法。
  2. 前記配線形成工程は、前記ゲート電極配線に平行な補償容量配線および該ゲート電極配線と前記ソース電極配線とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する請求項１に記載の表示用制御基板の製造方法。
  3. 前記配線形成工程は、前記ソース電極配線に平行な補償容量配線および該ソース電極配線と前記ゲート電極配線とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ソース電極配線および該補償容量配線と該ゲート電極配線とを互いに交差する方向に形成する請求項１に記載の表示用制御基板の製造方法。
  4. ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
    基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
    該配線形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成する半導体領域形成工程と、
    該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
    該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。
  5. ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
    基板上に半導体材料を堆積し、該半導体材料を加工して該トランジスタ素子の半導体領域を形成する半導体領域形成工程と、
    該半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
    該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定位置以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
    該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。
  6. 互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に形成される補償容量とが配設された表示用制御基板の製造方法において、
    基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する配線形成工程と、
    該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
    該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
    該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれを連結する連結部および、該ドレイン領域と該補償容量の上部電極に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。
  7. 互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に形成される補償容量とが配設された表示用制御基板の製造方法において、
    基板上に半導体材料を堆積し、該半導体材料を加工して、該トランジスタ素子の半導体領域を形成すると共に、該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
    該半導体領域形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該トランジスタ素子の半導体領域上に該ゲート絶縁膜を介して該ゲートを形成すると共に該補償容量の上部電極上に該補償容量絶縁膜を介して該補償容量配線の一部を形成するように、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成する配線形成工程と、
    該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
    該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と該補償容量の上部電極を連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。
  8. 前記配線形成工程は、前記ゲート電極配線と、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線とを形成する請求項４または５に記載の表示用制御基板の製造方法。
  9. 前記配線形成工程は、前記ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線とを形成する請求項４または５に記載の表示用制御基板の製造方法。
  10. 前記配線形成工程は、前記ゲート電極配線と、該ゲート電極配線に平行な補償容量配線と、該ゲート電極配線および該補償容量配線に交差する方向でかつ、該ゲート電極配線および該補償容量配線の形成部で分断されたソース電極配線とを形成する請求項６または７に記載の表示用制御基板の製造方法。
  11. 前記配線形成工程は、前記ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線と、該ゲート電極配線に平行でかつ、該ソース電極配線の形成部で分断された補償容量配線とを形成する請求項６または７に記載の表示用制御基板の製造方法。
  12. 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記ソース電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
    前記画素電極材料形成工程は、前記連結部として、前記ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該半導体層のドレイン領域と連結する画素電極を形成する請求項４または５に記載の表示用制御基板の製造方法。
  13. 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記ゲート電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
    前記画素電極材料形成工程は、前記連結部として、前記ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部とを形成すると共に、該半導体層のドレイン領域と連結する画素電極を形成する請求項４または５に記載の表示用制御基板の製造方法。
  14. 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記補償容量の上部電極、前記ソース電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
    前記画素電極材料形成工程は、前記連結部として、前記ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する請求項６または７に記載の表示用制御基板の製造方法。
  15. 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記補償容量の上部電極、前記ソース電極配線の所定部、前記ゲート電極配線の両分断部、前記補償容量配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
    前記画素電極材料形成工程は、前記連結部として、該ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該補償容量配線の両分断部間を連結する補償容量配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部とを形成すると共に、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する請求項６または７に記載の表示用制御基板の製造方法。
  16. 前記半導体領域形成工程において前記ソース電極配線上にも前記半導体領域を形成する請求項４〜７のいずれかに記載の表示用制御基板の製造方法。
  17. 前記コンタクトホール形成工程と画素電極材料形成工程との間に、前記コンタクトホールを介した前記半導体領域にコンタクト抵抗を低減させる不純物を拡散させる不純物拡散工程をさらに有し、該画素電極材料形成工程は、該不純物拡散工程後の基板部上に前記画素電極材料を堆積して行う請求項４〜７のいずれかに記載の表示用制御基板の製造方法。
  18. 前記ゲートは前記ゲート電極配線の一部を用いる請求項１および４〜７のいずれかに記載の表示用制御基板の製造方法。
  19. 前記トランジスタ素子は逆スタガ型薄膜トランジスタ素子である請求項１、４または６のいずれかに記載の表示用制御基板の製造方法。
  20. 前記トランジスタ素子は正スタガ型薄膜トランジスタ素子である請求項１、５または７のいずれかに記載の表示用制御基板の製造方法。
  21. 複数のゲート電極配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極とが配設された表示部を備えた表示用制御基板において、
    同一層に、該ゲート電極配線および該ソース電極配線が形成されている表示用制御基板。
  22. 互いに平行な複数のゲート電極配線および補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎にそれぞれ、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線がソース領域に接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と補償容量配線間に設けられた補償容量とを有する表示部を備えた表示用制御基板において、
    同一層に、該ゲート電極配線、該補償容量配線およびソース電極配線が形成されている表示用制御基板。
  23. 前記ドレイン領域と前記画素電極を接続するドレイン電極配線が該画素電極の一部である請求項２１または２２に記載の表示用制御基板。
  24. 前記ゲート電極配線および前記ソース電極配線のいずれか一方配線が、他方配線を間に通すように両分断部で分断された状態で、該ゲート電極配線および該ソース電極配線が互いに交差する方向に形成され、
    コンタクトホールを介して該両分断部間が画素電極材料により連結されている請求項２１に記載の表示用制御基板。
  25. 前記ゲート電極配線に平行な補償容量配線および該ゲート電極配線と前記ソース電極配線とのいずれか一方配線が、他方配線を間に通すように配線毎の両分断部で分断された状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成されている請求項２２に記載の表示用制御基板。
  26. 前記ソース電極配線に平行な補償容量配線および該ソース電極配線と前記ゲート電極配線とのいずれか一方配線が、他方配線を間に通すように配線毎の両分断部で分断された状態で、該ソース電極配線および該補償容量配線と該ゲート電極配線とが互いに交差する方向に形成されている請求項２２に記載の表示用制御基板。
  27. 前記トランジスタ素子は逆スタガ型または正スタガ型である請求項２１または２２に記載の表示用制御基板。
  28. 前記トランジスタ素子が逆スタガ型の場合、前記ゲート上にゲート絶縁膜を介して半導体領域のソース領域およびドレイン領域が設けられ、前記画素電極材料により前記ソース電極配線と該ソース領域が連結されいると共に該ドレイン領域と画素電極が連結されている請求項２７に記載の表示用制御基板。
  29. 前記トランジスタ素子が正スタガ型の場合、半導体領域のソース領域およびドレイン領域上にゲート絶縁膜を介して前記ゲートが設けられ、前記画素電極材料により前記ソース電極配線と該ソース領域が連結されていると共に該ドレイン領域と画素電極が連結されている請求項２７に記載の表示用制御基板。
  30. 前記表示部の周辺部に、
    前記複数のゲート電極配線に選択的に走査信号を供給可能とするゲートドライバと、
    前記複数のソース電極配線に選択的に表示信号を供給可能とするソースドライバとを有する請求項２１または２２に記載の表示用制御基板。
  31. 請求項２１〜３０のいずれかに記載の表示用制御基板と、前記画素電極に対向する対向電極が配置された対向電極基板とが対向配置され、両基板間に液晶材料が封止された液晶表示パネル。
  32. 請求項２１〜３０のいずれかに記載の表示用制御基板を液晶表示パネルに用いた電子情報機器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012053372A (ja) 2010-09-03 2012-03-15 Hitachi Displays Ltd 液晶表示装置
US10833197B2 (en) * 2016-10-19 2020-11-10 Sharp Kabushiki Kaisha TFT substrate having compensation capacitance unit for change in capacitance formed between gate electrode and drain electrode

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03249735A (ja) * 1990-02-28 1991-11-07 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JPH04280231A (ja) * 1991-03-08 1992-10-06 Oki Electric Ind Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
JPH04338730A (ja) * 1991-05-16 1992-11-26 Fujitsu Ltd アクティブマトリクス型液晶表示素子
JP2001051303A (ja) * 1999-08-05 2001-02-23 Fujitsu Ltd 液晶表示装置及びその製造方法
JP2001250953A (ja) * 2000-03-06 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002190602A (ja) * 2000-12-21 2002-07-05 Matsushita Electric Ind Co Ltd 液晶画像表示装置と画像表示装置用半導体装置の製造方法
JP2003077933A (ja) * 2001-06-21 2003-03-14 Matsushita Electric Ind Co Ltd 絶縁ゲート型トランジスタと液晶表示装置及び表示装置用半導体装置の製造方法
JP2004348144A (ja) * 2004-06-16 2004-12-09 Lg Philips Lcd Co Ltd 薄膜トランジスタ型液晶表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2605442B1 (fr) 1986-10-17 1988-12-09 Thomson Csf Ecran de visualisation electrooptique a transistors de commande et procede de realisation
JPH08139335A (ja) 1994-11-14 1996-05-31 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP3622934B2 (ja) * 1996-07-31 2005-02-23 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ型液晶表示装置
TW507258B (en) * 2000-02-29 2002-10-21 Semiconductor Systems Corp Display device and method for fabricating the same
JP2002184992A (ja) 2000-12-11 2002-06-28 Matsushita Electric Ind Co Ltd 液晶画像表示装置と画像表示装置用半導体装置の製造方法
JP2002185002A (ja) 2000-12-15 2002-06-28 Matsushita Electric Ind Co Ltd 液晶画像表示装置と画像表示装置用半導体装置の製造方法
US7167217B2 (en) * 2002-08-23 2007-01-23 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03249735A (ja) * 1990-02-28 1991-11-07 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JPH04280231A (ja) * 1991-03-08 1992-10-06 Oki Electric Ind Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
JPH04338730A (ja) * 1991-05-16 1992-11-26 Fujitsu Ltd アクティブマトリクス型液晶表示素子
JP2001051303A (ja) * 1999-08-05 2001-02-23 Fujitsu Ltd 液晶表示装置及びその製造方法
JP2001250953A (ja) * 2000-03-06 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002190602A (ja) * 2000-12-21 2002-07-05 Matsushita Electric Ind Co Ltd 液晶画像表示装置と画像表示装置用半導体装置の製造方法
JP2003077933A (ja) * 2001-06-21 2003-03-14 Matsushita Electric Ind Co Ltd 絶縁ゲート型トランジスタと液晶表示装置及び表示装置用半導体装置の製造方法
JP2004348144A (ja) * 2004-06-16 2004-12-09 Lg Philips Lcd Co Ltd 薄膜トランジスタ型液晶表示装置

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