JPWO2006064887A1 - 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 94
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 214
- 239000000758 substrate Substances 0.000 claims abstract description 191
- 239000010408 film Substances 0.000 claims abstract description 173
- 239000011229 interlayer Substances 0.000 claims abstract description 58
- 239000010409 thin film Substances 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 130
- 238000000034 method Methods 0.000 claims description 115
- 239000007772 electrode material Substances 0.000 claims description 93
- 239000010410 layer Substances 0.000 claims description 72
- 239000000463 material Substances 0.000 claims description 66
- 230000015572 biosynthetic process Effects 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 2
- 238000005108 dry cleaning Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
Description
該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を形成し、該両分断部にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、該コンタクトホール形成工程後の基板部上に堆積した画素電極材料を加工する該画素電極の形成時に、該各コンタクトホールを介して該両分断部間を連結する連結部を形成する工程とを有し、そのことにより上記目的が達成される。
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線と、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線とを形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート電極上に該ゲート絶縁膜を介して該半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該ソース電極配線の両分断部上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該ドレイン領域と連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に半導体材料を堆積し、該半導体材料を加工して該トランジスタ素子の半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線を形成すると共に、該半導体領域上に該ゲート絶縁膜を介して該ゲート電極を形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該ソース電極配線の両分断部上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線と、該ゲート電極配線に平行な補償容量配線と、該ゲート電極配線および該補償容量配線に交差する方向でかつ、該ゲート電極配線および該補償容量配線の形成部で分断されたソース電極配線を形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート電極上に該ゲート絶縁膜を介して該半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該ソース電極配線の両分断部上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該ドレイン領域と該補償容量の上部電極に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に金属層を堆積し、該金属層を加工して、ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線と、該ゲート電極配線に平行でかつ、該ソース電極配線の形成部で分断された補償容量配線とを形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート電極上に該ゲート絶縁膜を介して該トランジスタ素子の半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該ソース電極配線の所定部、該ゲート電極配線の両分断部および該補償容量配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該補償容量配線の両分断部間を連結する補償容量配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部と、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に半導体材料を堆積し、該半導体材料を加工して該トランジスタ素子の半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定位置以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれを連結する連結部および、該ドレイン領域と該補償容量の上部電極に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
基板上に半導体材料を堆積し、該半導体材料を加工して、該トランジスタ素子の半導体領域を形成すると共に、該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該トランジスタ素子の半導体領域上に該ゲート絶縁膜を介して該ゲートを形成すると共に該補償容量の上部電極上に該補償容量絶縁膜を介して該補償容量配線の一部を形成するように、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と該補償容量の上部電極を連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有し、そのことにより上記目的が達成される。
12 補償容量(Cs)配線
13 ソース電極配線
13b ソース電極配線の分断部
14a ゲート絶縁膜
14c 補償容量絶縁膜
15a 半導体アイランド(TFTのソース領域、チャネル領域およびドレイン領域)
15c 半導体アイランド(補償容量上部電極の一部となる半導体領域)
16 層間絶縁膜
16a〜16c 層間絶縁膜のコンタクトホール
17 透明電極(画素電極)
17a 半導体アイランドのドレイン領域と半導体アイランド(補償容量上部電極の一部)とを接続している透明電極部分
17b ソース電極配線の両分断部を連結すると共に半導体アイランドのソース領域と接続している透明電極材料部分
18 TFT(トランジスタ素子)
基板上にアルミニウムなどの金属層を堆積し、この金属層を加工して、ゲート電極配線11と、ゲート電極配線11に交差する方向でかつ、ゲート電極配線11の形成部で分断されたソース電極配線13とを形成する配線形成工程と、この配線形成工程後の基板部上に、ゲート絶縁膜14aとなる絶縁膜材料と、TFT18の半導体アイランド15aとなる半導体材料をこの順に堆積し、絶縁膜材料および半導体材料を加工して、ゲート電極上にゲート絶縁膜14a介してアイランド15aを形成する半導体領域形成工程と、半導体領域形成工程後の基板部上に層間絶縁膜16を堆積し、アイランド15aのソース領域およびドレイン領域、ソース電極配線13の両分断部13b上にそれぞれ達するように層間絶縁膜16に各コンタクトホール16a,16bをそれぞれ形成するコンタクトホール形成工程と、このコンタクトホール形成工程後の基板部上に透明電極材料を堆積し、この透明電極材料を加工して、各コンタクトホール16a,16bをそれぞれ介して、ソース電極配線13の両分断部13b間を連結すると共にそのソース領域に連結するソース電極配線連結部および、ドレイン領域と連結する透明電極17をそれぞれ形成する画素電極材料形成工程とを有している。
基板上に半導体材料を堆積し、この半導体材料を加工してTFTの半導体領域(半導体アイランド)を形成する半導体領域形成工程と、この半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、金属層を加工して、ゲート電極配線および、このゲート電極配線に交差する方向でかつ、ゲート電極配線の形成部で分断されたソース電極配線を形成すると共に、半導体領域上にゲート絶縁膜を介してゲート電極を形成する配線形成工程と、この配線形成工程後の基板部上に層間絶縁膜を堆積し、半導体領域のソース領域およびドレイン領域、ソース電極配線の両分断部上にそれぞれ達するように層間絶縁膜および絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、このコンタクトホール形成工程後の基板部上に画素電極材料を堆積し、画素電極材料を加工して、各コンタクトホールをそれぞれ介して、ソース電極配線の両分断部間を連結すると共にソース領域に連結する連結部および、ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有している。
Claims (32)
- ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を形成し、該両分断部にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、該コンタクトホール形成工程後の基板部上に堆積した画素電極材料を加工する該画素電極の形成時に、該各コンタクトホールを介して該両分断部間を連結する連結部を形成する工程とを有する表示用制御基板の製造方法。 - 前記配線形成工程は、前記ゲート電極配線に平行な補償容量配線および該ゲート電極配線と前記ソース電極配線とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する請求項1に記載の表示用制御基板の製造方法。
- 前記配線形成工程は、前記ソース電極配線に平行な補償容量配線および該ソース電極配線と前記ゲート電極配線とのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ソース電極配線および該補償容量配線と該ゲート電極配線とを互いに交差する方向に形成する請求項1に記載の表示用制御基板の製造方法。
- ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。 - ゲート電極配線にトランジスタ素子のゲートが接続され、ソース電極配線が該トランジスタ素子を介して画素電極に接続された表示用制御基板の製造方法において、
基板上に半導体材料を堆積し、該半導体材料を加工して該トランジスタ素子の半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および該ソース電極配線のいずれか一方配線を、他方配線が間を通るように両分断部で分断した状態で、該ゲート電極配線および該ソース電極配線を互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定位置以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。 - 互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に形成される補償容量とが配設された表示用制御基板の製造方法において、
基板上に金属層を堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とを互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と、該トランジスタ素子の半導体領域および該補償容量の上部電極となる半導体材料をこの順に堆積し、該絶縁膜材料および該半導体材料を加工して、該ゲート上に該ゲート絶縁膜を介して該半導体領域を形成すると共に、該補償容量配線上に該補償容量絶縁膜を介して該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれを連結する連結部および、該ドレイン領域と該補償容量の上部電極に連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。 - 互いに平行な複数のゲート電極配線および複数の補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と該補償容量配線間に形成される補償容量とが配設された表示用制御基板の製造方法において、
基板上に半導体材料を堆積し、該半導体材料を加工して、該トランジスタ素子の半導体領域を形成すると共に、該補償容量の上部電極として半導体領域を形成する半導体領域形成工程と、
該半導体領域形成工程後の基板部上に、ゲート絶縁膜および補償容量絶縁膜となる絶縁膜材料と金属層をこの順に堆積し、該金属層を加工して、該ゲート電極配線および、該ゲート電極配線に平行な補償容量配線と該ソース電極配線とのうちのいずれか一方配線を、他方配線が間を通るように配線毎の両分断部で分断した状態で、該トランジスタ素子の半導体領域上に該ゲート絶縁膜を介して該ゲートを形成すると共に該補償容量の上部電極上に該補償容量絶縁膜を介して該補償容量配線の一部を形成するように、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成する配線形成工程と、
該配線形成工程後の基板部上に層間絶縁膜を堆積し、該半導体領域のソース領域およびドレイン領域、該補償容量の上部電極、該両分断部、該ソース電極配線の所定部のうちの少なくとも当該所定部以外の各部分上にそれぞれ達するように該層間絶縁膜および該絶縁膜材料に各コンタクトホールをそれぞれ形成するコンタクトホール形成工程と、
該コンタクトホール形成工程後の基板部上に画素電極材料を堆積し、該画素電極材料を加工して、該各コンタクトホールをそれぞれ介して、該両分断部間および、該ソース領域と該ソース電極配線間をそれぞれ連結する連結部および、該ドレイン領域と該補償容量の上部電極を連結する画素電極をそれぞれ形成する画素電極材料形成工程とを有する表示用制御基板の製造方法。 - 前記配線形成工程は、前記ゲート電極配線と、該ゲート電極配線に交差する方向でかつ、該ゲート電極配線の形成部で分断されたソース電極配線とを形成する請求項4または5に記載の表示用制御基板の製造方法。
- 前記配線形成工程は、前記ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線とを形成する請求項4または5に記載の表示用制御基板の製造方法。
- 前記配線形成工程は、前記ゲート電極配線と、該ゲート電極配線に平行な補償容量配線と、該ゲート電極配線および該補償容量配線に交差する方向でかつ、該ゲート電極配線および該補償容量配線の形成部で分断されたソース電極配線とを形成する請求項6または7に記載の表示用制御基板の製造方法。
- 前記配線形成工程は、前記ソース電極配線と、該ソース電極配線に交差する方向でかつ、該ソース電極配線の形成部で分断されたゲート電極配線と、該ゲート電極配線に平行でかつ、該ソース電極配線の形成部で分断された補償容量配線とを形成する請求項6または7に記載の表示用制御基板の製造方法。
- 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記ソース電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
前記画素電極材料形成工程は、前記連結部として、前記ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該半導体層のドレイン領域と連結する画素電極を形成する請求項4または5に記載の表示用制御基板の製造方法。 - 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記ゲート電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
前記画素電極材料形成工程は、前記連結部として、前記ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部とを形成すると共に、該半導体層のドレイン領域と連結する画素電極を形成する請求項4または5に記載の表示用制御基板の製造方法。 - 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記補償容量の上部電極、前記ソース電極配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
前記画素電極材料形成工程は、前記連結部として、前記ソース電極配線の両分断部間を連結すると共に該ソース領域に連結する連結部および、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する請求項6または7に記載の表示用制御基板の製造方法。 - 前記コンタクトホール形成工程は、前記半導体領域のソース領域およびドレイン領域、前記補償容量の上部電極、前記ソース電極配線の所定部、前記ゲート電極配線の両分断部、前記補償容量配線の両分断部上にそれぞれ達するように各コンタクトホールをそれぞれ形成し、
前記画素電極材料形成工程は、前記連結部として、該ゲート電極配線の両分断部間を連結するゲート電極配線連結部と、該補償容量配線の両分断部間を連結する補償容量配線連結部と、該ソース電極配線の所定部と該半導体層のソース領域を連結するソース電極配線連結部とを形成すると共に、該半導体層のドレイン領域と該補償容量の上部電極を連結する画素電極を形成する請求項6または7に記載の表示用制御基板の製造方法。 - 前記半導体領域形成工程において前記ソース電極配線上にも前記半導体領域を形成する請求項4〜7のいずれかに記載の表示用制御基板の製造方法。
- 前記コンタクトホール形成工程と画素電極材料形成工程との間に、前記コンタクトホールを介した前記半導体領域にコンタクト抵抗を低減させる不純物を拡散させる不純物拡散工程をさらに有し、該画素電極材料形成工程は、該不純物拡散工程後の基板部上に前記画素電極材料を堆積して行う請求項4〜7のいずれかに記載の表示用制御基板の製造方法。
- 前記ゲートは前記ゲート電極配線の一部を用いる請求項1および4〜7のいずれかに記載の表示用制御基板の製造方法。
- 前記トランジスタ素子は逆スタガ型薄膜トランジスタ素子である請求項1、4または6のいずれかに記載の表示用制御基板の製造方法。
- 前記トランジスタ素子は正スタガ型薄膜トランジスタ素子である請求項1、5または7のいずれかに記載の表示用制御基板の製造方法。
- 複数のゲート電極配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎に、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線にソース領域が接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極とが配設された表示部を備えた表示用制御基板において、
同一層に、該ゲート電極配線および該ソース電極配線が形成されている表示用制御基板。 - 互いに平行な複数のゲート電極配線および補償容量配線と複数のソース電極配線とが交差する方向に配設され、該ゲート電極配線と該ソース電極配線で囲まれた画素領域毎にそれぞれ、配線交差部近傍の該ゲート電極配線にゲートが接続され、該配線交差部近傍の該ソース電極配線がソース領域に接続されたトランジスタ素子と、該トランジスタ素子のドレイン領域に接続された画素電極と、該ドレイン領域と補償容量配線間に設けられた補償容量とを有する表示部を備えた表示用制御基板において、
同一層に、該ゲート電極配線、該補償容量配線およびソース電極配線が形成されている表示用制御基板。 - 前記ドレイン領域と前記画素電極を接続するドレイン電極配線が該画素電極の一部である請求項21または22に記載の表示用制御基板。
- 前記ゲート電極配線および前記ソース電極配線のいずれか一方配線が、他方配線を間に通すように両分断部で分断された状態で、該ゲート電極配線および該ソース電極配線が互いに交差する方向に形成され、
コンタクトホールを介して該両分断部間が画素電極材料により連結されている請求項21に記載の表示用制御基板。 - 前記ゲート電極配線に平行な補償容量配線および該ゲート電極配線と前記ソース電極配線とのいずれか一方配線が、他方配線を間に通すように配線毎の両分断部で分断された状態で、該ゲート電極配線および該補償容量配線と該ソース電極配線とが互いに交差する方向に形成されている請求項22に記載の表示用制御基板。
- 前記ソース電極配線に平行な補償容量配線および該ソース電極配線と前記ゲート電極配線とのいずれか一方配線が、他方配線を間に通すように配線毎の両分断部で分断された状態で、該ソース電極配線および該補償容量配線と該ゲート電極配線とが互いに交差する方向に形成されている請求項22に記載の表示用制御基板。
- 前記トランジスタ素子は逆スタガ型または正スタガ型である請求項21または22に記載の表示用制御基板。
- 前記トランジスタ素子が逆スタガ型の場合、前記ゲート上にゲート絶縁膜を介して半導体領域のソース領域およびドレイン領域が設けられ、前記画素電極材料により前記ソース電極配線と該ソース領域が連結されいると共に該ドレイン領域と画素電極が連結されている請求項27に記載の表示用制御基板。
- 前記トランジスタ素子が正スタガ型の場合、半導体領域のソース領域およびドレイン領域上にゲート絶縁膜を介して前記ゲートが設けられ、前記画素電極材料により前記ソース電極配線と該ソース領域が連結されていると共に該ドレイン領域と画素電極が連結されている請求項27に記載の表示用制御基板。
- 前記表示部の周辺部に、
前記複数のゲート電極配線に選択的に走査信号を供給可能とするゲートドライバと、
前記複数のソース電極配線に選択的に表示信号を供給可能とするソースドライバとを有する請求項21または22に記載の表示用制御基板。 - 請求項21〜30のいずれかに記載の表示用制御基板と、前記画素電極に対向する対向電極が配置された対向電極基板とが対向配置され、両基板間に液晶材料が封止された液晶表示パネル。
- 請求項21〜30のいずれかに記載の表示用制御基板を液晶表示パネルに用いた電子情報機器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004366906 | 2004-12-17 | ||
JP2004366906 | 2004-12-17 | ||
PCT/JP2005/023084 WO2006064887A1 (ja) | 2004-12-17 | 2005-12-15 | 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006064887A1 true JPWO2006064887A1 (ja) | 2008-06-12 |
JP4646244B2 JP4646244B2 (ja) | 2011-03-09 |
Family
ID=36587942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006548917A Expired - Fee Related JP4646244B2 (ja) | 2004-12-17 | 2005-12-15 | 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8421939B2 (ja) |
JP (1) | JP4646244B2 (ja) |
WO (1) | WO2006064887A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012053372A (ja) | 2010-09-03 | 2012-03-15 | Hitachi Displays Ltd | 液晶表示装置 |
US10833197B2 (en) * | 2016-10-19 | 2020-11-10 | Sharp Kabushiki Kaisha | TFT substrate having compensation capacitance unit for change in capacitance formed between gate electrode and drain electrode |
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JP2004348144A (ja) * | 2004-06-16 | 2004-12-09 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ型液晶表示装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2605442B1 (fr) | 1986-10-17 | 1988-12-09 | Thomson Csf | Ecran de visualisation electrooptique a transistors de commande et procede de realisation |
JPH08139335A (ja) | 1994-11-14 | 1996-05-31 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
JP3622934B2 (ja) * | 1996-07-31 | 2005-02-23 | エルジー フィリップス エルシーディー カンパニー リミテッド | 薄膜トランジスタ型液晶表示装置 |
TW507258B (en) * | 2000-02-29 | 2002-10-21 | Semiconductor Systems Corp | Display device and method for fabricating the same |
JP2002184992A (ja) | 2000-12-11 | 2002-06-28 | Matsushita Electric Ind Co Ltd | 液晶画像表示装置と画像表示装置用半導体装置の製造方法 |
JP2002185002A (ja) | 2000-12-15 | 2002-06-28 | Matsushita Electric Ind Co Ltd | 液晶画像表示装置と画像表示装置用半導体装置の製造方法 |
US7167217B2 (en) * | 2002-08-23 | 2007-01-23 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
-
2005
- 2005-12-15 US US11/721,926 patent/US8421939B2/en active Active
- 2005-12-15 WO PCT/JP2005/023084 patent/WO2006064887A1/ja active Application Filing
- 2005-12-15 JP JP2006548917A patent/JP4646244B2/ja not_active Expired - Fee Related
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JP2004348144A (ja) * | 2004-06-16 | 2004-12-09 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ型液晶表示装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2006064887A1 (ja) | 2006-06-22 |
JP4646244B2 (ja) | 2011-03-09 |
US20090303214A1 (en) | 2009-12-10 |
US8421939B2 (en) | 2013-04-16 |
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Legal Events
Date | Code | Title | Description |
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