JPWO2004073072A1 - MIS type semiconductor device and method for manufacturing MIS type semiconductor device - Google Patents

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典幸 宮田
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Abstract

ゲート絶縁膜に高誘電率膜を用いるＭＯＳＦＥＴにおいて、基板−高誘電率膜間の低誘電率層（シリコン酸化膜）を増大させないようにするために、基板（１）上に高誘電率膜（３）、拡散バリア層（４）を堆積した後、高誘電率膜（３）の膜質改善のための熱処理を行う。次に、ゲート電極材料膜を堆積し、これをパターニングしてゲート電極（６）を形成する。このエッチング工程において、高誘電率膜３）はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために拡散バリア層（８）でゲート部を含む全面を被覆して熱処理を行う。その後、ソース・ドレイン領域となる不純物拡散層を形成する。In a MOSFET using a high dielectric constant film for a gate insulating film, a high dielectric constant film (silicon oxide film) is not formed on the substrate (1) so as not to increase the low dielectric constant layer (silicon oxide film) between the substrate and the high dielectric constant film. 3) After the diffusion barrier layer (4) is deposited, a heat treatment for improving the film quality of the high dielectric constant film (3) is performed. Next, a gate electrode material film is deposited and patterned to form a gate electrode (6). In this etching step, the high dielectric constant film 3) is exposed to plasma on its side surface, and is charged and damaged. In order to release this charge and repair the damage, the entire surface including the gate portion is covered with a diffusion barrier layer (8) and heat treatment is performed. Thereafter, an impurity diffusion layer to be a source / drain region is formed.

Description

本発明は、ＭＩＳ型半導体装置およびＭＩＳ型半導体装置の製造方法に関し、特に微細化されたＭＩＳ型半導体装置に用いられている電極／高誘電率膜／基板の積層構造およびこの構造を形成する技術に関するものである。  The present invention relates to a MIS type semiconductor device and a method for manufacturing the MIS type semiconductor device, and more particularly to a stacked structure of an electrode / high dielectric constant film / substrate used in a miniaturized MIS type semiconductor device and a technique for forming this structure. It is about.

ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の絶縁膜（ゲート絶縁膜）材料としてＳｉＯ２が広く用いられてきた。しかし、半導体装置が微細化・高密度化され、スケーリング則に則ってゲート絶縁膜が３ｎｍ以下に薄膜化されると、ゲート電極−シリコン基板間に直接トンネリングが起こるようになり、消費電力を増加させ、かつ素子の信頼性を低下させる。そこで、比誘電率が３．９のＳｉＯ２より比誘電率の大きい金属酸化物を用いて高誘電率ゲート絶縁膜を形成することにより、酸化膜換算膜厚ＥＯＴ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を厚くすることなく、物理膜厚を厚くする手法が検討されている。高誘電率絶縁膜の材料として採用されている材料ないし採用が検討されている材料としては、ＨｆＯ２（比誘電率εｒ：２５）、ＺｒＯ２（εｒ：２５）、Ｌｎ２Ｏ３（εｒ：８〜３０）（Ｌｎ：ランタノイド）、Ｔａ２Ｏ３（εｒ：２６）、ＴｉＯ２（εｒ：８０）等が挙げられる（例えば、特許文献１、２参照）。
第７Ａ図〜第７Ｄ図は、高誘電率ゲート絶縁膜を有するＭＩＳ型トランジスタの従来の製造方法を示す工程順の断面図である。シリコン基板１上に極薄のＳｉＯ２からなる低誘電率中間層２を形成しその上にＨｆＯ２などからなる高誘電率膜３をスパッタ法、蒸着法、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成する〔第７Ａ図〕。次に、高誘電率膜３中の欠陥低減などの膜質改善を目的として、不活性雰囲気中において熱処理を行う。そして、高誘電率膜３上にポリシリコンなどを堆積してゲート電極材料膜６ａを形成する〔第７Ｂ図〕。次に、フォトリソグラフィ法およびＲＩＥ（リアクティブイオンエッチング）法などを適用して、ゲート電極材料膜６ａ、高誘電率膜３および低誘電率中間層２をパターニングしてゲート絶縁膜７上にゲート電極６を有するゲート部を加工する〔第７Ｃ図〕。このとき、高誘電率膜３は、側面がプラズマに曝されることにより高誘電率膜中には欠陥が導入されたり電荷が蓄積されたりする。これらの欠陥や蓄積電荷はトランジスタのしきい値を変動させることになるので、ゲート部加工後に欠陥を修復し蓄積電荷を逃がすための熱処理を行う。次いで、ゲート部をマスクとしてイオン注入を行い、注入不純物の活性化のための熱処理を行って、ゲート部の両サイドにソース・ドレイン領域となる不純物拡散層９を形成する〔第７Ｄ図〕。
特開２０００−２２１４５号公報 特開２００２−３４３７９０号公報 SiO 2 has been widely used as an insulating film (gate insulating film) material of MIS (Metal Insulator Semiconductor) type semiconductor devices. However, when the semiconductor device is miniaturized and densified, and the gate insulating film is thinned to 3 nm or less in accordance with the scaling law, direct tunneling occurs between the gate electrode and the silicon substrate, increasing the power consumption. And reduce the reliability of the device. Therefore, by forming a high dielectric constant gate insulating film using a metal oxide having a relative dielectric constant greater than that of SiO 2 having a relative dielectric constant of 3.9, an oxide equivalent film thickness EOT (equilibrium oxide thickness) is increased. Therefore, a technique for increasing the physical film thickness has been studied. Examples of materials used as materials for high-dielectric-constant insulating films or materials that have been studied are HfO 2 (relative permittivity εr: 25), ZrO 2 (εr: 25), Ln 2 O 3 (εr: 8 to 30) (Ln: lanthanoid), Ta 2 O 3 (εr : 26), TiO 2 (εr: 80) , and the like (e.g., see Patent documents 1 and 2).
7A to 7D are cross-sectional views in order of steps showing a conventional method for manufacturing a MIS transistor having a high dielectric constant gate insulating film. A low dielectric constant intermediate layer 2 made of extremely thin SiO 2 is formed on a silicon substrate 1, and a high dielectric constant film 3 made of HfO 2 or the like is formed thereon by sputtering, vapor deposition, CVD (chemical vapor deposition), ALD. It is formed using an (atomic layer deposition) method or the like [FIG. 7A]. Next, heat treatment is performed in an inert atmosphere for the purpose of improving film quality such as reducing defects in the high dielectric constant film 3. Then, polysilicon or the like is deposited on the high dielectric constant film 3 to form a gate electrode material film 6a [FIG. 7B]. Next, the gate electrode material film 6a, the high dielectric constant film 3 and the low dielectric constant intermediate layer 2 are patterned by applying a photolithography method, an RIE (reactive ion etching) method, or the like to form a gate on the gate insulating film 7. The gate portion having the electrode 6 is processed [FIG. 7C]. At this time, the side surface of the high dielectric constant film 3 is exposed to plasma, so that defects are introduced or charges are accumulated in the high dielectric constant film. Since these defects and accumulated charges change the threshold value of the transistor, a heat treatment is performed to repair the defects and release accumulated charges after the gate portion is processed. Next, ion implantation is performed using the gate portion as a mask, and a heat treatment for activating the implanted impurity is performed to form impurity diffusion layers 9 serving as source / drain regions on both sides of the gate portion [FIG. 7D].
JP 2000-22145 A JP 2002-343790 A

上述した製造工程中の高誘電率膜３の成膜後の熱処理においては、第８図に示されるように、処理雰囲気中に残存しているＯ２、Ｈ２Ｏ等の酸化種５が高誘電率膜３中を矢印のように拡散して高誘電体膜とシリコン基板の界面に到達して低誘電率中間層２を成長させる。この低誘電率層の成長は、低ＥＯＴを実現する妨げとなる。また、熱処理の雰囲気中に残存する酸化種の濃度は熱処理の都度異なるため、形成される低誘電率層のばらつきが大きくなりこれがウエハ間での特性のばらつきを大きくする。
さらに、ゲート部加工後にプラズマダメージや蓄積電荷を除去する目的で行われる熱処理では、熱処理雰囲気中に残存する酸化種がゲート部側壁側から進入することにより、第９図に示されるように、側壁側に厚い低誘電率中間層２が形成される。この側壁側に形成される低誘電率中間層は、続いて行われる注入イオン活性化のための熱処理によってさらに成長する。
本願発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、高誘電率膜の膜質改善やプラズマダメージの回復の目的で行われる熱処理において、低誘電率膜が成長することのないようにして、特性にばらつきがなく高品質の製品を提供できるようにすることであり、第２に、高誘電率膜上に形成された拡散バリア層によってＥＯＴが厚くなることのないようにすることである。
上記の目的を達成するため、本発明によれば、高誘電率ゲート絶縁膜上にゲート電極が形成されているＭＩＳ型半導体装置において、前記高誘電率ゲート絶縁膜と前記ゲート電極との間には、絶縁膜とゲート電極とが反応することによって形成された導電体層である反応層が介在していることを特徴とするＭＩＳ型半導体装置、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上にゲート電極形成材料膜を形成する工程と、
（ｃ）前記ゲート電極形成材料膜と前記高誘電率膜とをゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｄ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｅ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
単独に行う必要はなく、その後に行われる熱処理によって兼ねさせるようにすることもできる。
上記のように、本発明は、高誘電率膜上に下層拡散バリア層を形成した後に高誘電率膜の膜質改善のための熱処理を行うものであるので、熱処理中に酸化種が高誘電率膜を拡散して基板表面に到達することがなくなり、低誘電率膜が不所望に成長することがなくなる。また、下層拡散バリア層をゲート電極材料と反応させて導電化する実施例によれば、拡散バリア層を形成したことによるＥＯＴの増加を抑制することができる。また、本発明は、ゲート部を加工した後少なくともゲート部を上層拡散バリア層で被覆した状態でゲート部加工により高誘電率膜に導入されたダメージを修復するための熱処理を行うものであるので、この熱処理によって低誘電体率中間層の側面が増大することがなくなる。In the heat treatment after the formation of the high dielectric constant film 3 in the manufacturing process described above, as shown in FIG. 8, the oxidizing species 5 such as O 2 and H 2 O remaining in the processing atmosphere are high. The low dielectric constant intermediate layer 2 is grown by diffusing through the dielectric film 3 as shown by the arrow and reaching the interface between the high dielectric film and the silicon substrate. This growth of the low dielectric constant layer is an obstacle to realizing a low EOT. Further, since the concentration of the oxidizing species remaining in the atmosphere of the heat treatment varies with each heat treatment, the variation in the low dielectric constant layer formed becomes large, which increases the variation in characteristics between wafers.
Furthermore, in the heat treatment performed for the purpose of removing plasma damage and accumulated charges after the gate portion processing, the oxidized species remaining in the heat treatment atmosphere enter from the side wall side of the gate portion, and as shown in FIG. A thick low dielectric constant intermediate layer 2 is formed on the side. The low dielectric constant intermediate layer formed on the side wall side is further grown by a subsequent heat treatment for implanting ion activation.
The object of the present invention is to solve the above-mentioned problems of the prior art. The purpose of the present invention is, firstly, in the heat treatment performed for the purpose of improving the film quality of the high dielectric constant film and recovering the plasma damage. The dielectric constant film does not grow so that a high quality product can be provided with no variation in characteristics. Second, an EOT is formed by a diffusion barrier layer formed on the high dielectric constant film. Is to keep it from becoming thicker.
In order to achieve the above object, according to the present invention, in a MIS type semiconductor device in which a gate electrode is formed on a high dielectric constant gate insulating film, between the high dielectric constant gate insulating film and the gate electrode. Is provided with a reaction layer which is a conductor layer formed by a reaction between an insulating film and a gate electrode.
In order to achieve the above object, according to the present invention,
(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer for suppressing mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film on the high dielectric constant film;
(C) performing a heat treatment;
A method of manufacturing a MIS type semiconductor device is provided.
In order to achieve the above object, according to the present invention,
(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer for suppressing mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film on the high dielectric constant film;
(C) forming a gate electrode forming material film on the lower diffusion barrier layer;
(D) performing a heat treatment to react the lower diffusion barrier layer and the gate electrode forming material film to form a conductive reaction layer;
A method of manufacturing a MIS type semiconductor device is provided.
In order to achieve the above object, according to the present invention,
(A) forming a high dielectric constant film on a semiconductor substrate;
(B) forming a gate electrode forming material film on the high dielectric constant film;
(C) patterning the gate electrode forming material film and the high dielectric constant film into a gate electrode shape to form a gate portion;
(D) depositing an upper diffusion barrier layer that suppresses intrusion of oxidizing species (O 2 , H 2 O) on at least the gate portion and its side surface;
(E) a heat treatment step;
A method of manufacturing a MIS type semiconductor device is provided.
It is not necessary to carry out independently, and it can also be made to serve as heat processing performed after that.
As described above, in the present invention, after forming the lower diffusion barrier layer on the high dielectric constant film, the heat treatment for improving the film quality of the high dielectric constant film is performed. The film is not diffused to reach the substrate surface, and the low dielectric constant film is not undesirably grown. Further, according to the embodiment in which the lower diffusion barrier layer is made conductive by reacting with the gate electrode material, an increase in EOT due to the formation of the diffusion barrier layer can be suppressed. In the present invention, after the gate portion is processed, at least the gate portion is covered with the upper diffusion barrier layer, and heat treatment is performed to repair damage introduced into the high dielectric constant film by the gate portion processing. The side surface of the low dielectric constant intermediate layer is not increased by this heat treatment.

第１Ａ〜第１Ｆ図は、本発明の第１の実施の形態を説明するための工程順の断面図である。
第２Ａ〜第２Ｃ図は、本発明の第２の実施の形態を説明するための工程順の断面図である。
第３図は、本発明の効果を説明するための、ＸＰＳによる界面ＳｉＯ２の観測値である。
第４図は、本発明の効果を説明するための、熱処理時間と界面ＳｉＯ２層厚との関係を示すグラフである。
第５図は、熱処理時間とＯ２圧力とインキュベーション時間との関係を示すグラフである。
第６図は、本発明の実施例の行われる熱処理装置の概略図である。
第７Ａ〜第７Ｄ図は、ＭＩＳ型半導体装置の従来の製造方法を示す工程順の断面図である。
第８図は、従来の製造方法の一問題点を説明するための断面図である。
第９図は、従来の製造方法の他の問題点を説明するための断面図である。1A to 1F are cross-sectional views in order of steps for explaining a first embodiment of the present invention.
2A to 2C are cross-sectional views in order of steps for explaining the second embodiment of the present invention.
FIG. 3 shows observed values of the interface SiO 2 by XPS for explaining the effect of the present invention.
FIG. 4 is a graph showing the relationship between the heat treatment time and the interface SiO 2 layer thickness for explaining the effect of the present invention.
FIG. 5 is a graph showing the relationship between heat treatment time, O 2 pressure and incubation time.
FIG. 6 is a schematic view of a heat treatment apparatus in which an embodiment of the present invention is performed.
7A to 7D are cross-sectional views in order of steps showing a conventional method for manufacturing a MIS type semiconductor device.
FIG. 8 is a cross-sectional view for explaining one problem of the conventional manufacturing method.
FIG. 9 is a cross-sectional view for explaining another problem in the conventional manufacturing method.

次に、本発明の実施の形態について図面を参照して詳細にする。
第１Ａ図〜第１Ｆ図は、本発明の第１の実施の形態を示す工程順の断面図である。適切な比抵抗を有するシリコン基板１に、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法などにより絶縁分離領域を形成して活性領域を区画した後、基板表面に減圧Ｏ２中にて熱酸化を行うことにより極薄（２原子層以下）のＳｉＯ２からなる低誘電率中間層２を形成する。この低誘電率中間層２は、積極的に形成するのではなく、次の高誘電率膜３の形成時に不可避的に形成される自然酸化膜であってもよい。低誘電率中間層２上に、ＡＬＤ法、ＣＶＤ法、スパッタ法、レーザアブレーション法、蒸着法などを用いてＨｆＯ２、ＺｒＯ２、ＬｎＯ３（Ｌｎ：Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｈｏ）、Ｔａ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＢａｘＳｒ１−ｘＴｉＯ３の中の１種または複数種を堆積して高誘電率膜３を形成する。あるいは、酸化性雰囲気中、スパッタ法、レーザアブレーション法、蒸着法などにより金属を堆積させつつ酸化させることにより上記の高誘電率金属酸化物を形成するようにしてもよい。
高誘電率膜３上に、高誘電率膜３を形成する方法と同様の方法を用いて、Ｏ２、ＨＯ２の透過に対して耐性の高いＡｌ２Ｏ３、ＡｌＮ、ＡｌＮＯ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＮＯ、ＳｉＣなどの中のいずれかを堆積して拡散バリア層４を形成する〔第１Ａ図〕。拡散バリア層４の膜厚は０．４ｎｍ以上が好ましくより好ましくは０．６ｎｍ以上（または２原子層以上）である。これ以下の膜厚では酸素透過を抑制する機能が低下するからである。但し、拡散バリア層４を形成する材料の比誘電率は高くはないので、ＥＯＴを低く抑えるために１．５ｎｍ以下（または５原子層以下）に抑えることが望ましい。次に、高誘電率膜３の緻密化、欠陥除去を目的として熱処理を行う。このとき、雰囲気中にはＯ２、Ｈ２Ｏなどの酸化種が残存している可能性があるが、酸化種５は拡散バリア層４のために高誘電率膜３に侵入することができず、そのため低誘電率中間層２の成長は抑制される〔第１Ｂ図〕。望ましい熱処理温度は６５０〜８５０℃である。抵抗加熱炉ないしランプアニーラにより熱処理を行うことができるが、拡散バリア層４を成膜した成膜室内において引き続いて行ってもよい。
次に、スパッタ法、ＣＶＤ法、蒸着法などにより、ポリシリコン、ポリサイド、高融点金属シリサイド、高融点金属などを堆積してゲート電極材料膜６ａを形成する〔第１Ｃ図〕。続いて、フォトリソグラフィ法およびＲＩＥ法などを適用して、ゲート部以外のゲート電極材料膜６ａ、拡散バリア層４、高誘電率膜３、低誘電率中間層２をエッチング除去して、ゲート絶縁膜７上にゲート電極６を有するゲート部を形成する〔第１Ｄ図〕。このエッチング工程において、高誘電率膜３はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために、拡散バリア層８でゲート部を含む全面を被覆して熱処理を行う。この拡散バリア層８の材料、成膜法、膜厚などは拡散バリア層４と同様である。但し、熱処理後にバリア層を除去する場合には高融点金属などの導電性材料であってもよい。また、熱処理条件も第１Ｂ図に示す場合と同様である。ゲート部が拡散バリア層８により覆われていることにより熱処理終了後においても低誘電率中間層の側面部の膜厚が厚くなることはない〔第１Ｅ図〕。
次に、ゲート部をマスクとしてイオン注入を行い、注入不純物の活性化のための熱処理を行って、ソース・ドレイン領域である不純物拡散層９を形成する〔第１Ｆ図〕。その後、必要に応じて拡散バリア層８を除去し、層間絶縁膜を堆積しコンタクトホールを開孔した後、ソース・ドレイン領域に接続される金属配線を形成する。
第１Ｅ図に示す状態での熱処理を省略して注入不純物の活性化のための熱処理によって高誘電率膜３のダメージ修復のための熱処理を兼ねるようにしてもよい。また、ソース・ドレイン領域を形成するためのイオン注入の前に拡散バリア層８を除去するようにしてもよい。
第１の実施の形態では、高誘電率膜３上に形成された拡散バリア層４は除去されることなくそのまま残されていた。拡散バリア層４の誘電率は、ＳｉＯ２より高いとはいえ一般的には高誘電率膜のそれより低いため、この絶縁膜を設けることはＥＯＴの増加に繋がる。第２の実施の形態では、拡散バリア層４を導電体化することによりＥＯＴの増加を防止する。第２Ａ図〜第２Ｃ図は、本発明の第２の実施の形態を示す工程順の断面図である。第１図に示した第１の実施の形態と同様の方法により、シリコン基板１上に低誘電率中間層２、高誘電率膜３を形成し、その上に、酸化種の透過性が低く、かつ、ゲート電極形成材料と反応して導電性材料となる材料を用いて拡散バリア層４を形成する。そして、高誘電率膜の膜質を改善するための熱処理を行う〔第２Ａ図〕。
次いで、拡散バリア層４上にゲート電極材料膜６ａを形成し〔第２Ｂ図〕、熱処理を行って拡散バリア層４をゲート電極材料膜６ａと反応させ導電性反応層１０を形成する〔第２Ｃ図〕。その後は、第１の実施の形態と同様に、ゲート部を加工し、ソース・ドレイン領域を形成して一連の製造工程を完了する。
拡散バリア層４をゲート電極材料膜６ａの組み合わせとしては、窒化物または珪化物と高融点金属、例えば窒化アルミニウムとチタン、窒化シリコンとチタン、炭化シリコンとチタンなどが挙げられる。Next, embodiments of the present invention will be described in detail with reference to the drawings.
1A to 1F are cross-sectional views in order of steps showing a first embodiment of the present invention. An insulating isolation region is formed on a silicon substrate 1 having an appropriate specific resistance by an STI (shallow trench isolation) method or the like to partition an active region, and then the substrate surface is subjected to thermal oxidation in reduced pressure O 2 to perform extreme oxidation. made of SiO 2 thin (less than 2 atomic layers) to form a low dielectric constant interlayer 2. The low dielectric constant intermediate layer 2 may be a natural oxide film that is inevitably formed when the next high dielectric constant film 3 is formed, instead of being actively formed. On the low dielectric constant intermediate layer 2, HfO 2 , ZrO 2 , LnO 3 (Ln: La, Ce, Nd, Gd, Dy, Ho, etc.) are used by ALD, CVD, sputtering, laser ablation, vapor deposition or the like. ), Ta 2 O 3 , TiO 2 , SrTiO 3 , or Ba x Sr 1-x TiO 3 is deposited to form the high dielectric constant film 3. Alternatively, the high dielectric constant metal oxide may be formed by oxidizing the metal while depositing it in an oxidizing atmosphere by sputtering, laser ablation, vapor deposition, or the like.
On the high dielectric constant film 3, using a method similar to the method for forming a high dielectric constant film 3, O 2, high resistance to permeation of HO 2 Al 2 O 3, AlN , AlNO, SiO 2, Any one of Si 3 N 4 , SiNO, SiC and the like is deposited to form the diffusion barrier layer 4 [FIG. 1A]. The film thickness of the diffusion barrier layer 4 is preferably 0.4 nm or more, more preferably 0.6 nm or more (or two atomic layers or more). This is because if the thickness is less than this, the function of suppressing oxygen permeation decreases. However, since the relative dielectric constant of the material forming the diffusion barrier layer 4 is not high, it is desirable to suppress it to 1.5 nm or less (or 5 atomic layers or less) in order to keep EOT low. Next, heat treatment is performed for the purpose of densifying the high dielectric constant film 3 and removing defects. At this time, oxidizing species such as O 2 and H 2 O may remain in the atmosphere, but the oxidizing species 5 can penetrate into the high dielectric constant film 3 because of the diffusion barrier layer 4. Therefore, the growth of the low dielectric constant intermediate layer 2 is suppressed [FIG. 1B]. A desirable heat treatment temperature is 650 to 850 ° C. The heat treatment can be performed by a resistance heating furnace or a lamp annealer, but may be performed subsequently in the film formation chamber in which the diffusion barrier layer 4 is formed.
Next, a gate electrode material film 6a is formed by depositing polysilicon, polycide, refractory metal silicide, refractory metal, etc. by sputtering, CVD, vapor deposition or the like [FIG. 1C]. Subsequently, the gate electrode material film 6a, the diffusion barrier layer 4, the high dielectric constant film 3, and the low dielectric constant intermediate layer 2 other than the gate portion are removed by etching using a photolithography method, an RIE method, etc. A gate portion having a gate electrode 6 is formed on the film 7 [FIG. 1D]. In this etching process, the side surface of the high dielectric constant film 3 is exposed to plasma, so that charges are injected and damaged. In order to release this charge and repair the damage, the entire surface including the gate portion is covered with a diffusion barrier layer 8 and heat treatment is performed. The material, film forming method, film thickness, etc. of the diffusion barrier layer 8 are the same as those of the diffusion barrier layer 4. However, when the barrier layer is removed after the heat treatment, a conductive material such as a refractory metal may be used. The heat treatment conditions are the same as in the case shown in FIG. 1B. Since the gate portion is covered with the diffusion barrier layer 8, the thickness of the side surface portion of the low dielectric constant intermediate layer does not increase even after the heat treatment is completed [FIG. 1E].
Next, ion implantation is performed using the gate portion as a mask, and a heat treatment for activating the implanted impurities is performed to form an impurity diffusion layer 9 which is a source / drain region [FIG. 1F]. Thereafter, if necessary, the diffusion barrier layer 8 is removed, an interlayer insulating film is deposited, contact holes are opened, and metal wirings connected to the source / drain regions are formed.
The heat treatment in the state shown in FIG. 1E may be omitted, and the heat treatment for activating the implanted impurities may also serve as the heat treatment for repairing the damage of the high dielectric constant film 3. Further, the diffusion barrier layer 8 may be removed before ion implantation for forming the source / drain regions.
In the first embodiment, the diffusion barrier layer 4 formed on the high dielectric constant film 3 is left without being removed. Although the dielectric constant of the diffusion barrier layer 4 is generally lower than that of the high dielectric constant film although it is higher than that of SiO 2 , the provision of this insulating film leads to an increase in EOT. In the second embodiment, an increase in EOT is prevented by making the diffusion barrier layer 4 a conductor. 2A to 2C are cross-sectional views in order of steps showing a second embodiment of the present invention. A low dielectric constant intermediate layer 2 and a high dielectric constant film 3 are formed on a silicon substrate 1 by the same method as in the first embodiment shown in FIG. In addition, the diffusion barrier layer 4 is formed using a material that reacts with the gate electrode forming material and becomes a conductive material. Then, heat treatment is performed to improve the film quality of the high dielectric constant film [FIG. 2A].
Next, a gate electrode material film 6a is formed on the diffusion barrier layer 4 (FIG. 2B), and heat treatment is performed to react the diffusion barrier layer 4 with the gate electrode material film 6a to form a conductive reaction layer 10 [second C Figure]. After that, as in the first embodiment, the gate portion is processed to form source / drain regions, and a series of manufacturing steps is completed.
Examples of the combination of the diffusion barrier layer 4 and the gate electrode material film 6a include nitride or silicide and a refractory metal such as aluminum nitride and titanium, silicon nitride and titanium, silicon carbide and titanium, and the like.

第１Ａ図に示すように、Ｏ２：２ｘ１０−６Ｔｏｒｒ（２．６６ｘ１０−４Ｐａ）の雰囲気中、６５０℃、１０分間の熱酸化により、シリコン基板１上に低誘電率中間層２として０．３ｎｍ厚のＳｉＯ２を形成し、その上に、高誘電率膜３となるＨｆＯ２膜を２．６ｎｍ厚に形成した。ＨｆＯ２膜は、減圧Ｏ２雰囲気中でＨｆを電子ビーム蒸発させることで堆積した。その上に加熱蒸発法で金属Ａｌを堆積し、減圧Ｏ２雰囲気中で熱酸化することにより拡散バリア層４となる１．２ｎｍ厚のＡｌ２Ｏ３層を形成した。
次に、Ｏ２圧が１ｘ１０−５Ｔｏｒｒ（１．３３ｘ１０−３Ｐａ）の雰囲気中で、８００℃、３分間の加熱処理を行った。このときのＳｉＯ２層の成長程度を確認するために、Ａｌ２Ｏ３バリア層を有しない比較例試料も作成し同様の熱処理を行った。これらの実施例および比較例試料のＸＰＳ（Ｘ線励起光電子分光）でのＳｉ２ｐ光電子スペクトルを第３図に示す。Ａｌ２Ｏ３バリア層がない場合は界面ＳｉＯ２層が成長しているが、Ａｌ２Ｏ３バリア層を形成した場合は界面層が非常に薄く、加熱前とほとんど変わりがない。この結果よりＡｌ２Ｏ３バリア層が低誘電率中間層の成長を抑制していることが分かる。
第４図は、Ｏ２圧が１ｘ１０−５Ｔｏｒｒ（１．３３ｘ１０−３Ｐａ）の雰囲気中、８００℃で熱処理を行う時間と界面ＳｉＯ２の膜厚の変化を示している。Ａｌ２Ｏ３バリア層がない場合は、加熱初期段階から界面ＳｉＯ２層が成長している。一方、バリア層がある場合は５分程度までは界面層の増加がなく〔本願明細書ではこの時間をインキュベーション（ｉｎｃｕｂａｔｉｏｎ）と称する〕、その後ゆっくりと成長が始まる。インキュベーションはバリア層内の酸化種の拡散によって決まっており、温度および酸化種の分圧に依存すると考えられる。
第５図は、Ｏ２圧力および熱処理温度に対するインキュベーションの変化を示すグラフである。この結果から、Ｏ２圧力が分かればインキュベーションを越えない熱処理条件、すなわち熱処理温度に対する最適の熱処理時間を決定することができる。
第６図は、所望の熱処理温度に対して最適な時間熱処理できるように構成された熱処理装置の概略図である。熱処理室１２内には、ウエハ１１に赤外線を照射する赤外線ランプ１３が配置される。熱処理室１２内にはタンク１８よりＡｒ、Ｎ２などの不活性ガスが供給され、室内のガスは排気ポンプ１７により排気される。そして、室内の酸化種の分圧は室内ガスをオリフィス２０を介して受ける差動排気型の質量分析器１４により計測され、その計測値に基づいてコントローラ１９は、所望の加熱温度に対する最適の熱処理時間を決定し、赤外線ランプ１３への通電極時間をリアルタイムでコントロールする。なお、図中、１５はバルブ、１６は排気ポンプである。As shown in FIG. 1A, a low dielectric constant intermediate layer 2 is formed on the silicon substrate 1 by thermal oxidation at 650 ° C. for 10 minutes in an atmosphere of O 2 : 2 × 10 −6 Torr (2.66 × 10 −4 Pa). A SiO 2 film with a thickness of 3 nm was formed, and an HfO 2 film to be the high dielectric constant film 3 was formed thereon with a thickness of 2.6 nm. The HfO 2 film was deposited by evaporating Hf in an atmosphere of reduced pressure O 2 . A metal Al was deposited thereon by a heat evaporation method and thermally oxidized in a reduced pressure O 2 atmosphere to form a 1.2 nm thick Al 2 O 3 layer serving as the diffusion barrier layer 4.
Next, heat treatment was performed at 800 ° C. for 3 minutes in an atmosphere of O 2 pressure of 1 × 10 −5 Torr (1.33 × 10 −3 Pa). In order to confirm the degree of growth of the SiO 2 layer at this time, a comparative sample having no Al 2 O 3 barrier layer was also prepared and subjected to the same heat treatment. FIG. 3 shows Si2p photoelectron spectra in XPS (X-ray excitation photoelectron spectroscopy) of these examples and comparative examples. When there is no Al 2 O 3 barrier layer, the interface SiO 2 layer is grown, but when the Al 2 O 3 barrier layer is formed, the interface layer is very thin and is almost the same as before heating. From this result, it can be seen that the Al 2 O 3 barrier layer suppresses the growth of the low dielectric constant intermediate layer.
FIG. 4 shows changes in the time of heat treatment at 800 ° C. and the thickness of the interface SiO 2 in an atmosphere of O 2 pressure of 1 × 10 −5 Torr (1.33 × 10 −3 Pa). When there is no Al 2 O 3 barrier layer, the interface SiO 2 layer has grown from the initial stage of heating. On the other hand, when there is a barrier layer, there is no increase in the interfacial layer until about 5 minutes (this time is referred to as incubation), and then growth begins slowly. Incubation is determined by the diffusion of oxidized species within the barrier layer and is believed to depend on temperature and partial pressure of oxidized species.
FIG. 5 is a graph showing changes in incubation with respect to O 2 pressure and heat treatment temperature. From this result, if the O 2 pressure is known, the heat treatment condition that does not exceed the incubation, that is, the optimum heat treatment time for the heat treatment temperature can be determined.
FIG. 6 is a schematic view of a heat treatment apparatus configured to perform heat treatment for an optimum time with respect to a desired heat treatment temperature. An infrared lamp 13 that irradiates the wafer 11 with infrared rays is disposed in the heat treatment chamber 12. An inert gas such as Ar or N 2 is supplied from the tank 18 into the heat treatment chamber 12, and the gas in the chamber is exhausted by the exhaust pump 17. The partial pressure of the oxidizing species in the room is measured by a differential exhaust type mass analyzer 14 that receives the room gas through the orifice 20, and based on the measured value, the controller 19 performs an optimum heat treatment for a desired heating temperature. The time is determined, and the electrode passing time to the infrared lamp 13 is controlled in real time. In the figure, 15 is a valve and 16 is an exhaust pump.

第２図に示すように、シリコン基板１上に、実施例１と同様の方法により、０．３ｎｍ厚の低誘電率中間層２、２．６ｎｍ厚のＨｆＯ２からなる高誘電率膜３を形成した。その上に加熱蒸着法でシリコンを堆積し、アンモニア雰囲気中で熱処理することにより、バリア層４となる１．２ｎｍ厚のＳｉＮ層を形成した後、高誘電率膜３の膜質改善のために、７７０℃、３分間の熱処理を行った。次に、電子ビーム蒸発法により、ゲート電極材料膜６ａとして、Ｔｉを１００ｎｍ厚に堆積した。そして、６００℃１分の加熱を行って、導電性反応層１０を形成した。
ＣＶ（ｃａｐａｃｉｔａｎｃｅ−ｖｏｌｔａｇｅ）法を用いて、導電性反応層１０を形成するための熱処理前後のＥＯＴを測定したところ、ＥＯＴは当初の１．４ｎｍから１．１ｎｍへと減少していた。このことから、ＴｉとＳｉＮが反応してＴｉＮ＋ＴｉＳｉが形成され、ゲート電極がＨｆＯ２へ直接接合したことが分かった。
以上、好ましい実施の形態、実施例について説明したが、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、高誘電率膜の膜質改善のための熱処理は、必ずしも単独に行う必要はなく、その後に行われる熱処理によって兼ねさせるようにすることもできる。As shown in FIG. 2, a low dielectric constant intermediate layer 2 having a thickness of 0.3 nm and a high dielectric constant film 3 made of HfO 2 having a thickness of 2.6 nm are formed on a silicon substrate 1 in the same manner as in the first embodiment. Formed. On top of that, silicon is deposited by a thermal evaporation method, and heat treatment is performed in an ammonia atmosphere to form a 1.2 nm thick SiN layer serving as the barrier layer 4. Then, in order to improve the film quality of the high dielectric constant film 3, Heat treatment was performed at 770 ° C. for 3 minutes. Next, Ti was deposited to a thickness of 100 nm as the gate electrode material film 6a by the electron beam evaporation method. And the conductive reaction layer 10 was formed by heating at 600 degreeC for 1 minute.
When the EOT before and after the heat treatment for forming the conductive reaction layer 10 was measured by using a CV (capacitance-voltage) method, the EOT was reduced from 1.4 nm to 1.1 nm. From this, it was found that TiN and TiN reacted to form TiN + TiSi, and the gate electrode was directly bonded to HfO 2 .
As mentioned above, although preferable embodiment and an Example were described, this invention is not limited to these, In the range which does not deviate from the summary of this invention, an appropriate change is possible. For example, the heat treatment for improving the film quality of the high dielectric constant film does not necessarily have to be performed alone, and may be performed by the heat treatment performed thereafter.

Claims (15)

高誘電率ゲート絶縁膜上にゲート電極が形成されているＭＩＳ型半導体装置において、前記高誘電率ゲート絶縁膜と前記ゲート電極との間には、絶縁膜とゲート電極とが反応することによって形成された導電体層である反応層が介在していることを特徴とするＭＩＳ型半導体装置。In the MIS type semiconductor device in which the gate electrode is formed on the high dielectric constant gate insulating film, the insulating film and the gate electrode are formed by a reaction between the high dielectric constant gate insulating film and the gate electrode. A MIS type semiconductor device, wherein a reaction layer which is a conductive layer is interposed. 請求の範囲第１項に記載のＭＩＳ型半導体装置において、前記反応層が金属窒化物または金属珪化物を含んでいることを特徴とするＭＩＳ型半導体装置。2. The MIS type semiconductor device according to claim 1, wherein the reaction layer contains a metal nitride or a metal silicide. 請求の範囲第１項に記載のＭＩＳ型半導体装置において、前記ゲート電極がＴｉ、ＷまたはＴａにより形成されていることを特徴とするＭＩＳ型半導体装置。2. The MIS type semiconductor device according to claim 1, wherein the gate electrode is made of Ti, W or Ta. （ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer for suppressing mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film on the high dielectric constant film;
(C) performing a heat treatment;
A method for manufacturing a MIS type semiconductor device, comprising: 請求の範囲第４項に記載のＭＩＳ型半導体装置の製造方法において、熱処理を行う時間が、その雰囲気中の酸化種の濃度と熱処理温度とに基づいて設定されることを特徴とするＭＩＳ型半導体装置の製造方法。5. The MIS type semiconductor device manufacturing method according to claim 4, wherein the time for performing the heat treatment is set based on the concentration of oxidizing species in the atmosphere and the heat treatment temperature. Device manufacturing method. 請求の範囲第４項に記載のＭＩＳ型半導体装置の製造方法において、熱処理を行う時間が、酸化種が前記高誘電率膜を通過して前記半導体基板の表面に到達する時間以内に設定されていることを特徴とするＭＩＳ型半導体装置の製造方法。5. The method of manufacturing a MIS type semiconductor device according to claim 4, wherein a time for performing the heat treatment is set within a time for the oxidation species to pass through the high dielectric constant film and reach the surface of the semiconductor substrate. A method of manufacturing a MIS type semiconductor device, comprising: （ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer for suppressing mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film on the high dielectric constant film;
(C) forming a gate electrode forming material film on the lower diffusion barrier layer;
(D) performing a heat treatment to react the lower diffusion barrier layer and the gate electrode forming material film to form a conductive reaction layer;
A method for manufacturing a MIS type semiconductor device, comprising: （ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行って前記高誘電率膜の膜質を改善する工程と、
（ｄ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｅ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer for suppressing mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film on the high dielectric constant film;
(C) performing a heat treatment to improve the film quality of the high dielectric constant film;
(D) forming a gate electrode forming material film on the lower diffusion barrier layer;
(E) performing a heat treatment to react the lower diffusion barrier layer and the gate electrode forming material film to form a conductive reaction layer;
A method for manufacturing a MIS type semiconductor device, comprising: 請求の範囲第７項または第８項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層の材料と前記ゲート電極形成材料との組み合わせが、窒化物または珪化物と高融点金属であることを特徴とするＭＩＳ型半導体装置の製造方法。9. The method of manufacturing a MIS type semiconductor device according to claim 7, wherein the combination of the material of the lower diffusion barrier layer and the gate electrode forming material is nitride or silicide and a refractory metal. A method for manufacturing a MIS type semiconductor device, comprising: 請求の範囲第７項または第８項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層の材料と前記ゲート電極形成材料との組み合わせが、窒化アルミニウムとチタン、窒化シリコンとチタンまたは炭化シリコンとチタンであることを特徴とするＭＩＳ型半導体装置の製造方法。The method of manufacturing a MIS type semiconductor device according to claim 7 or 8, wherein the combination of the material of the lower diffusion barrier layer and the gate electrode forming material is aluminum nitride and titanium, silicon nitride and titanium, or A method for manufacturing a MIS type semiconductor device, characterized by comprising silicon carbide and titanium. （ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上にゲート電極形成材料膜を形成する工程と、
（ｃ）前記ゲート電極形成材料膜と前記高誘電率膜とをゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｄ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｅ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。(A) forming a high dielectric constant film on a semiconductor substrate;
(B) forming a gate electrode forming material film on the high dielectric constant film;
(C) patterning the gate electrode forming material film and the high dielectric constant film into a gate electrode shape to form a gate portion;
(D) depositing an upper diffusion barrier layer that suppresses intrusion of oxidizing species (O 2 , H 2 O) on at least the gate portion and its side surface;
(E) performing a late heat treatment;
A method for manufacturing a MIS type semiconductor device, comprising: （ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）前記ゲート電極形成材料膜、前記拡散バリア層および前記高誘電率膜をゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｅ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｆ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer that suppresses mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film;
(C) forming a gate electrode forming material film on the diffusion barrier layer;
(D) patterning the gate electrode forming material film, the diffusion barrier layer, and the high dielectric constant film into a gate electrode shape to form a gate portion;
(E) depositing an upper diffusion barrier layer that suppresses intrusion of oxidizing species (O 2 , H 2 O) at least on the gate portion and on its side surfaces;
(F) performing a late heat treatment;
A method for manufacturing a MIS type semiconductor device, comprising: （ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前期熱処理を行う工程と、
（ｄ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｅ）前記ゲート電極形成材料膜、前記下層拡散バリア層および前記高誘電率膜をゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｆ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｇ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。(A) forming a high dielectric constant film on a semiconductor substrate;
(B) depositing a lower diffusion barrier layer that suppresses mixing of oxidizing species (O 2 , H 2 O) into the high dielectric constant film;
(C) a step of performing a pre-heat treatment;
(D) forming a gate electrode forming material film on the lower diffusion barrier layer;
(E) forming a gate portion by patterning the gate electrode forming material film, the lower diffusion barrier layer and the high dielectric constant film into a gate electrode shape;
(F) depositing an upper diffusion barrier layer that suppresses intrusion of oxidizing species (O 2 , H 2 O) on at least the gate portion and the side surface thereof;
(G) performing a late heat treatment;
A method for manufacturing a MIS type semiconductor device, comprising: 請求の範囲第１１項、第１２項または第１３項に記載のＭＩＳ型半導体装置の製造方法において、前記ゲート部を形成する工程の後、または、前記上層拡散バリア層を堆積する工程の後に、前記ゲート部の両サイドの半導体基板内に不純物イオンを注入する工程が付加され、前記後期熱処理が注入された不純物の活性化処理である熱処理を兼ねていることを特徴とするＭＩＳ型半導体装置の製造方法。In the manufacturing method of the MIS type semiconductor device according to claim 11, 12 or 13, after the step of forming the gate portion or after the step of depositing the upper diffusion barrier layer, A process for implanting impurity ions into the semiconductor substrate on both sides of the gate part is added, and the latter heat treatment also serves as a heat treatment for activating the implanted impurities. Production method. 請求の範囲第４項、第７項、第８項、第１１項、第１２項または第１３項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層または前記上層拡散バリア層が２原子層または０．６ｎｍ厚以上、５原子層または１．５ｎｍ厚以下の膜厚の酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコンのいずれかであることを特徴とするＭＩＳ型半導体装置の製造方法。14. The manufacturing method of a MIS type semiconductor device according to claim 4, 7, 8, 11, 12, or 13, wherein the lower diffusion barrier layer or the upper diffusion barrier layer is formed. One of aluminum oxide, aluminum nitride, aluminum oxynitride, silicon oxide, silicon nitride, silicon oxynitride, and silicon carbide having a thickness of 2 atomic layers or 0.6 nm or more and 5 atomic layers or 1.5 nm or less A method for manufacturing a MIS type semiconductor device.
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