JPS645782B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はPCM通信において、直列伝送された
信号を受信して元の並列信号に変換するために必
要な同期信号発生装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization signal generator necessary for receiving serially transmitted signals and converting them into original parallel signals in PCM communication.

第１図は一般的な直並列変換回路の原理ブロツ
クダイヤグラムで、第２図にはそのタイムチヤー
トを示している。次に第１図の動作を説明する。
PCM信号ａがシフトレジスタ−２と同期信号発
生回路１に入力される。同期信号発生快路１で
は、第２図のPCM信号ａに同期した同期信号ｂ
のクロツクを発生する。PCM信号ａとシフトレ
ジスタ−２の直列入力端子に加え、同期信号ｂを
シフトレジスタ−２のクロツク入力端子に加える
と、シフトレジスタ−２の並列出力の端子Ｄ１〜
Ｄ８には、第２図のT₁〜T₈の時刻でのａ信号の
情報が並列に出力される。これをくりかえすこと
によつて、８ビツトの並列データがくりかえし得
られる。 FIG. 1 is a basic block diagram of a general serial-to-parallel conversion circuit, and FIG. 2 shows its time chart. Next, the operation shown in FIG. 1 will be explained.
PCM signal a is input to shift register 2 and synchronization signal generation circuit 1. In synchronization signal generation route 1, synchronization signal b is synchronized with PCM signal a in Fig. 2.
generates a clock. In addition to PCM signal a and the serial input terminal of shift register-2, when synchronizing signal b is applied to the clock input terminal of shift register-2, the parallel output terminals D1 to D1 of shift register-2 are applied to the clock input terminal of shift register-2.
Information on the a signal at times T ₁ to _{T 8} in FIG. 2 is output in parallel to D8. By repeating this process, 8-bit parallel data can be obtained repeatedly.

従来は同期信号発生装置として、第３図のブロ
ツク図と第４図のそのタイムチヤートに示すよう
なタンク回路５を使用した方式を用いている。次
にこの方式の動作を説明する。第３図において波
形整形回路３を通つたPCM信号ａは微分回路４
に入力されてPCM信号ａのエツジ部分のパルス
信号ｃを得る。このパルス信号ｃをＱの高いタン
ク回路５に入力すると、タンク回路５により第４
図信号ｄに示すような減衰振動を起す。タンク回
路５のＱを所定の大きさにすることによつて、次
のエツジパルスがくるまで振動を保つようにす
る。この減衰振動の信号ｄを波形整形回路６を通
すことによつて波形整形された同期信号ｂが得ら
れる方式である。しかしこのタンク回路５を用い
た従来の同期信号発生回路では、同期信号の周波
数にずれが起るようなPCM信号に対しては、対
応できない。すなわち再生すべき同期信号の周波
数が変動してもタンク回路５のＱが高いためタン
ク回路５の固有周波数のクロツクしか発生でき
ず、PCM信号との相対関係が第４図のようには
ならずに、各タイミングでPCM信号からデータ
を取り出しても、正規の並列データと異なつたも
のとなる。 Conventionally, a system using a tank circuit 5 as shown in the block diagram of FIG. 3 and the time chart of FIG. 4 has been used as a synchronizing signal generator. Next, the operation of this method will be explained. In FIG. 3, the PCM signal a that has passed through the waveform shaping circuit 3 is
A pulse signal c of the edge portion of the PCM signal a is obtained. When this pulse signal c is input to the tank circuit 5 with a high Q, the tank circuit 5
This causes a damped vibration as shown in the signal d in the figure. By setting Q of the tank circuit 5 to a predetermined value, vibration is maintained until the next edge pulse arrives. By passing this damped vibration signal d through a waveform shaping circuit 6, a waveform-shaped synchronization signal b is obtained. However, the conventional synchronizing signal generation circuit using this tank circuit 5 cannot cope with PCM signals that cause a shift in the frequency of the synchronizing signal. In other words, even if the frequency of the synchronization signal to be reproduced changes, since the Q of the tank circuit 5 is high, only a clock of the natural frequency of the tank circuit 5 can be generated, and the relative relationship with the PCM signal will not be as shown in Figure 4. Furthermore, even if data is extracted from the PCM signal at each timing, it will be different from regular parallel data.

次にデジタルオーデイオデイスク（DAD）の
光学式のコンパクトデイスク（以後CDと略す）
で読み出されたPCM信号の同期信号を再生する
場合を例にとり説明をする。CDでは情報が記録
されているトラツクがデイスク上の内周から外周
へかけて累線状になつており、デイスク上のトラ
ツクをトレースする速度（以後これを線速度と略
す）が一定のもとで情報が記録されている。この
ために、ピツクアツプがトレースするトラツクの
デイスクの中心からの位置（以後これをピツクア
ツプの位置と呼ぶ）によつて、一定の線速度で情
報が読み出せるようにデイスクの回転数を制御し
てやらなければならない。このためにはPCM信
号から再生された同期信号と基準のクロツクとを
比較して、同期信号が基準よりも高いか、低いか
を判別し、それによつてデイスクの回転を制御し
ている。そして、ピツクツプの位置に対応した所
定の回転数に達していなくても、即ちPCM信号
の伝送速度が、規定値より幾分ずれている時でも
対応した同期信号が供給されなければならない。
このことから前述したタンク回路方式の同期信号
発生回路は採用できないこととなる。そこで
VCO（電圧制御発振器）を用いたPLL回路（位相
制御回路）によつて、この再生すべき同期信号の
変動に対応することが考えられる。第５図は
PLL回路による従来の同期信号発生装置を示す
ブロツクダイヤグラムで、第６図はそのタイムチ
ヤートである。次に第５図をもとにして動作を説
明する。説明の便のためにPCM信号ａは同期信
号ｂの３周期分のパルスが連続して出力されてい
るものとする。PCM信号ａは、エツジ検出回路
７に入力されてPCM信号ａのエツジ部分でパル
ス幅の狭いエツジパルスｅを作つて位相比較回路
８に入力する。一方VCO１０から発生した同期
信号ｂは、のこぎり波発生回路１１に入力されの
こぎり波信号ｆに変換されて位相比較回路８に入
力される。位相比較回路８ではエツジパルスｅで
のこぎり波信号ｆの信号電圧をサンプリングす
る。このサンプリングされた信号ｇは位相誤差に
対応した信号であり、これをローパスフイルタ９
を通して平均化し、VCO１０が発生する同期信
号ｂの位相及び周波数のコントロール信号として
VCO１０に入力する。 Next is the digital audio disc (DAD) optical compact disc (hereinafter abbreviated as CD).
An example of reproducing a synchronization signal of a PCM signal read out will be explained below. In a CD, the tracks on which information is recorded are linear from the inner circumference to the outer circumference of the disk, and the speed at which the tracks on the disk are traced (hereinafter referred to as linear velocity) is constant. Information is recorded in. To do this, the rotation speed of the disk must be controlled so that information can be read out at a constant linear velocity, depending on the position of the track traced by the pick-up from the center of the disk (hereinafter referred to as the pick-up position). No. To do this, the synchronization signal reproduced from the PCM signal is compared with a reference clock to determine whether the synchronization signal is higher or lower than the reference, and the rotation of the disk is controlled accordingly. Even if the predetermined rotational speed corresponding to the pick position has not been reached, that is, even if the transmission speed of the PCM signal deviates somewhat from the specified value, a corresponding synchronization signal must be supplied.
For this reason, the tank circuit type synchronization signal generation circuit described above cannot be employed. Therefore
It is conceivable that a PLL circuit (phase control circuit) using a VCO (voltage controlled oscillator) can cope with fluctuations in the synchronization signal to be reproduced. Figure 5 is
This is a block diagram showing a conventional synchronizing signal generating device using a PLL circuit, and FIG. 6 is a time chart thereof. Next, the operation will be explained based on FIG. For convenience of explanation, it is assumed that the PCM signal a has pulses corresponding to three periods of the synchronizing signal b that are continuously output. The PCM signal a is input to an edge detection circuit 7, which generates an edge pulse e with a narrow pulse width from the edge portion of the PCM signal a, and inputs the pulse e to a phase comparator circuit 8. On the other hand, the synchronization signal b generated from the VCO 10 is input to the sawtooth wave generation circuit 11, converted into a sawtooth wave signal f, and inputted to the phase comparator circuit 8. The phase comparison circuit 8 samples the signal voltage of the sawtooth signal f using the edge pulse e. This sampled signal g is a signal corresponding to a phase error, and is passed through a low-pass filter 9.
as a control signal for the phase and frequency of the synchronization signal b generated by VCO10.
Input to VCO10.

次にこの回路の位相誤差信号ｇの発生状況を説
明する。第６図のPCM信号ａのT₁期間は、PCM
信号ａに同期信号ｂがロツクしている状態を示し
ている。このときは時刻t₁，t₂のタイミングでエ
ツジパルスｅによりのこぎり波信号ｆの電圧をサ
ンプリングする。のこぎり波信号ｆの電圧は破線
で示すＯボルトを中心にして（＋）（−）の極性
にのこぎり波電圧が発生している。同期信号ｂが
PCM信号ａにロツクしている。T₁期間では時刻
t₁及び時刻t₂でサンプリングするのこぎり波信号
ｆの電圧はＯボルトであるため、エツジパルスｅ
でのこぎり波信号ｆをサンプリングした時刻t₁及
び時刻t₂で位相誤差電圧ｇも略Ｏボルトである。 Next, the generation situation of the phase error signal g in this circuit will be explained. The _T1 period of PCM signal a in Fig. 6 is PCM
This shows a state in which synchronizing signal b is locked to signal a. At this time, the voltage of the sawtooth signal f is sampled by the edge pulse e at times t ₁ and t ₂ . As for the voltage of the sawtooth wave signal f, a sawtooth wave voltage is generated with (+) and (-) polarities centered around O volts indicated by a broken line. synchronization signal b
Locked to PCM signal a. Time in T ₁ period
Since the voltage of the sawtooth signal f sampled at time t ₁ and time t ₂ is O volts, the edge pulse e
The phase error voltage g is also approximately O volts at time t ₁ and time t ₂ when the sawtooth signal f is sampled.

T₂の期間はCDのデイスクの回転数が外乱等に
より規定の回転数から10％程度低くなつてPCM
信号ａのパルス幅が変動したところを示してい
る。PCM信号ａの周波数が10％低くなつた場合、
同期信号ｂを発生するVCO１０の出力周波数
（以後fVCOと略す）も10％低くして周波数と位
相を合わせなければならない。位相比較回路８で
はPCM信号ａが10％低くなつたことを検出して
対応した位相誤差信号ｇを出力し、ローパスフイ
ルタ９で平均化したあとVCO１０に加えてfVCO
を低くするように制御をする。しかし、ローパス
フイルタ９の影響によりfVCOの周波数は、急激
には変化できない。このことからfVCOが10％低
くなつてPCM信号ａに同期するまでの時間少な
くとも位相比較回路８はfVCOを低くするための
位相誤差信号ｇを出しつづけるのが望ましい。第
６図のT₂期間はPCM信号ａのパルス幅が変動し
ても、ローパスフイルタ９の影響によりfVCCが
しばらくの間一定であると仮定したときの位相誤
差信号ｇの発生状況を示したものである。時刻t₂
のタイミングにおいては、PCM信号ａと同期信
号ｂとの位相が一致しているため位相誤差信号ｇ
は略Ｏボルトとなつている。次の時刻t₃のタイミ
ングでは、時刻t₂と時刻t₃のPCM信号ａのパルス
幅が同期信号ｂの３周期から3.3周期に、拡がつ
たとすると時刻t₃における位相誤差は、fVCOの
位相に対して （3.3クロツク周期）−（３クロツク周期）／（クロツ
クの周期）×360゜＝3.3TVCO−3TVCO／TVCO×360゜＝10
8゜……(1)式 （但しTVCO＝１／fVCO） の位相差が生じている。この位相誤差の方向を
（＋）方向とする。さらに時刻t₄においては時刻
t₃での位相差にさらに、(1)式の108゜の位相差が加
わるから合計216゜の位相誤差となり180゜を越える
ため第６図の時刻t₄のタイミングに示すように、
位相誤差信号ｇは（−）方向に出力される。この
ようにして時刻t₃ないしt₇の各タイミングにおけ
る位相誤差は各時刻で順次108゜の位相差が加算さ
れたものとなり、同図の位置誤差信号ｇに示すよ
うな信号が発生する。同図からもわかるように時
刻t₃ないしt₇の各タイミングにおける位相誤差信
号ｇはほとんど毎回極性が反転している。このこ
とはfVCOを高くすべきか、低くすべきかの制御
信号が一定しないことを示している。故に上記の
ような条件下では、一般にPLL回路は同期信号
ｂをPCM信号ａにロツクすることは困難である
ことを示している。このように、CDデイスクか
ら読み出されたPCM信号を並列信号に変換する
ための同期信号の再生回路は、タンク回路方式で
も、さらに通常のPLL回路方式でも正確な同期
信号の再生が困難である。 During period T ₂ , the rotation speed of the CD disk decreases by about 10% from the specified rotation speed due to disturbances, etc., and PCM
This shows how the pulse width of signal a fluctuates. If the frequency of PCM signal a decreases by 10%,
The output frequency (hereinafter abbreviated as fVCO) of the VCO 10 that generates the synchronization signal b must also be lowered by 10% to match the frequency and phase. The phase comparison circuit 8 detects that the PCM signal a has become 10% lower and outputs the corresponding phase error signal g, which is averaged by the low-pass filter 9 and then added to the VCO 10 and sent to fVCO.
control to keep it low. However, due to the influence of the low-pass filter 9, the frequency of fVCO cannot change rapidly. From this, it is desirable that the phase comparator circuit 8 continues to output the phase error signal g for lowering fVCO at least until fVCO decreases by 10% and synchronizes with the PCM signal a. The _T2 period in Figure 6 shows the generation of the phase error signal g when it is assumed that fVCC remains constant for a while due to the influence of the low-pass filter 9 even if the pulse width of the PCM signal a fluctuates. It is. time t ₂
At the timing of , the phases of the PCM signal a and the synchronization signal b match, so the phase error signal g
is approximately O-volt. At the next time _t3 , if the pulse width of PCM signal a at time _t2 and time _t3 expands from 3 cycles of synchronization signal b to 3.3 cycles, the phase error at time _t3 is equal to fVCO. For the phase: (3.3 clock periods) - (3 clock periods) / (clock period) x 360° = 3.3TVCO - 3TVCO / TVCO x 360° = 10
8°...The phase difference of equation (1) (TVCO=1/fVCO) has occurred. The direction of this phase error is defined as the (+) direction. Furthermore, at time t ₄ , the time
In addition to the phase difference at t ₃ , the 108° phase difference in equation (1) is added, resulting in a total phase error of 216°, which exceeds 180°, so as shown in the timing at time t ₄ in Figure 6,
The phase error signal g is output in the (-) direction. In this way, the phase error at each timing from time t ₃ to t ₇ becomes the sum of the phase difference of 108° sequentially added at each time, and a signal as shown in the position error signal g in the figure is generated. As can be seen from the figure, the polarity of the phase error signal g at each timing from time t ₃ to t ₇ is inverted almost every time. This indicates that the control signal for determining whether fVCO should be increased or decreased is not constant. Therefore, under the above conditions, it is generally difficult for the PLL circuit to lock the synchronization signal b to the PCM signal a. In this way, it is difficult to accurately reproduce the synchronization signal using the tank circuit method or the normal PLL circuit method for the synchronization signal regeneration circuit that converts the PCM signal read from the CD disc into a parallel signal. .

そこで本発明はこのような従来のPLL回路の
欠点を改良し、第６図のT₂期間においても位相
誤差信号ｇが安定して得られるようにしたもので
ある。 Therefore, the present invention improves the drawbacks of the conventional PLL circuit and makes it possible to stably obtain the phase error signal g even during the _T2 period in FIG. 6.

第７図は本発明による同期信号発生装置の一実
施例のブロツクダイヤグラグで、第５図に示す従
来のPLL回路のブロツクダイヤグラムに、信号
線ｈを加えたものである。この信号線ｈはVCO
１０をエツジパルスｅでリセツトさせるためのも
のである。この信号線ｈが加わつても、各ブロツ
クの基本機能は従来のPLL回路と同じである。
第８図は、第７図に示すブロツクダイヤグラムの
タイムチヤートである。説明の便のため、CDの
デイスクから読み出されるPCM信号ａのパルス
幅は、同期信号ｂの３周期の信号とする。第８図
のT₁時間はPCM信号ａと同期信号ｂとが同期し
ており、時刻t₁及び時刻₂における位相誤差信号
ｇは、略ボルトとなつている。 FIG. 7 is a block diagram of an embodiment of the synchronization signal generating device according to the present invention, which is obtained by adding a signal line h to the block diagram of the conventional PLL circuit shown in FIG. This signal line h is VCO
This is for resetting 10 with edge pulse e. Even with the addition of this signal line h, the basic functions of each block are the same as those of the conventional PLL circuit.
FIG. 8 is a time chart of the block diagram shown in FIG. 7. For convenience of explanation, it is assumed that the pulse width of the PCM signal a read from the CD disc is three cycles of the synchronizing signal b. At time _T1 in FIG. 8, the PCM signal a and the synchronization signal b are synchronized, and the phase error signal g at time _t1 and time ₂ is approximately volts.

本発明の同期信号発生装置ではエツジパルスｅ
でVCO１０を初期値にもどしている。（リセツ
ト）ため、同期信号ｂも初期値にもどる。第８図
では再生クロツク信号ｂの初期値を０（零）とし
設定している。第８図のT₁における各波形は、
第６図に示す従来のPLL回路のタイムチヤート
のT₁期間における波形と同じである。第８図の
T₂期間は第６図のT₂期間と同じく、デイスクの
回転が外乱等により規定の回転数から10％低くな
つて、PCM信号ａのパルス幅が同期信号ｂの３
周期から3.3周期に変動しても、ローパスフイル
タ９の影響によりfVCOがしばらくの間一定であ
ると仮定したときの位相誤差信号ｇの発生状況を
示している。時刻t₂のタイミングの位相差が０
（零）の点から時刻t₃のタイミングまでの位相差
は前記(1)式より108゜であつて、これに対応した位
相誤差信号ｇがのこぎり波信号ｆをエツジパルス
ｅでサンプリングして、第８図に示す如く（＋）
方向のパルスが発生している。ここでのこぎり波
信号ｆの発生は第８図の本発明の実施例では、同
期信号ｂの立上りのタイミングでリセツトしてい
るため、エツジパルスｅでVCO１０が初期状態
にもどされ同期信号ｂが初期状態となつても、位
相比較回路８が、位相誤差信号ｇを得るのにさし
つかえない。時刻t₃のタイミングでVCO１０が
初期値にもどる（リセツトされる）ため、時刻t₄
のタイミングにおける位相差はやはり108゜にな
る。同様にして時刻t₄，t₅，t₆でも切期値にもど
るので、時刻t₅，t₆，t₇の各タイミングにおける
位相差はやはり108゜になる。このようにして第８
図に示すように位相誤差信号ｇが（＋）方向のみ
発生することになる。 In the synchronization signal generator of the present invention, the edge pulse e
This returns VCO10 to its initial value. (reset), the synchronization signal b also returns to its initial value. In FIG. 8, the initial value of the reproduced clock signal b is set to 0 (zero). Each waveform at T ₁ in Fig. 8 is
This is the same waveform in the _T1 period of the time chart of the conventional PLL circuit shown in FIG. Figure 8
In the T ₂ period, as in the T ₂ period in Fig. 6, the rotation of the disk decreases by 10% from the specified rotation speed due to disturbance etc., and the pulse width of the PCM signal a becomes 3 times that of the synchronizing signal b.
This shows the situation in which the phase error signal g is generated when it is assumed that fVCO remains constant for a while due to the influence of the low-pass filter 9 even if the period changes from 3.3 to 3.3. The timing phase difference at time t ₂ is 0
The phase difference from the point (zero) to the timing of time _t3 is 108° according to equation (1) above, and the phase error signal g corresponding to this is obtained by sampling the sawtooth signal f with the edge pulse e. As shown in Figure 8 (+)
Directional pulses are occurring. In the embodiment of the present invention shown in FIG. 8, the generation of the sawtooth signal f is reset at the rising edge of the synchronizing signal b, so the edge pulse e returns the VCO 10 to the initial state, and the synchronizing signal b returns to the initial state. Even so, the phase comparator circuit 8 can still obtain the phase error signal g. Since the VCO 10 returns to its initial value (resets) at time _t3 , at time _t4
The phase difference at the timing of is still 108°. Similarly, it returns to the cut-off value at times t ₄ , t ₅ , and t ₆ , so the phase difference at each timing of times t ₅ , t ₆ , and t ₇ is also 108°. In this way, the eighth
As shown in the figure, the phase error signal g is generated only in the (+) direction.

上記のように本発明の同期信号発生装置によれ
ば従来と同じ条件（PCM信号パルス幅が、再生
クロツク信号ｂの３周期で、PCM信号の周波数
が10％低くなつた時）の下でも安定した位置誤差
信号ｇが得られるため、PCM信号ａに同期信号
ｂを同期させることができる。 As mentioned above, the synchronization signal generator of the present invention is stable even under the same conditions as before (when the PCM signal pulse width is 10% lower than the frequency of the PCM signal for three cycles of the regenerated clock signal b). Since the position error signal g is obtained, it is possible to synchronize the synchronization signal b with the PCM signal a.

また、本発明の実施例では、PCM信号ａをデ
ユーテイ比50％のパルスで、パルス幅Ｎを同期信
号ｂの３周期（３クロツク幅）とし、周波数の変
動αを10％としたが次にこのＮとαの許容範囲に
ついて説明する。PCM信号のパルス幅Ｎを位相
に換算すると、 360・Ｎ（ ゜） の位相を持つことになる。ここでパルス幅Ｎが±
α％変動すると、 θ＝±360・Ｎ・α／100（ ゜）……(2)式 の位相変動となる。このときθが＋180゜以上とな
るとPLL制御でPCM信号のパルス幅が（Ｎ＋１）
クロツク幅になるように制御し、θが−180゜以下
になると（Ｎ−１）クロツク幅になるように制御
してしまう。これはPCM信号ａから作られるエ
ツジパルスｅがのこぎり波信号ｆで制御される範
囲を越えて隣ののこぎり波に移つてしまうためで
ある。従つて、(2)式よりＮとαの積が −50＜Nα＜＋50 ……(3)式 の範囲にあるときは、本発明の回路の位相誤差信
号ｇは安定した出力を出す。なお、デユーテイ比
が50％ではないPCM信号から作られたエツジパ
ルスの最大のパルス間隔をN′とすると、 −50＜N′α＜＋50 ……(4)式 となることも明らかである。このことは(4)式の条
件さえ満たせば、第８図に示すように、PCM信
号ａのエツジ部分で毎回パルスを作る必要はな
く、必要に応じてPCM信号の立上り（又は立下
り）のときだけエツジパルスを発生させてもよ
く、また、PCM信号のエツジのＭ回（Ｍは整数）
おきにエツジパルスを発生させ、あるいはランダ
ムにエツジパルスを発生することによつても、位
相誤差出力を安定に得る事が可能である。 In addition, in the embodiment of the present invention, the PCM signal a is a pulse with a duty ratio of 50%, the pulse width N is 3 periods (3 clock widths) of the synchronizing signal b, and the frequency fluctuation α is 10%. The allowable ranges of N and α will be explained. When the pulse width N of the PCM signal is converted into a phase, it has a phase of 360·N (°). Here, the pulse width N is ±
When α% fluctuates, θ=±360・N・α/100 (°)……The phase fluctuation is as shown in equation (2). At this time, when θ becomes +180° or more, the pulse width of the PCM signal becomes (N+1) under PLL control.
When θ becomes -180° or less, the clock width is controlled to be (N-1). This is because the edge pulse e generated from the PCM signal a goes beyond the range controlled by the sawtooth wave signal f and shifts to the adjacent sawtooth wave. Therefore, from equation (2), when the product of N and α is in the range of -50<Nα<+50 . . . (3), the phase error signal g of the circuit of the present invention provides a stable output. It is also clear that if the maximum pulse interval of edge pulses generated from a PCM signal whose duty ratio is not 50% is N', -50<N'α<+50...Equation (4) is satisfied. This means that as long as the condition of equation (4) is satisfied, as shown in Figure 8, it is not necessary to create a pulse every time at the edge portion of the PCM signal a, and the rise (or fall) of the PCM signal can be changed as needed. The edge pulse may be generated only when the edge of the PCM signal is detected M times (M is an integer)
It is also possible to stably obtain a phase error output by generating edge pulses every other time or randomly.

さらには、(4)式の制限を多少越える瞬間があつ
たとしても、平均的な位相誤差出力を安定した極
性に保つように回路を構成することも可能であ
る。 Furthermore, even if there is a moment when the limit in equation (4) is exceeded to some extent, it is possible to configure the circuit so that the average phase error output maintains a stable polarity.

以上、本発明による同期信号発生装置をCDへ
応用した実施例として主に説明を行なつたが、こ
れ以外に磁気テープを使用したデジタルオーデイ
オ機器等（たとえば回転ヘツド方式PCMプレー
ヤーやコンパクトカセツトPCMプレーヤー）の
テープから読み出されたPCM信号からの同期信
号再生に適用できる。また、磁気デイスクや磁気
デイスクを応用した光書き込み、光読み出しによ
る光磁気デイスクのPCM信号からの同期信号再
生にも適用できる。 The above description has mainly been given as an example in which the synchronization signal generator according to the present invention is applied to a CD, but it is also applicable to other digital audio equipment using magnetic tape (for example, a rotary head PCM player, a compact cassette PCM player, etc.). ) can be applied to synchronous signal reproduction from PCM signals read from tapes. It can also be applied to magnetic disks, optical writing using magnetic disks, and reproducing synchronous signals from PCM signals on magneto-optical disks by optical reading.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は直並列変換回路の原理ブロツクダイヤ
グラム、第２図は第１図のタイムチヤート、第３
図は従来の同期信号発生装置を示すブロツク図、
第４図は第３図のタイムチヤート、第５図は
PLL回路による従来の同期信号発生装置を示す
ブロツク図、第６図は第５図のタイムチヤート、
第７図は本発明による同期信号発生装置を示すブ
ロツク図、第８図は第７図のタイムチヤートであ
る。 １……同期信号発生装置、２……シフトレジス
タ、３，６……波形整形回路、４……微分回路、
５……タンク回路、７……エツジ検出回路、８…
…位相比較回路、９……ローパスフイルタ、１０
……VCO（電圧制御発振器）、１１……のこぎり
波発生回路。 Figure 1 is a principle block diagram of the serial-to-parallel conversion circuit, Figure 2 is a time chart of Figure 1, and Figure 3 is a diagram of the principle of the serial-to-parallel conversion circuit.
The figure shows a block diagram of a conventional synchronization signal generator.
Figure 4 is the time chart of Figure 3, Figure 5 is the time chart of Figure 3.
A block diagram showing a conventional synchronization signal generator using a PLL circuit, Figure 6 is a time chart of Figure 5,
FIG. 7 is a block diagram showing a synchronizing signal generator according to the present invention, and FIG. 8 is a time chart of FIG. 1... Synchronization signal generator, 2... Shift register, 3, 6... Waveform shaping circuit, 4... Differentiating circuit,
5...Tank circuit, 7...Edge detection circuit, 8...
...Phase comparison circuit, 9...Low pass filter, 10
...VCO (voltage controlled oscillator), 11...Sawtooth wave generation circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 入力されたPCM信号から同期したクロツク
信号を発生すべく構成された同期信号発生装置に
おいて、PCM信号のエツジを検出するエツジ検
出回路と、該エツジ検出回路から得られたエツジ
パルスとのこぎり波発生回路からの信号とを入力
する位相比較器と、該位相比較器からの位相誤差
信号を入力するローパスフイルタと、該ローパス
フイルタの出力信号にもとづいて同期信号を発生
する電圧制御発振器とを備え、上記のこぎり波発
生回路は該電圧制御発振器から得られた同期信号
によりのこぎり波を発生するとともに上記エツジ
パルスが上記電圧制御発生器にリセツト信号とし
て入力されることを特徴とする同期信号発生装
置。1. In a synchronization signal generation device configured to generate a synchronized clock signal from an input PCM signal, an edge detection circuit detects edges of the PCM signal, and an edge pulse and sawtooth wave generation circuit obtained from the edge detection circuit. , a low-pass filter that receives a phase error signal from the phase comparator, and a voltage-controlled oscillator that generates a synchronization signal based on the output signal of the low-pass filter. A synchronizing signal generating device, characterized in that the sawtooth wave generating circuit generates a sawtooth wave based on the synchronizing signal obtained from the voltage controlled oscillator, and the edge pulse is inputted to the voltage controlled generator as a reset signal.