JPS643059B2 - - Google Patents
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- JPS643059B2 JPS643059B2 JP5366683A JP5366683A JPS643059B2 JP S643059 B2 JPS643059 B2 JP S643059B2 JP 5366683 A JP5366683 A JP 5366683A JP 5366683 A JP5366683 A JP 5366683A JP S643059 B2 JPS643059 B2 JP S643059B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、電気的特性および信頼性的に良好
なMOSを内蔵し、バンプ電極構造のICの製造な
どに好適な半導体装置の製造方法に関する。
なMOSを内蔵し、バンプ電極構造のICの製造な
どに好適な半導体装置の製造方法に関する。
（従来技術）
従来のバンプ電極形成方法を第１図に示す。ま
ず、第１図ａはMOSトランジスタを含み、バン
プ電極形成前のウエハ断面を示したものである。
ず、第１図ａはMOSトランジスタを含み、バン
プ電極形成前のウエハ断面を示したものである。
この第１図ａにおいて、シリコンサブストレー
トウエハ１０１の一表面上にMOSトランジスタ
１０２を形成し、表面酸化膜１０３の一部分に電
極取り出し口１０４とスクライブ領域１０５のみ
の穴あけを行なう。
トウエハ１０１の一表面上にMOSトランジスタ
１０２を形成し、表面酸化膜１０３の一部分に電
極取り出し口１０４とスクライブ領域１０５のみ
の穴あけを行なう。
次に、Al合金などの配線金属を蒸着し、ホト
リソグラフイ技術により配線領域１０６を形成す
る。
リソグラフイ技術により配線領域１０６を形成す
る。
次に、電極取り出し部の抵抗を小さくすること
と、配線金属の密着力強化と、MOSトランジス
タの特性回復のために400〜500℃の水素を含む雰
囲気中で熱処理を行なう。
と、配線金属の密着力強化と、MOSトランジス
タの特性回復のために400〜500℃の水素を含む雰
囲気中で熱処理を行なう。
次に、配線領域保護のために400℃程度の低温
での気相成長酸化膜107を生成させ、バンプ電極
形成領域１０８とスクライブ領域１０５の気相成
長酸化膜に穴あけを行なう。
での気相成長酸化膜107を生成させ、バンプ電極
形成領域１０８とスクライブ領域１０５の気相成
長酸化膜に穴あけを行なう。
次に、バンプ電極形成工程に入るが、まず第１
図ｂのごとく、電気メツキ時に電流を流すための
TiやAlからなる金属膜（以下カレントフイルム
と言う）の層１０９を電子ビーム蒸着法かスパツ
タ蒸着法で形成する。
図ｂのごとく、電気メツキ時に電流を流すための
TiやAlからなる金属膜（以下カレントフイルム
と言う）の層１０９を電子ビーム蒸着法かスパツ
タ蒸着法で形成する。
次に、レジスト膜でパターンを作り、その上に
金属膜を電子ビーム蒸着し、レジスト膜を除去し
て金属膜にパターンを形成するいわゆるリフトオ
フ法により1000〜5000ÅのTi−Pt膜１１０を形
成する。
金属膜を電子ビーム蒸着し、レジスト膜を除去し
て金属膜にパターンを形成するいわゆるリフトオ
フ法により1000〜5000ÅのTi−Pt膜１１０を形
成する。
次に、第１図ｃのように、メツキをする領域以
外をレジスト膜１１１で覆い、Auの電気メツキ
を行ない、バンプ電極１１２を５〜50μの高さに
盛り上げる。
外をレジスト膜１１１で覆い、Auの電気メツキ
を行ない、バンプ電極１１２を５〜50μの高さに
盛り上げる。
次に、レジスト膜１１１を除去し、バンプ直下
以外のカレントフイルム１０９を除去すると、第
１図ｄのような形状となる。
以外のカレントフイルム１０９を除去すると、第
１図ｄのような形状となる。
次に、バンプ電極の強度増加のために350℃以
下の温度で窒素または水素雰囲気中で熱処理し、
バンプ電極形成工程が完了する。
下の温度で窒素または水素雰囲気中で熱処理し、
バンプ電極形成工程が完了する。
しかし、バンプ電極形成工程でのカレントフイ
ルム蒸着、Ti−Pt蒸着を電子ビーム蒸着で行な
うため、蒸着ビームによる放射線を受け、MOS
トランジスタの特性が変化してしまう。
ルム蒸着、Ti−Pt蒸着を電子ビーム蒸着で行な
うため、蒸着ビームによる放射線を受け、MOS
トランジスタの特性が変化してしまう。
通常、蒸着時のダメージを回復させるには、
450℃〜500℃の水素雰囲気中で10〜60分の熱処理
を行なわなければならないが、バンプ電極部が
Au，Ti−Pt，Alの積層構造になつているため、
金属同志の反応が起き、金属表面の変色や、バン
プ部の形状が凹凸になるなどの現象が発生する。
450℃〜500℃の水素雰囲気中で10〜60分の熱処理
を行なわなければならないが、バンプ電極部が
Au，Ti−Pt，Alの積層構造になつているため、
金属同志の反応が起き、金属表面の変色や、バン
プ部の形状が凹凸になるなどの現象が発生する。
したがつて、350℃以下の水素雰囲気での熱処
理を行なうことになるが、低温のため、MOSト
ランジスタのVT（しきい値電圧）値を初期値にも
どすことができず、ＮチヤンネルのMOSトラン
ジスタのVT値がデプレツシヨンモードに近づき
ソース・ドレイン間のリーク現象やノイズマージ
ン不足による不良が発生するという欠点があつ
た。
理を行なうことになるが、低温のため、MOSト
ランジスタのVT（しきい値電圧）値を初期値にも
どすことができず、ＮチヤンネルのMOSトラン
ジスタのVT値がデプレツシヨンモードに近づき
ソース・ドレイン間のリーク現象やノイズマージ
ン不足による不良が発生するという欠点があつ
た。
また、バンプ電極形成後の熱処理は熱膨脹係数
のちがいにより、バンプ電極直下にストレスが加
わり、バンプ電極周辺の気相成長膜にクラツクが
入り易い欠点があつた。
のちがいにより、バンプ電極直下にストレスが加
わり、バンプ電極周辺の気相成長膜にクラツクが
入り易い欠点があつた。
（発明の目的）
この発明の目的は、これらの欠点を除去するた
めになされたもので、バンプ電極形成工程で受け
た蒸着ダメージをバンプ形状を損うことなく、ほ
ぼ完全に除去できるとともに、MOSを内蔵した
デバイスのバンプ処理が可能となり、広範囲の
ICに利用できる半導体装置の製造方法を提供す
ることを目的とする。
めになされたもので、バンプ電極形成工程で受け
た蒸着ダメージをバンプ形状を損うことなく、ほ
ぼ完全に除去できるとともに、MOSを内蔵した
デバイスのバンプ処理が可能となり、広範囲の
ICに利用できる半導体装置の製造方法を提供す
ることを目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、ウエハ表
面全体に電気メツキ時に電流を流すための金属膜
を形成し、この金属膜上にレジスト膜をパターン
形成した後にチタン白金膜を形成し、このレジス
ト膜とともにレジスト膜上のチタン白金膜を除去
して金属膜がウエハ全面にある状態で窒素または
水素雰囲気で熱処理を行なつてバンプ電極を形成
する領域以外にレジスト膜を残して電気メツキに
よりバンプ電極を形成し、このバンプ電極の形成
後レジスト膜を除去してチタン白金真下部以外の
金属膜を除去するようにしたものである。
面全体に電気メツキ時に電流を流すための金属膜
を形成し、この金属膜上にレジスト膜をパターン
形成した後にチタン白金膜を形成し、このレジス
ト膜とともにレジスト膜上のチタン白金膜を除去
して金属膜がウエハ全面にある状態で窒素または
水素雰囲気で熱処理を行なつてバンプ電極を形成
する領域以外にレジスト膜を残して電気メツキに
よりバンプ電極を形成し、このバンプ電極の形成
後レジスト膜を除去してチタン白金真下部以外の
金属膜を除去するようにしたものである。
（実施例）
以下、この発明の半導体装置の製造方法の実施
例について図面に基づき説明する。第２図ａおよ
び第２図ｂはその第１の実施例の工程説明図であ
り、第２図ａでは、従来の方法と同様な方法でシ
リコンサブストレートウエハ２０１にMOSトラ
ンジスタ２０２を形成し、表面酸化膜２０３に電
極取り出し穴２０４、スクライブ領域２０５の穴
あけ後、配線領域２０６を形成し、オーミツク性
をよくするため、熱処理を行なう。
例について図面に基づき説明する。第２図ａおよ
び第２図ｂはその第１の実施例の工程説明図であ
り、第２図ａでは、従来の方法と同様な方法でシ
リコンサブストレートウエハ２０１にMOSトラ
ンジスタ２０２を形成し、表面酸化膜２０３に電
極取り出し穴２０４、スクライブ領域２０５の穴
あけ後、配線領域２０６を形成し、オーミツク性
をよくするため、熱処理を行なう。
次に、気相成長膜２０７を生成させ、バンプ部
２０８とスクライブ領域２０５の穴あけを行な
う。そして、カレントフイルム２０９を従来と同
様に電子ビーム蒸着法かスパツタ蒸着法により蒸
着形成し、Ti−Pt膜２１０を、従来と同様に電
子ビーム蒸着法による蒸着とリフトオフ法により
形成する。
２０８とスクライブ領域２０５の穴あけを行な
う。そして、カレントフイルム２０９を従来と同
様に電子ビーム蒸着法かスパツタ蒸着法により蒸
着形成し、Ti−Pt膜２１０を、従来と同様に電
子ビーム蒸着法による蒸着とリフトオフ法により
形成する。
しかる後に、350℃の窒素雰囲気中で30分程度
の熱処理を行ない、MOSトランジスタの特性回
復と、Ti−Pt膜２１０、カレントフイルム２０
９、配線金属層間の密着力を増加させる。そし
て、メツキ用のホトリソグラフイを行ない、金ま
たはクローム銅などの電気メツキを行ない、第２
図ｂのごとくバンプ電極２１１を５〜50μ盛り上
げ、レジスト膜を除去して、バンプ部２０８直下
以外のカレントフイルム２０９を除去すると、第
２図ｂのようになる。
の熱処理を行ない、MOSトランジスタの特性回
復と、Ti−Pt膜２１０、カレントフイルム２０
９、配線金属層間の密着力を増加させる。そし
て、メツキ用のホトリソグラフイを行ない、金ま
たはクローム銅などの電気メツキを行ない、第２
図ｂのごとくバンプ電極２１１を５〜50μ盛り上
げ、レジスト膜を除去して、バンプ部２０８直下
以外のカレントフイルム２０９を除去すると、第
２図ｂのようになる。
メツキ部と下地のTi−Pt膜２１０との強度は
十分強く、MOSの特性も既に回復されているた
め、あらためて熱処理する必要もなく、これでバ
ンプ電極形成が完成する。
十分強く、MOSの特性も既に回復されているた
め、あらためて熱処理する必要もなく、これでバ
ンプ電極形成が完成する。
以上説明したように、第１の実施例では、ウエ
ハ表面全体に電子ビーム蒸着法またはスパツタ蒸
着法により蒸着したカレントフイルム２０９があ
る状態、つまり全端子が電気的に導通された形で
熱処理を行なうことにより、MOSトランジスタ
のVT値の回復が早く、また雰囲気による影響も
少ないため、安全な窒素雰囲気中での低温熱処理
で良好な値を得られる。
ハ表面全体に電子ビーム蒸着法またはスパツタ蒸
着法により蒸着したカレントフイルム２０９があ
る状態、つまり全端子が電気的に導通された形で
熱処理を行なうことにより、MOSトランジスタ
のVT値の回復が早く、また雰囲気による影響も
少ないため、安全な窒素雰囲気中での低温熱処理
で良好な値を得られる。
第３図に従来の製造方法とこの発明の上記実施
例によるMOSトランジスタのVT変動の実験値を
示す。第３図ａはＮチヤンネルMOSのVT変動、
第３図ｂはＰチヤンネルMOSのVT変動を示した
もので、この第３図ａ、第３図ｂの両図におい
て、「■」印は350℃でH2の雰囲気中で30分熱処
理を行なつた場合であり、「●」印は350℃でN2
の雰囲気中で熱処理を行なつた場合であり、いず
れもこの発明の製造方法によるものである。
例によるMOSトランジスタのVT変動の実験値を
示す。第３図ａはＮチヤンネルMOSのVT変動、
第３図ｂはＰチヤンネルMOSのVT変動を示した
もので、この第３図ａ、第３図ｂの両図におい
て、「■」印は350℃でH2の雰囲気中で30分熱処
理を行なつた場合であり、「●」印は350℃でN2
の雰囲気中で熱処理を行なつた場合であり、いず
れもこの発明の製造方法によるものである。
また、「×」印は350℃でH2の覆囲気中で熱処
理を行ない、「△」印は350℃でN2の雰囲気中で
熱処理を行なつた場合であり、いずれも、従来の
製造方法の場合である。
理を行ない、「△」印は350℃でN2の雰囲気中で
熱処理を行なつた場合であり、いずれも、従来の
製造方法の場合である。
従来の製造方法では、水素雰囲気中で行なつて
も、0.2〜0.3Vマイナス側にシフトするのに対し、
この実施例では窒素雰囲気中で行なつても0.05〜
0.06Vのシフトである。
も、0.2〜0.3Vマイナス側にシフトするのに対し、
この実施例では窒素雰囲気中で行なつても0.05〜
0.06Vのシフトである。
また、バンプ電極がメツキされた後に熱処理を
行なわないため、バンプ電極２１１の周辺の低温
気相成長層に熱ストレスを与えることがなく、ク
ラツクなどの欠陥が入ることもなく、信頼性の高
いバンプ電極を備えたデバイスを安全に形成でき
る利点がある。
行なわないため、バンプ電極２１１の周辺の低温
気相成長層に熱ストレスを与えることがなく、ク
ラツクなどの欠陥が入ることもなく、信頼性の高
いバンプ電極を備えたデバイスを安全に形成でき
る利点がある。
（発明の効果）
以上のように、この発明の半導体装置の製造方
法によれば、ウエハ表面全体に電気メツキ時に電
流を流すためのカレントフイルムを形成してその
上にレジスト膜パターンを形成してTi−Pt膜を
蒸着し、レジスト膜上のTi−Pt膜を除去してカ
レントフイルムがウエハ全面にある状態でN2ま
たはH2雰囲気中で熱処理を行なつて、バンプ電
極を電気メツキにより形成するようにしたので、
バンプ電極形成工程で受けた蒸着ダメージをバン
プ形状を損うことなくほぼ完全に除去できる利点
がある。
法によれば、ウエハ表面全体に電気メツキ時に電
流を流すためのカレントフイルムを形成してその
上にレジスト膜パターンを形成してTi−Pt膜を
蒸着し、レジスト膜上のTi−Pt膜を除去してカ
レントフイルムがウエハ全面にある状態でN2ま
たはH2雰囲気中で熱処理を行なつて、バンプ電
極を電気メツキにより形成するようにしたので、
バンプ電極形成工程で受けた蒸着ダメージをバン
プ形状を損うことなくほぼ完全に除去できる利点
がある。
これにともない、MOSを内蔵したデバイスの
バンプ処理が可能となるため、実装密度の高いプ
リンタや、カメラ、時計からコンピユータまでの
広い範囲のICに利用することができる。
バンプ処理が可能となるため、実装密度の高いプ
リンタや、カメラ、時計からコンピユータまでの
広い範囲のICに利用することができる。
第１図ａないし第１図ｄはそれぞれ従来のバン
プ電極形成工程の断面図、第２図ａおよび第２図
ｂはこの発明の半導体装置の製造方法の一実施例
の工程断面図、第３図ａは従来およびこの発明に
より製造されるＮチヤンネルMOSトランジスタ
のVT変動値を示すグラフ、第３図ｂは従来およ
びこの発明により製造されるＰチヤンネルMOS
トランジスタのVT変動値を示すグラフである。 ２０１……シリコンサブストレートウエハ、２
０２……MOSトランジスタ、２０３……表面酸
化膜、２０４……電極取り出し口、２０５……ス
クライブ領域、２０６……配線領域、２０７……
低温気相成長酸化膜、２０８……バンプ電極形成
領域、２０９……カレントフイルム、２１０……
Ti−Pt膜、２１１……バンプ電極。
プ電極形成工程の断面図、第２図ａおよび第２図
ｂはこの発明の半導体装置の製造方法の一実施例
の工程断面図、第３図ａは従来およびこの発明に
より製造されるＮチヤンネルMOSトランジスタ
のVT変動値を示すグラフ、第３図ｂは従来およ
びこの発明により製造されるＰチヤンネルMOS
トランジスタのVT変動値を示すグラフである。 ２０１……シリコンサブストレートウエハ、２
０２……MOSトランジスタ、２０３……表面酸
化膜、２０４……電極取り出し口、２０５……ス
クライブ領域、２０６……配線領域、２０７……
低温気相成長酸化膜、２０８……バンプ電極形成
領域、２０９……カレントフイルム、２１０……
Ti−Pt膜、２１１……バンプ電極。
Claims (1)
- １ ウエハ表面全体に電気メツキ時に電流を流す
ための金属膜を電子ビーム蒸着法若しくはスパツ
タ蒸着法により蒸着する工程と、この金属膜上に
レジスト膜をパターン形成してこのレジスト膜上
にチタン白金を電子ビーム蒸着法により蒸着する
工程と、上記レジスト膜と一緒にレジスト膜上の
チタン白金膜のみを除去して上記金属膜がウエハ
全面にある状態で窒素または水素雰囲気中で熱処
理を行なう工程と、バンプ電極形成する領域以外
にレジスト膜を残して電気メツキによりバンプ電
極を形成する工程と、このバンプ電極形成後に上
記レジスト膜を除去してチタン白金膜以外の上記
金属膜を除去する工程とを有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5366683A JPS59181577A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5366683A JPS59181577A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181577A JPS59181577A (ja) | 1984-10-16 |
| JPS643059B2 true JPS643059B2 (ja) | 1989-01-19 |
Family
ID=12949168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5366683A Granted JPS59181577A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521653Y2 (ja) * | 1988-07-09 | 1993-06-03 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136363A (en) * | 1987-10-21 | 1992-08-04 | Kabushiki Kaisha Toshiba | Semiconductor device with bump electrode |
| JP3345884B2 (ja) * | 1996-08-08 | 2002-11-18 | 横河電機株式会社 | 半導体集積回路及びその製造方法 |
-
1983
- 1983-03-31 JP JP5366683A patent/JPS59181577A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521653Y2 (ja) * | 1988-07-09 | 1993-06-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59181577A (ja) | 1984-10-16 |
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