JPS6427724U - - Google Patents

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JPS6427724U
JPS6427724U JP12341587U JP12341587U JPS6427724U JP S6427724 U JPS6427724 U JP S6427724U JP 12341587 U JP12341587 U JP 12341587U JP 12341587 U JP12341587 U JP 12341587U JP S6427724 U JPS6427724 U JP S6427724U
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JP
Japan
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signal
clk
subtraction
control circuit
output
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JP12341587U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例を示すブロツク図、
第２図は第１図の動作を説明するタイムチヤート
、第３図は従来の一例を示すブロツク図、第４図
は第３図の動作を説明するタイムチヤートである
。 １１２…入力端子、１１２ａ…入力パルス信号
、３１…入力端子、３１ａ…ＣＬＫ信号、２１…
入力端子、２１ａ…サイクロＣＬＫ信号、６１，
７１…レジスタ６０，７０にデータを設定する設
定ＣＬＫ入力端子、６５…データベス、３０，４
０…ＣＬＫ制御回路、６０，７０…レジスタ、６
２…レジスタ６０のＣＬＫ入力端子、７２…レジ
スタ７０のＣＬＫ入力端子、５０，８０…減算カ
ウンタ、５１…減算カウンタ５０のＣＬＫ入力端
子、８１…減算カウンタ８０の入力端子、５０ａ
…フオーマツト信号立上り制御信号、８０ａ…フ
オーマツト信号立下り制御信号、１３０…フリツ
プフロツプ回路、１３０ａ…フオーマツト信号出
力信号、１１０…ＡＮＤゲート、１１１ａ…駆動
パルス信号、１１１…出力端子、３２，３３…Ｃ
ＬＫ制御回路３０の入力端子、４２，４３…ＣＬ
Ｋ制御回路４０の入力端子、３１…入力端子、３
１ａ…入力パルス信号、１１，１２，１３，１４
…ＣＬＫ入力端子、１１ａ，１２ａ，１３ａ，１
４ａ…ＣＬＫ信号、２１…入力端子、１０…マル
チプレクサ、２０…レジスタ、２２…データバス
、３０…ＡＮＤゲート、３２…出力端子、３２ａ
…出力信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力される所定の周期で発振するパルス信号を
    所定の時間出力するように制御する第１および第
    ２のＣＬＫ制御回路と、設定データを保持する第
    １および第２のレジスタと、前記第１のレジスタ
    の出力データを取り込み、前記第１のＣＬＫ信号
    制御回路から得られるＣＬＫ信号により減算計数
    する第１の減算カウンタと、前記第２のレジスタ
    の出力データを取り込み、前記第２のＣＬＫ信号
    制御回路から得られるＣＬＫ信号により減算計数
    する第２の減算カウンタと、前記第１および第２
    の減算カウンタより得られる出力信号にてタイミ
    ングおよびパルス幅を制御するフオーマツト信号
    を生成するフリツプフロツプ回路と、所定の周期
    による入力パルス信号および前記フオーマツト信
    号の論理積演算を行なうＡＮＤゲートとを含むこ
    とを特徴とする論理回路駆動パルス信号の制御回
    路。
JP12341587U 1987-08-11 1987-08-11 Pending JPS6427724U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12341587U JPS6427724U (ja) 1987-08-11 1987-08-11

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JP12341587U JPS6427724U (ja) 1987-08-11 1987-08-11

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JPS6427724U true JPS6427724U (ja) 1989-02-17

Family

ID=31372247

Family Applications (1)

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JP12341587U Pending JPS6427724U (ja) 1987-08-11 1987-08-11

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JP (1) JPS6427724U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02124060U (ja) * 1989-03-27 1990-10-12

Cited By (1)

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