JPS6427724U - - Google Patents
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- Publication number
- JPS6427724U JPS6427724U JP12341587U JP12341587U JPS6427724U JP S6427724 U JPS6427724 U JP S6427724U JP 12341587 U JP12341587 U JP 12341587U JP 12341587 U JP12341587 U JP 12341587U JP S6427724 U JPS6427724 U JP S6427724U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clk
- subtraction
- control circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
第1図は本考案の一実施例を示すブロツク図、
第2図は第1図の動作を説明するタイムチヤート
、第3図は従来の一例を示すブロツク図、第4図
は第3図の動作を説明するタイムチヤートである
。 112…入力端子、112a…入力パルス信号
、31…入力端子、31a…CLK信号、21…
入力端子、21a…サイクロCLK信号、61,
71…レジスタ60,70にデータを設定する設
定CLK入力端子、65…データベス、30,4
0…CLK制御回路、60,70…レジスタ、6
2…レジスタ60のCLK入力端子、72…レジ
スタ70のCLK入力端子、50,80…減算カ
ウンタ、51…減算カウンタ50のCLK入力端
子、81…減算カウンタ80の入力端子、50a
…フオーマツト信号立上り制御信号、80a…フ
オーマツト信号立下り制御信号、130…フリツ
プフロツプ回路、130a…フオーマツト信号出
力信号、110…ANDゲート、111a…駆動
パルス信号、111…出力端子、32,33…C
LK制御回路30の入力端子、42,43…CL
K制御回路40の入力端子、31…入力端子、3
1a…入力パルス信号、11,12,13,14
…CLK入力端子、11a,12a,13a,1
4a…CLK信号、21…入力端子、10…マル
チプレクサ、20…レジスタ、22…データバス
、30…ANDゲート、32…出力端子、32a
…出力信号。
第2図は第1図の動作を説明するタイムチヤート
、第3図は従来の一例を示すブロツク図、第4図
は第3図の動作を説明するタイムチヤートである
。 112…入力端子、112a…入力パルス信号
、31…入力端子、31a…CLK信号、21…
入力端子、21a…サイクロCLK信号、61,
71…レジスタ60,70にデータを設定する設
定CLK入力端子、65…データベス、30,4
0…CLK制御回路、60,70…レジスタ、6
2…レジスタ60のCLK入力端子、72…レジ
スタ70のCLK入力端子、50,80…減算カ
ウンタ、51…減算カウンタ50のCLK入力端
子、81…減算カウンタ80の入力端子、50a
…フオーマツト信号立上り制御信号、80a…フ
オーマツト信号立下り制御信号、130…フリツ
プフロツプ回路、130a…フオーマツト信号出
力信号、110…ANDゲート、111a…駆動
パルス信号、111…出力端子、32,33…C
LK制御回路30の入力端子、42,43…CL
K制御回路40の入力端子、31…入力端子、3
1a…入力パルス信号、11,12,13,14
…CLK入力端子、11a,12a,13a,1
4a…CLK信号、21…入力端子、10…マル
チプレクサ、20…レジスタ、22…データバス
、30…ANDゲート、32…出力端子、32a
…出力信号。
Claims (1)
- 入力される所定の周期で発振するパルス信号を
所定の時間出力するように制御する第1および第
2のCLK制御回路と、設定データを保持する第
1および第2のレジスタと、前記第1のレジスタ
の出力データを取り込み、前記第1のCLK信号
制御回路から得られるCLK信号により減算計数
する第1の減算カウンタと、前記第2のレジスタ
の出力データを取り込み、前記第2のCLK信号
制御回路から得られるCLK信号により減算計数
する第2の減算カウンタと、前記第1および第2
の減算カウンタより得られる出力信号にてタイミ
ングおよびパルス幅を制御するフオーマツト信号
を生成するフリツプフロツプ回路と、所定の周期
による入力パルス信号および前記フオーマツト信
号の論理積演算を行なうANDゲートとを含むこ
とを特徴とする論理回路駆動パルス信号の制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12341587U JPS6427724U (ja) | 1987-08-11 | 1987-08-11 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12341587U JPS6427724U (ja) | 1987-08-11 | 1987-08-11 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6427724U true JPS6427724U (ja) | 1989-02-17 |
Family
ID=31372247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12341587U Pending JPS6427724U (ja) | 1987-08-11 | 1987-08-11 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6427724U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02124060U (ja) * | 1989-03-27 | 1990-10-12 |
-
1987
- 1987-08-11 JP JP12341587U patent/JPS6427724U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02124060U (ja) * | 1989-03-27 | 1990-10-12 |
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