JPS6398704A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の目的】 （産業上の利用分野） 本発明はベルトコンベヤやロボットなどを用いた移送装
置や組立装置などのステップシーケンス制御に使用する
プログラマブルコントローラに関するものである。 （従来の技術） 最近ＩＥＣによりプログラマブルコントローラ（以下Ｐ
Ｃと呼ぶ）の標準化言語の１つとして。 ＧＲＡＦＣＥＴ型のステップシーケンスプログラム言語
が提案されている。 このステップシーケンスプログラム言語は第３図に示す
ように、処理を記述する複数のステップと、１つのステ
ップから次のステップへの実行の遷移条件を検査するＷ
ＡＩＴ命令から成り、現在実行中のステップｍの直後の
ＷＡＩＴ命令に付随する遷移条件ＴＲ，が成立するまで
は次のステップｍ＋１の実行を行わず、遷移条件が成立
したときに前ステップの出力をオフにし１次のステップ
の処理を実行する。 このプログラムの特徴はＷＡＩＴ命令を持ち。 ＷＡＩＴ命令に付随する条件が成立していない間は次の
ステップの実行を行わずその条件の判定を繰返し実行す
ることである。 ステップシーケンス型のＰＣでは、ＷＡＩＴ命令に付随
する条件が不成立の時にはその条件判定を繰返し実行す
る必要がある０例えば第４図に示すようなＷＡＩＴ命令
では、ＷＡＩＴの前の演算の結果が“１ｎの時に、実行
が次のステップに進む、もし、演算結果が“１”でない
場合にはＸ番地の命令から再実行しなければならない、
従って。 一群の条件命令の先頭アドレスを保存しておき、再実行
の際にそれをプロセッサのプログラムカウンタにロード
しなければならない。 上記の方法では例えば第５図のようにシーケンスユニッ
トを複数持つ並列実行シーケンス（複数のステップが同
時に実行されるように１つのステップから分岐している
シーケンス）を実行する場合には、並列実行可能なシー
ケンスユニットの数だけの再実行アドレスのセーブエリ
アが必要である。 またサブルーチンを呼び出す場合には、サブルーチン側
でも並列分岐が可能なので同様に再実行アドレスのセー
ブエリアを必要とする。 また第６図に示すようにＷＡＩＴの前に置かれる条件命
令の先頭アドレスを常に検出し、これを該当するシーケ
ンスユニットのセーブエリアに再実行アドレスとして登
録しなければならない。 以上に述べたように一般的なステップシーケンスの実行
方法では、実行管理のためのテーブルが大量に必要であ
り、再実行アドレスの登録などのためのＯ８（オペレー
ティングシステム）処理が多くなるが、Ｏ８のソフト処
理には通常マイクロプロセッサを用いているので、高速
化には限界がある。 （発明が解決しようとする問題点） 本発明はステップ間の実行遷移条件の演算やステップシ
ーケンスプログラムの分岐処理などをビット演算ハード
ウェアを用いて行うことによってステップシーケンスプ
ログラムを高速で実行できる合理的なプログラマブルコ
ントローラを提供することを目的としている。 ［発明の構成］ （問題点を解決する為の手段と作用） 本発明のＰＣはステップシーケンスの各ステップの実行
状態に対応するフラグ（以後ＢＵＳＹフラグと呼ぶ）と
、各ステップの実行完了を示すと共に次のステップへの
実行の遷移が可能なことを示す遷移フラグ（以後ＴＲフ
ラグと呼ぶ）を持ち、またビット演算プロセッサの内部
に、シーケンスプログラムの分流および合流時の実行状
態を記憶しておく分流スタックおよび合流スタックを持
っている。 ＰＣはプログラムを先頭から順に実行して行き。 アクティブ状態のステップを実行するときにそのステッ
プのＢＵＳＹフラグをセットし、アクティブなステップ
の直後のＷＡＩＴ命令に付随する前ステップから次ステ
ツプへの実行の遷移条件が成立したときＷＡＩＴ命令に
よって前ステップのＢＵＳＹフラグをリセットする。 遷移条件が不成立のときは実行状態レジスタ（ステップ
間で実行状態を伝えるための１ビツトのレジスタ、以後
ＢＲと呼ぶ）を“０”にしたまま以降のプログラムを最
後まで実行する。不成立であった遷移条件は次のスキャ
ンで再びチェックされる。 上記のように同一の遷移条件を繰返しチェックするので
、一群の条件命令の先頭アドレスを記憶しておいてそこ
から再実行する必要がなく、プログラムの全体を繰返し
実行することによってステップシーケンスの動作を実現
するものであり、これによってＯ８による条件命令の先
頭アドレスの検索や、先頭アドレス登録のための複雑な
テーブル操作を不要にし、専用のハードウェアによって
機能の実行を可能にする。 すなわちワード演算プロセッサはＰＣ全体のＯ８の処理
の他、ビット演算プロセッサが処理できないシーケンス
命令以外の応用命令処理を行う。 ビット演算プロセッサはラダーダイアグラム式のシーケ
ンス命令（論理積、論理和などビット単位の論理演算）
の結果をＩ１０レジスタやＢＲに格納する。 プログラムメモリはステップシーケンスプログラムを格
納し、工１０レジスタは入力用Ｉ１０から入力したデー
タおよび出力用Ｉ１０に出力するデータを格納する。 ＢＵＳＹフラグはステップシーケンスの全ステラに対応
しており、対応するステップがアクティブのときのみセ
ットされる。またＴＲフラグは対応するステップの実行
完了を示す遷移条件が成立した時にプログラムでセット
される。 ＢＵＳＹスタックはアクティブなステップのＢＵＳＹフ
ラグのアドレスを登録しておくためのスタックであり、
登録されたアドレスはステップからステップへの実行の
遷移時に前のアクティブであったステップのＢＵＳＹフ
ラグをリセットするためにＷＡＩＴ命令などで利用され
、またＢＵＳＹスタックポインタはＢＵＳＹスタック内
の最新データの位置を示すのに用いられる。 ビット演算プロセッサの内部には実行状態レジスタ（Ｂ
Ｒ）、分流スタックおよび合流スタックがある。ＢＲは
プログラムの各命令の演算結果を格納しておくレジスタ
であり、次の命令の入力となる。 分流スタックはシーケンスの分岐時のＢＨの状態を時系
列的に記憶しておくための双方向性のシフトレジスタで
あり、最下位のビットに最新のデータが格納されている
。 合流スタックは一旦分流したシーケンスの合流時の実行
状態を決定するために各シーケンスの合流点での実行状
態を格納しておくための双方向性シフトレジスタであり
、最下位ビットに最新のデータが格納されている。 （実施例） 本発明の一実施例を第１図に示す。 第１図において、１はワード演算プロセッサ、２はシー
ケンス命令演算用のビット演算プロセッサ、２−１はＢ
Ｒ１２−２は分流スタック、２−３は合流スタック、３
はプログラムメモリ、４はＩ１０レジスタ、５はＣＰＵ
バス、６はワーキングメモリ、６−１はＢＵＳＹスタッ
ク、６−２はＢＵＳＹスタックポインタ、６−３はＢＵ
ＳＹフラグ、６−４はＴＲフラグ、　７はＩｌｏ、　８
はＩ１０バスである。 本発明によるＰＣで実行されるプログラムの構造の一例
を第２図に示す。 第２図に示すように、プログラムは大きく３つの部分に
分けられ、最初の部分（Ａ）は各種の入出力の状態を判
定してＴＲフラグを設定する部分であり、次の部分（Ｂ
）はステップシーケンスプログラムの本体であってステ
ップ間の実行の遷移が行われ、最後部分（Ｃ）はステッ
プのＢＵＳＹフラグの状態を基にして外界への出力を行
う部分であり、これらの３つの部分を先頭から最後まで
繰返し実行することによってステップシーケンスが実現
する。 次にステップシーケンスプログラムの代表的な機能であ
る単純遷移９選択実行および並列実行について説明する
。 単純遷移は第３図に示すように、ステップｍがアクティ
ブであるとき、ＷＡＩＴ命令に付随する条件ＴＲ，（ス
テップｍのＴＲフラグ）が“１ｎになるとステップｍが
イナクティブ、ステップｍ＋１がアクティブになるプロ
グラムである。 ステップｍがイナクティブのとき、またはステップｍが
アクティブでもＴＲ，が“０”の時はステップｍ＋１は
アクティブにならない。 各ステップ１１は第７図に示すように５ワードの命令か
ら成り、各５ＴＥＰ命令はこの命令が実行される時の実
行状態レジスタＢＲの内容すなおち入力ＢＲが“１”の
時だけワード演算プロセッサによって処理が行われる。 入力ＢＲが“０″の時はビット演算プロセッサ１はこの
命令をＮＯＰとして読み飛ばす。 次のＯＰＲ命令は５ＴＥＰ命令のオペランドであり、こ
こではステップ番地ｍを指定している。 ＯＰＲ命令は５ＴＥＰ命令を★行する際にワード演算プ
ロセッサが使用するもので、ビット演算プロセッサはＯ
ＰＲ命令を読み飛ばす。 次のロード命令（Ｈト）はビット演算プロセッサによっ
てのみ実行される命令であり、ステップｍのＢＵＳＹフ
ラグの内容を実行状態レジスタにロードする命令である
。従ってステップｍがアクティブの時は、このロード命
令の次の命令の入力ＢＲは“１”になり、イナクティブ
の時は次の命令の入力ＢＲが“ＯＮになる。 次のＲＥＧ命令は入力ＢＲが“１”の時のみワード演算
プロセッサで処理が行われる。ワード演算プロセッサは
ステップｍのＢＵＳＹフラグアドレスをＢＵＳＹスタッ
クに登録し、スタックポインタを更新する。入力ＢＲが
“０”の時ＲＥＧ命令はビット演算プロセッサにより読
み飛ばされる。 次のＯＰＲ命令はＲＥＧ命令で登録されるステップｍの
ＢＵＳＹフラグアドレスを示しており、ワード演算プロ
セッサがＲＥＧ命令を実行する時に使用する。ＲＥＧ命
令の入力ＢＲが“０”の時はこの命令もＲＥＧ命令と同
様にビット演算プロセッサにより読み飛ばされる。 ＷＡ　Ｉ　Ｔ命令は第８図に示すように２ワードで構成
され、Ａ接点（Ｈト）命令は入力ＢＲと遷移条件の値（
主としてＴＲフラグの内容）の論理積をとる命令である
。従ってステップｍがアクティブで、かつ遷移条件が成
立している時のみ次のＷＡＩＴ命令の入力ＢＲが“１”
になる、Ａ接点命令は常にビット演算プロセッサにより
実行される。 ＷＡＩＴ命令は入力ＢＲが“１”の時のみワード演算プ
ロセッサによって実行され、入力ＢＲが“０”の時はビ
ット演算プロセッサにより読み飛ばされる。 ワード演算プロセッサはＢＵＳＹスタックからＢＵＳＹ
フラグのアドレスを１個読み出し、そのアドレスのフラ
グをリセットする。すなわち前のステップのＲＥＧ命令
で登録されたフラグアドレスはここで使用される。その
後スタックポインタを１個分戻しておく、入力ＢＲが“
１”の時、出力ＢＲも“１”とする、従って前ステップ
がイナクティブになった時、次のステップの入力ＢＲは
“１”となる、そこで次のステップはアクティブになる
６以上のようにして単純遷移が実行される。 選択実行は第９図のような形で表わされ、ステップｍが
アクティブの時、以降の分岐条件が調べられる。遷移条
件ａが成立している時はシーケンスａが、遷移条件すが
成立している時にはシーケンスｂが、遷移条件Ｃが成立
している時にはシーケンスＣが実行される０合流点にお
いてどれか１つの完了条件が成立していると合流が成立
して次のステップに実行が移る。 第９図のシーケンスプログラムは第１０図に示す命令語
で構成される０分流命令（ＢＲＡＮＣＨ）はステップｍ
のアクティブ状層を各分岐シーケンスに伝えるために、
ＢＲを分流スタックにブツシュする命令である。ここで
ブツシュされた値は後で各シーケンスの先頭で取り出さ
れ、ＢＲにロードされる。ＷＡＩＴ命令、ステップ命令
は単純遷移で説明したものと全く同じである。 ５ＥＬＳＥＱ（Ａ）命令は分流シーケンスの先頭に置か
れ、分流スタックの最新値をＢＨにロードする０分流ス
タックのポツプはしない、従ってＢＲＡＭＣＨ命令でブ
ツシュされた値は分流スタックの最新値として残ってい
る。また前の列のシーケンスの完了条件（合流点直前の
遷移条件）の演算結果を合流スタックにブツシュする。 この値は後の合流点で分岐シーケンスの完了チェックに
使用される。 ＥＮＤ　５ＥＬＳＥＱ命令は分岐シーケンスの最後に置
かれる。これは合流スタックから最新値をポツプし、Ｂ
Ｒ（シーケンス完了で“１”）との論理和をとってＢＲ
にロードする。このように各シーケンスの完了結果は次
のシーケンスの最後でそのシーケンスの完了結果との論
理和がとられるので、どれか１つのシーケンスが完了す
れば、全ての分岐シーケンスの最後でＢＲが必ず“１”
になり、分岐シーケンスが完了したことが分る。 ５ＥＬＳＥＱ（Ｂ）命令は最も右側の分岐シーケンス（
最後の分岐シーケンス）の先頭に置かれる。 これはＢＲの内容を合流スタックにブツシュする。 また５ＥＬＳＥＱ（Ａ）命令とは異なり１分流スタック
の最新値をポツプしてＢＲにロードする。これによりＢ
ＲにはＢＲＡＮＣＨ命令でブツシュしたステップｍのア
クティブ状態がロードされ、ここまでの分岐シーケンス
の完了状態の論理和が合流スタックにブツシュされたこ
とになる。 このシーケンスの最後にもＥＮＤ　　５ＥＬＳＥＱ命令
が置かれる。ここで合流スタックから最新値をポツプし
、ＢＲ（このシーケンスの完了状態を示している）との
論理和をとってＢＲにロードする。このＢＨの内容はこ
れまで全ての分岐シーケンスの完了状態を示している。 従ってこの内容が“１”であれば合流点以下のステップ
が実行されることになる。この時アクティブだったステ
ップは完了条件をチェックしたＷＡＩＴ命令によってす
でにイナクティブにされている。 なおりＲＡＮＣＨ，５ＥＬＳＥＱ（、Ａ）、５ＥＬＳＥ
Ｑ（Ｂ）、ＥＮＤ　５ＥＬＳＥＱ命令は全てビット演算
プロセッサによりハードウェアで実行される。 並列実行は第１１図に示すような形式で表わされ、ステ
ップｍがアクティブでかつ直後の遷移条件ａが成立して
いる時、ステップｍ＋１．ｍ＋３．ｍ＋５が同時アクテ
ィブになり、従って並列に実行される。この点が選択実
行と異なる０合流点では直前のステップｍ　＋　２　、
　ｍ　＋４　、　ｍ　＋　６が全てアクティブで、かつ
遷移条件すが成立した時にのみ合流が完了する。 第１１図のプログラムの命令後の構成を第１２図に示す
、ステップ命令およびＷＡＩＴ命令は単純遷移の場合と
同じである。またＢＲＡＮＣＨ命令は選択実行の場合と
同じであり、ステップｍの完了状態を分流スタックにブ
ツシュする。 並列実行では選択実行の場合とは異なり、最後のシーケ
ンス以外ではシーケンスの最後に特別の命令はない、Ｐ
ＡＲ８ＥＱ命令は並列シーケンスの先頭に置かれ、その
機能は５ＥＬＳＥＱ命令と同じであり、表示シンボルの
みが異なる。並列シーケンスの最後にだけＥＮＤ　ＰＡ
Ｒ８ＥＱ命令が置かれる。これはＥＮＤ　　ＰＡＲ５Ｅ
Ｑ（Ａ）とＥＮＤ　ＰＡＲ８ＥＱ（Ｂ）命令に分かれて
いる。 ＥＮＤ　ＰＡＲ８ＥＱ（Ａ）命令は入力ＢＲが“１”の
時のみワード演算プロセッサにより実行される。 オペランドに示された並列シーケンスの数マイナス１個
のデータを合流スタックからポツプし、それらの全ての
データとＢＨの論理積をとってＢＲにロードする。従っ
て出力ＢＲが“１”になるのはステップｍ　＋　２　、
　ｍ　＋　４　、　ｍ　＋　６が全てアクティブの時だ
けである。 次にこのＢＲを入力として遷移条件すが実行され１条件
が成立すると出力ＢＲが“１＃になる。 出力ＢＲが“１”のとき次のＥＮＤ　ＰＡＲ８ＥＱ（Ｂ
）命令が実行され、′０”の時は実行されない、また入
力ＢＲが“０”の時、ＥＮＤ　ＰＡＲ５ＥＱ（Ａ）、（
Ｂ）命令は共にビット演算プロセッサにより読み飛ばさ
れる。 ＥＮＤ　　ＰＡＲ８ＥＱ（Ｂ）命令は入力ＢＲが１”の
時のみワード演算プロセッサにより実行される。 入力ＢＲが“１”の時、オペランドで示される並列実行
シーケンスの数だけのＢＵＳＹフラグアドレスをＢＵＳ
Ｙスタックからポツプし、そのアドレスのフラグをリセ
ットする。これによってステップｍ＋２．ｍ＋４．ｍ＋
６のＢＵＳＹフラグがリセットされ、出力ＢＲは“１”
となる、出力ＢＲが“１”の時は合流点以下のステップ
が実行されて行く、もし並列完了が成立しなかった場合
にはスキャンごとにＥＮＤ　ＰＡＲ８ＥＱ（Ａ）命令か
ら同様のチェックが行すれる。 シーケンスの最後にはＥＮＤ　５ＴＥＰ命令を置＜、Ｅ
ＮＤ　５ＴＥＰ命令は常にワード演算プロセッサにより
実行される。ＥＮＤ　　５ＴＥＰ命令は入力ＢＨの内容
にかかわらずＢＵＳＹスタックポインタをリセットする
。これによってスキャンの間にリセットされずにＢＵＳ
ＹスタックにたまったＢＵＳＹフラグアドレスは捨てら
れ、次のスキャン実行において、アクティブなステップ
のＢＵＳＹフラグアドレスが再び登録される。入力ＢＲ
が“１”の時のみ、そのシーケンスのスタートステップ
のＢＵＳＹフラグをセットする。これにより次のスキャ
ンにおいてはスタートステップから実質的な実行が始ま
ることになる。 次に具体的なスキャン実行手順を第１３図を参照して説
明する。 第１３１１は実際のプログラムの構成の一例を示したも
ので、第１図の場合と同じように３つの部分に分れてい
る。 最初の部分（Ａ）は遷移条件の設定プログラムであり、
ラダーダイアグラムまたはステートメント命令で書かれ
ている。このプログラムでは各種の入力を演算し、出力
としては遷移フラグ（ＴＲフラグ）をオン／オフさせる
。このＴＲフラグはステップシーケンスプログラムにお
いてステップの実行完了の判定および次のステップへの
遷移条件の判定に使用される。 第２の部分（Ｂ）はプログラムの中心となるステップシ
ーケンスプログラムであり、ここでは第１１図に示した
並列実行シーケンスをそのまま使用している。 第３の部分（Ｃ）は出力プログラムであり、ステップに
対応する実際の処理はここにラダーダイアグラムまたは
ステートメント命令を使用して書かれる。あるステップ
に対応する処理はすべて先頭にそのステップのＢＵＳＹ
フラグを接点情報として持つようにプログラミングする
。こうすることによりこの処理は対応するステップがア
クティブの時のみ実行され、イナクティブの時には全て
の出力がオフになるようにすることができる。 出力プログラムを全て実行すると、ＰＣは再び遷移条件
プログラムを先頭から実行して行く。 先ずステップｍのみアクティブであるとする。 この時の状態が命令実行説明図第１４図（図面の都合上
Ａ、Ｂに分割して示した）の命令番号１に相当する。命
令番号は第１２図によるものとし、また分流スタック、
合流スタックは全てリセットされ。 ステップｍのＢＵＳＹフラグのみがセットされているも
のとする。 遷移条件設定プログラム（以下ＴＲプログラムと呼ぶ）
を実行してもａの出力はオンしなかったものとする。 次にステップシーケンスプログラムを実行する。 ＦＮＣ５ＴＥＰ命令１の入力ＢＲが“０″であったとす
ると、これは次のＯＰＲ命令と共にビット演算プロセッ
サにより読み飛ばされる。 次のロード命令（Ｈ）−ｍ）を実行すると、　ステップ
ｍのＢＵＳＹフラグがＢＲにロードされる。 従ってＦＮＣＲＥＧ命令の入力ＢＲは“１”となる。 ＦＮＣＲＥＧ命令は入力ＢＲが“１”なのでワード演算
プロセッサにより実行される。ここでステップｍのＢＵ
ＳＹフラグアドレスがＢＵＳＹスタックに登録され、出
力ＢＲは“１”である。 次にＡ接点（−１１−ａ）を実行する。入力ＢＲは“１
“となっているがＴＲプログラムにおいてコイルａがま
だオンしていないので、出力ＢＲは“Ｏ”である、従っ
て以下のステップシーケンスプログラムは全てビット演
算プロセッサが実行し、実質的に読み飛ばしとなる。 出力プログラムではステップｍのＢＵＳＹフラグの条件
を持っているシーケンスのみがオンになり、第１３図の
場合はＹｌ、Ｙ２．Ｙ３がオンになる。他のシーケンス
では出力がオンになるものはなくこれで１回目のスキャ
ンの実行を終了する。 ２度目のスキャン実行では、ＴＲプログラムにおいて１
条件Ｙｌ、Ｙ２．Ｙ３がオンしたことがらコイルａがオ
ンとなり、ステップシーケンスプログラムにおいて、　
ＦＮＣＲＥＧ命令４迄実行した時の各種レジスタの状態
はやはり第１４図の命令番号４の状態と同じになる。Ｂ
ＵＳＹスタックは１回目のスキャンでステッププログラ
ムの最後にある　ＥＮＤ　　５ＴＥＰ命令によりリセッ
トされるが、このＦＮＣＲＥＧ命令により再び登録が行
われている。 次にＡ接点を再び実行すると、今回はａがオンなので出
力ＢＲは“１”となり、ＦＮＣＷＡＩＴ命令の入力ＢＲ
は“１”となる。 ＦＮＣＷＡＩＴ命令では入力ＢＲが“１”なので、ワー
ド演算プロセッサにより実行が行われる。 これによってステップｍからステップｍ＋１への遷移が
可能となり、ＢＵＳＹスタックからステップｍのＢＵＳ
Ｙフラグアドレスを読み出してＢＵＳＹフラグをリセッ
トする。またＢＵＳＹスタックポインタも１ビット戻し
、出力ＢＲは“１”となる、この時の各レジスタの様子
は第１４図の命令番号７に示す通りとなり、全てのスタ
ック、フラグがリセットされている。 次に並列実行のためにＢＲＡＭＣＨ命令を実行する、こ
れはビット演算プロセッサが行う、ＢＲＡＮＣ：Ｈ命令
はＢＲを分流スタックにブツシュするものでこの時の状
態は第１４図の８に示すようになり、分流スタックの最
下位に“１”がブツシュされている。 次にステップｍ＋１の５ＴＥＰ命令を実行すると１ｍ＋
１のＢＵＳＹフラグがセットされる。この時のスタック
、フラグの様子を第１４図の９に示す、同様にＦＮＣＲ
ＥＧ命令の実行後の様子を第１４図の１２に示す、すな
わちステップｍ＋１のＢＵＳＹフラグアドレスがＢＵＳ
Ｙスタックに登録されている。 ステップｍ＋１の後のＷＡＩＴ命令を実行すると、ＴＲ
，◆□フラグが“０”なので以降のＢＲは“０”になり
、ステップｍ　＋　２の出力ＢＲも“Ｏ”である。 第１２図２１のＰＡＲ５ＥＱ（Ａ）命令を実行すると。 分流スタックの最下位ビットがＢＲにロードされ。 ＢＲは“１”になる、従ってステップｍ　＋　３はアク
ティブとなり、２５のＦＮＣＲＥＧ命令が実行された時
には、ステップｍ　＋　３のＢＵＳＹフラグがセットさ
れ、そのＢＵＳＹフラグアドレスがＢＵＳＹスタックに
登録される。この様子を第１４図の２５に示す。 また上記２１のＰＡＲ５ＥＱ命令では１９のＦＮＣＲＥ
Ｇ命令の出力ＢＲ（ステプｍ＋２の出力で、ここでは“
０”）を合流スタックにブツシュしているのだが、値が
“０”なので何の変化もない。 ステップｍ＋３の後のＷＡＩＴ命令を実行すると、Ｔ　
Ｒｗｓ＋ａフラグ″０”なので、以降のＢＲは“０”に
なり、ステップｍ　＋　４はイナクティブであり、出力
ＢＲも“０”である。 ３４のＰＡＲ８ＥＱ（Ｂ）命令を実行すると、分流スタ
ックの最下位ビットはポツプされてＢＲにロードされ、
ＢＲは“１”になる、またステップｍ＋４の出力ＢＲ（
ここでは“０”）が合流スタックにブツシュされる。 ステップｍ　＋　５の入力ＢＲは“１″となるのでアク
ティブとなり、３８のＦＮＣＲＥＧ命令を実行した時に
はステップｍ　＋　５のＢＵＳＹフラグがセットされ、
そのＢＵＳＹフラグアドレスがＢＵＳＹスタックに登録
されている。従ってこの時点でステップｍ＋１．ｍ＋３
１ｍ＋５は同時にアクティブになり、並列実行が行ねれ
る。この様子を第１４図の３８に示す。 ステップｍ＋５の後のＷＡＩＴ命令を実行すると、　Ｔ
Ｒ，＋、フラグは“Ｏ”なので以降のＢＲは“０″にな
り、ステップｍ　＋　６はイナクティブであり、出力Ｂ
Ｒも“０”である、従って４７以降のＥＮＤ　ＰＡＲ８
ＥＱ命令はビット演算プロセッサにより読み飛ばされ、
ステップｍ　＋　７がアクティブになることはない。 ステップシーケンス命令の最後のＥＮＤ　５ＴＥＰ命令
により、ＢＵＳＹスタックに残っていた３個のＢＵＳＹ
フラグアドレスはクリアされ１次のスキャンではまた新
たに登録が可能になる。ＢＵＳＹフラグはリセットされ
ない。 つぎに出力プログラムを実行する。この時点ではステッ
プｍ　＋　１　、　ｍ　＋　３　ｓ　ｍ　＋　５のＢＵ
ＳＹフラグがセットされているので、それらの条件を回
路に持つシーケンスが実行され、各ステップの処理が行
われる１以上で２スキヤン目の実行が完了した。 次に３スキヤン目の実行を開始する。先ずＴＲプログラ
ムを実行する。ここでは前回のスキャンの出力プログラ
ムでステップｍ＋１．ｍ＋３．ｍ＋５の処理が実行され
たので、それにより遷移フラグＴＲ，＋□、ＴＲ＠＋、
、ＴＲ＠＋、がセットされたものとする。 ステップシーケンスプログラムの１１のロード命令（Ｈ
ｌ−ｍ＋１）により、ステップｍ＋１のＢＵＳＹフラグ
の内容がＢＲにロードされ、ＢＲは“１”となる、従っ
て１２のＦＮＣＲＥＧ命令がワード演算プロセッサによ
って実行され、ＢＵＳＹスタックにステップｍ＋１のＢ
ＵＳＹフラグアドレスが登録され、出力ＢＲが“１”と
なる。 次に１４の遷移条件チェックを実行すると、ＴＲプログ
ラムでＴＲ，÷１フラグがセットされているので、１５
のＷＡＩＴ命令の入力ＢＲは“１”となる、そこでワー
ド演算プロセッサによりＷＡＩＴ命令が実行され、ＢＵ
ＳＹスタックに登録されたステップｍ＋１のＢＵＳＹフ
ラグアドレスはポツプされ、ＢＵＳＹフラグもリセット
され、出力ＢＲはｌ（Ｉ　Ｎとなる。従ってステップｍ
＋２の入力ＢＲが初めて“１”になり、ステップｍ＋２
がアクティブになる。 １９のＦＮＣＲＥＧ命令を実行後の各種レジスタの様子
を第１４図の１９に示す、すなわちステップｍ＋２のＢ
ＵＳＹフラグがセットされ、ＢＵＳＹスタックにそのＢ
ＵＳＹフラグアドレスが登録されている。出力ＢＲは“
１″であり、このシーケンスユニットについての実行が
完了した。 次に２１のＰＡＲ８ＥＱ（Ａ）命令を実行する１分流ス
タックの最新値はここでは“０″（ステップｍがイナク
ティブなので）であるから、ＢＲも“Ｏ”となる、ステ
ップｍ＋２の出力ＢＲは合流スタックにブツシュされる
。この時点でのスタックの様子は第１４図の２１のよう
になっている。 ステップｍ　＋　３からステップｍ＋４への遷移条件Ｔ
　Ｒ＋＋ａ＋ｓも成立しているのでステップｍ　＋　４
もアクティブになる。従ってステップｍ　＋４のＢＵＳ
Ｙプラグがセットされ、そのフラグアドレスがＢＵＳＹ
スタックに登録され、出力ＢＲは“１”である。 次に３４のＰＡＲ５ＥＱ（Ｂ）命令を実行すると。 ステップｍ＋４の出力ＢＲが合流スタックにブツシュさ
れ、分流スタックの最新値がポツプされてＢＲにロード
される０分流スタックの内容は“ＯｎなのでＢＲは１′
０”となる、この時点でのスタックの様子は第１４図の
３４のようになっており、合流スタックに“１”が２個
ブツシュされている。 ステップｍ＋５からステップｍ　＋　６へ遷移条件ＴＲ
，＋、も成立しているのでステップｍ　＋　６もアクテ
ィブになる。従ってステップｍ＋６のＢＵＳＹフラグが
セットされ、そのフラグアドレスがＢＵＳＹスタックに
登録される。ステップｍ　＋　６のＦＮＣＲＥＧ　命令
が実行された後の各種スタックの様子を第１４図の４５
に示す。 これによって４７のＦＮＣＥＮＤ　　ＰＡＲ３ＥＱ（Ａ
）命令の入力ＢＲが初めて“１”になり、その処理がワ
ード演算プロセッサにより行われる。この命令は４８の
オペランド命令に示される並列実行シーケンス数マイナ
ス１個のデータ（ここでは２個）を合流スタックからポ
ツプし、それらとＢＲの論理積をとり、それをＢＨにロ
ードする。つまりスタンプｍ＋２とｍ＋４とｍ　＋　６
が全てアクティブの時のみ、この命令の出力ＢＲが“１
＃になる。 次にこれら３個の並列シーケンスの完了遷移条件すのチ
ェックを行う、４９のＡ接点（＠トｂ）命令の入力ＢＲ
は“１”であるが、ｂはオフであったとすると、次のＥ
ＮＤ　ＰＡＲ８ＥＱ（Ｂ）命令の入力ＢＲは“Ｏ”とな
り、この命令以降の命令は全てビット演算プロセッサに
より読み飛ばされる。 出力プログラムの実行が行われると、今回のスキャンで
はステップｍ　＋　２　、　ｍ　＋　４　、　ｍ　＋　
８の条件を含むシーケンスが実行され、各ステップの処
理が行われる０以上で３スキヤン目の実行が完了した。 次に４スキヤン目の実行を開始する。先ずＴＲプログラ
ムを実行する。ここでは前回のスキャンの出力プログラ
ムでステップｍ＋２．ｍ＋４．ｍ＋６の処理が実行され
たので、それにより遷移条件すがセットされたものとす
る。 ステップシーケンスプログラムの実行を行って行くと、
先ずステップｍ＋２のＢＵＳＹフラグが“１”なのでス
テップｍ　＋　２がアクティブになり、その出力が次の
シーケンスユニットの先頭で合流スタックにブツシュさ
れる。次にステップｍ　＋　４のＢＵＳＹフラグも“１
＃なのでステップｍ＋４もアクティブになり、その出力
が最後のシーケンスユニットの先頭で合流スタックにブ
ツシュされる１次にステップｍ＋６のＢＵＳＹフラグも
“ＩＨなのでステップｍ＋６もアクティブになり、ステ
ップｍ＋６の　ＦＮＣＲＥＧ命令を実行した後の各種ス
タックの状態は３スキヤン目の状１１（第１４図の４５
）と全く同一になっている。従って、ＥＮＤ　ＰＡＲ５
ＥＱ（Ａ）命令の実行も全く同様に行われ、実行後の各
種スタックの状態は第１４図の４７のようになる。 次に並列シーケンスの完了遷移条件であるｂのチェック
を行う、４９のＡ接点（−１）−ｂ）命令の入力ＢＲは
３スキヤン目の実行時と同様に“１”であり、今回のス
キャンではｂもオンなので出力ＢＲは“１”となり、並
列完了が成立し９次のステップへの実行の遷移が可能に
なる。 これによってＥＮＤ　ＰＡＲ８ＥＱ（Ｂ）命令の入力Ｂ
Ｒが初めて“１″になり、ワード演算プロセッサにより
この命令の処理が行われる。この命令はオペランド命令
で示される並列実行シーケンス数（ここでは３）だけの
ＢＵＳＹフラグアドレスをＢＵＳＹスタックからポツプ
し、それらの指すフラグをリセットする。すなわちこの
時点でステップｍ＋２．ｍ＋４．ｍ＋６のＢＵＳＹフラ
グはリセットされ、ステップはイナクティブになり、出
力ＢＲは“１”である、この時点での各種スタックの状
態を第１４図の５０に示す。 次のステップｍ＋７の入力ＢＲは“１”となり。 ステップｍ＋７はアクティブになる０以上のようにして
スキャンが行われる。 〔発明の効果〕 以上説明したように本発明のプログラマブルコントロー
ラでは、ステップシーケンス型のプログラムの実行のた
めに、Ｏ８処理および応用命令処理用のワード演算プロ
セッサに加えて、ラダーダイアグラム式シーケンス命令
をハードウェアにより高速処理するビット演算プロセッ
サを持ち、プログラム全体をスキャン実行する事により
、ステップシーケンスの機能を実現する事が可能である
。 ビット演算プロセッサが、ハードウェアにより。 論理積、論理和命令を処理する他に、内蔵の分流。 合流スタックを使用して、選択実行、並列実行時の分岐
９合流の処理を効率良く実行するので、Ｏ８処理用ワー
ド演算プロセッサが分岐９合流時のアドレス制御や実行
状態のデータを管理する方法に比べて、はるかに高速に
プログラムを実行可能である。 また単純遷移において、ＷＡＩＴ命令に付随する遷移条
件が不成立の場合に、その条件が成立するまで締返しチ
ェックする必要がある。この場合に、Ｏ８処理用ワード
演算プロセッサによる処理では、条件命令の先頭アドレ
スを再実行アドレスとして保存しておき、条件不成立の
場合にはそのアドレスから再実行しなければならずこの
処理に加えて、常に条件命令の先頭を検出して再実行ア
ドレスとして保存する処理が必要であり、また、再実行
アドレスの保存エリアは並列実行可能なシーケンスの数
だけ必要になり、そのテーブルの管理も大きな負担とな
るが本発明のプログラマブルコントローラではスキャン
実行を行い、不成立の遷移条件があっても全体を繰返し
チェックするので、条件命令の先頭アドレスを検出した
り、保存したりしておく必要はなく、従ってＯ８処理用
のワード演算プロセッサを要するのは応用命令の処理時
のみとなり、ワード演算プロセッサは他のテーブル管理
等の処理からも解放され、Ｏ８の処理が単純化され、余
った能力を他の処理に使用することも可能になる。 また全体をスキャン実行すると言っても、ワード演算プ
ロセッサが処理を行うのはアクティブなステップについ
てのみであり、アクティブなステップは１個のシーケン
スユニットに１個だけなので、その処理は少ない、また
残りのプログラムはビット演算プロセッサが全て読み飛
ばすが、その速度は１命令に付き２００　ｎｓ以下なの
で、１０００ワードの命令から成るプログラムでも２０
０Ｉｌｓで処理可能であり、スキャン速度は十分である
。 さらにステップシーケンス型のプログラムではステップ
からステップへ実行を遷移させた時に、前のステップで
の出力をオフにする必要があるが、本発明の方式では出
力プログラムでの出力条件に、該当するステップのアク
ティブ状態を使用するので、ステップがイナクティブに
なった時には、そのスキャンの実行で出力がオフされる
ので、わざわざ前ステップでの出力を捜してオフする必
要がない。 すなわち本発明によればビット演算用ハードウェアをｏ
Ｓ処理用のワード演算プロセッサと併用し、前者により
ステップ間の実行遷移条件の演算。 アクティブなステップの出力処理、イナクティブなステ
ップの読飛ばし、ステップシーケンスプログラムの分岐
処理そして合流処理の一部を実行させると共に、ステッ
プシーケンスプログラムのステップ自身が自ステップの
アクティブ状態を検出して以降の処理が実行でき、また
実行遷移条件成立時にはＷＡＩＴ命令が対応するステッ
プをイナクティブにできるように命令語を構成すること
により、ステップシーケンスプログラムのスキャン実行
を可能にし、Ｏ８でのテーブル管理等の複雑な処理を削
減すると共にプログラムを高速に実行可能なプログラマ
ブルコントローラを提供することができる。

【図面の簡単な説明】

第１図は本発明のＰＣの構成を示すブロック図。 第２図は本発明のＰＣが使用するプログラムの構成図、
第３図はＧＲＡＦＣＥＴタイプのステップシーケンスプ
ログラムの図、第４図はＷＡ　Ｉ　Ｔ命令の命令語構成
を示す図、第５図は並列実行シーケンスを説明するため
の図、第６図は第５図のプログラムを実行するのに必要
なテーブルの図、第７図はステップの命令語構成を説明
する図、第８図はＷＡＩＴの命令語構成を示す図、第９
図は選択実行プログラムを説明する図、第１Ｏ図は第９
図のプログラムの命令語構成を示す図、第１１図は並列
実行プログラムを説明する図、第１２図は第１１図のプ
ログラムの命令Ｗ構成を示す図、第１３図はスキャン実
行の説明に使用するプログラムの構成図、第１４図（Ａ
）および第１４図（Ｂ）はスキャン実行時の各種スタッ
ク、フラグの状態を説明する図である。 １・・・ワード演算プロセッサ ２・・・ビット演算プロセッサ ２−１・・・実行状態レジスタ（Ｂ　Ｒ）２−２・・・
分流スタック　　２−３・・・合流スタック３・・・プ
ログラムメモリ　４・・・Ｉ１０レジスタ５・・・ＣＰ
Ｕバス　　　６・・・ワーキングメモリ６−１・・・Ｂ
ＵＳＹスタック ６−２・・・ＢＵＳＹスタックポインタ６−３・・・Ｂ
ＵＳＹフラグ　６−４・・・ＴＲフラグ７・・・工１０
　　　　　８・・・Ｉ１０バス第１図 第２図 第３図 第４図 第５図 第６図 第８図 第９図 第１０図 第′１３図 第１１１図（Ａ・） 第１４図（Ｂ）

Claims (1)

【特許請求の範囲】
1. ラダーダイヤグラム式のシーケンス命令を実行するビッ
   ト演算プロセッサと、シーケンス命令以外の応用命令を
   実行するワード演算プロセッサと、ステップシーケンス
   プログラムを格納するプログラムメモリと、プログラム
   の中の各ステップの実行状態を記憶する実行状態フラグ
   、各ステップに付随する遷移条件の状態を記憶する遷移
   フラグ、実行中のステップの実行状態フラグのアドレス
   をプログラムの実行順に格納するスタックおよび上記ス
   タック内の最新データの位置を示すスタックポインタを
   含むワーキングメモリを備え、ステップシーケンスプロ
   グラムをスキャン実行することを特徴とするプログラマ
   ブルコントローラ。