JPS6398132A - マスタスライスｌｓｉ装置 - Google Patents
マスタスライスｌｓｉ装置Info
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- JPS6398132A JPS6398132A JP61244681A JP24468186A JPS6398132A JP S6398132 A JPS6398132 A JP S6398132A JP 61244681 A JP61244681 A JP 61244681A JP 24468186 A JP24468186 A JP 24468186A JP S6398132 A JPS6398132 A JP S6398132A
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- JP
- Japan
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- layer
- logic
- wiring
- master slice
- lsi device
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims abstract 2
- 239000002184 metal Substances 0.000 claims description 6
- 230000010354 integration Effects 0.000 abstract description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多層構造を持つマスタスライスＬＳＩ装置
に関するものである。
に関するものである。
８、 発明の詳細な説明
〔産業上の利用分野〕
この発明は、多層構造を持つマスタスライスＬＳＩ装置
に関するものである。
に関するものである。
第４図は従来のマスタスライスＬＳＩ装置の構成を示す
もので、（１）はん領域、（２）はロジック領域、（３
）はＲＡＭ領域、（４）はＲＯＭ領域である。これは、
もともとロジックだけであったマスタスライスＬＳＩ装
置にメモリを内蔵させたのであるが、ロジック領域（２
）とメモリ領域（３） （４）を同じ層に形成し、金属
配線によって専用化するため、もとのロジックだけの場
合と比べ、ロジックの集積度が低下する。
もので、（１）はん領域、（２）はロジック領域、（３
）はＲＡＭ領域、（４）はＲＯＭ領域である。これは、
もともとロジックだけであったマスタスライスＬＳＩ装
置にメモリを内蔵させたのであるが、ロジック領域（２
）とメモリ領域（３） （４）を同じ層に形成し、金属
配線によって専用化するため、もとのロジックだけの場
合と比べ、ロジックの集積度が低下する。
なお、晃領域（１）、ロジック領域（２）はＬＳＩ装置
の特定の用途に関係なく配線が固定していない部分、Ｒ
ＡＭ領域（３）、ＲＯＭ領域（４）は配線が固定してい
る部分ではあるが、上記マスタスライスＬＳＩ装置では
、お領域（１）、ロジック領域（２）と同様、ＲＡＭ領
域（３）、ＲＯＭ領域（４）の配線もスライスエ程で、
それ以前の領域（１）〜（４）のトランジスタを作るた
めの拡散工程まではマスク工程で形成される。
の特定の用途に関係なく配線が固定していない部分、Ｒ
ＡＭ領域（３）、ＲＯＭ領域（４）は配線が固定してい
る部分ではあるが、上記マスタスライスＬＳＩ装置では
、お領域（１）、ロジック領域（２）と同様、ＲＡＭ領
域（３）、ＲＯＭ領域（４）の配線もスライスエ程で、
それ以前の領域（１）〜（４）のトランジスタを作るた
めの拡散工程まではマスク工程で形成される。
と記のような構成のマスタスライスＬＳＩ装置では、メ
モリ等を内蔵した場合、ロジックの集積度が低下する。
モリ等を内蔵した場合、ロジックの集積度が低下する。
この究明は、上記のような従来の欠点を解決するために
なされたもので、マスタスライスＬＳＩ装置において、
メモリ等を内蔵してもロジックの集積度を低下させない
ことを目的とするものである。
なされたもので、マスタスライスＬＳＩ装置において、
メモリ等を内蔵してもロジックの集積度を低下させない
ことを目的とするものである。
この発明に係るマスタスライスＬＳＩ装置は、多層構造
とし、金属配線が固定していない部分を最上層に形成し
、トランジスタ及び配線が固定している部分を、その下
層に形成したものである。
とし、金属配線が固定していない部分を最上層に形成し
、トランジスタ及び配線が固定している部分を、その下
層に形成したものである。
この発明における多層構造は、ロジックの集積度を低下
させることなくメモリ等を内蔵することを可能とする。
させることなくメモリ等を内蔵することを可能とする。
また、この多層構造は、配線が固定していない部分を最
上層に、トランジスタ及び配線が固定している部分をそ
の下層に形成するので、カスタマイズ方法は従来通りで
よ＜、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が
早い。
上層に、トランジスタ及び配線が固定している部分をそ
の下層に形成するので、カスタマイズ方法は従来通りで
よ＜、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が
早い。
第１図はこの発明の一実施例を示す構成図、第２図はそ
の構造を示す断面図であり、第４図と同一符号は、同一
のものを示す。
の構造を示す断面図であり、第４図と同一符号は、同一
のものを示す。
半導体基板上の第１層目に、メモリ（ＲＡＭ（３）、Ｒ
ＯＭ（４） ）を形成し、その上に絶縁層（９）を介し
てロジック（２）を形成する。第８図は入出力端子を配
線格子上に引き出した図である。メモ１月３） （４）
の入出力端子αＧは、第２層目の周辺領域（オ領域（１
））の配線格子（ロ）上にスルーホール０１を通して引
き出しておく。
ＯＭ（４） ）を形成し、その上に絶縁層（９）を介し
てロジック（２）を形成する。第８図は入出力端子を配
線格子上に引き出した図である。メモ１月３） （４）
の入出力端子αＧは、第２層目の周辺領域（オ領域（１
））の配線格子（ロ）上にスルーホール０１を通して引
き出しておく。
第２層目のカスタマイズの際に、上記入出力端子を接続
する。
する。
なお、この実施例では、第１層目から第２層の拡散工程
までがマスク工程、それ以降の第２層の配線工程がスラ
イス工程である。
までがマスク工程、それ以降の第２層の配線工程がスラ
イス工程である。
従来のマスタスライスＬＳＩ装置は、上述した通りロジ
ック（２）とメモリ（３） （４）を同じ層に形成する
ため、メモリ（３） （４）を内蔵しない場合と比較す
ると、メモリ（３） （４）を内蔵した場合、ロジック
の集積度が低下していた。ところが、メモリ（３）（４
）は配線が固定しており、マスク工程で作ることができ
るのでスライス工程をほどこすロジック（２）と同じ層
に作らなくてもよい。そこで、この実施例では、メモリ
（３） （４）を第１層目に形成し、その上に絶縁物を
介して第２層にロジック（２）を形成する。その結果メ
モリを内蔵してもロジックの集積度は低下しない。
ック（２）とメモリ（３） （４）を同じ層に形成する
ため、メモリ（３） （４）を内蔵しない場合と比較す
ると、メモリ（３） （４）を内蔵した場合、ロジック
の集積度が低下していた。ところが、メモリ（３）（４
）は配線が固定しており、マスク工程で作ることができ
るのでスライス工程をほどこすロジック（２）と同じ層
に作らなくてもよい。そこで、この実施例では、メモリ
（３） （４）を第１層目に形成し、その上に絶縁物を
介して第２層にロジック（２）を形成する。その結果メ
モリを内蔵してもロジックの集積度は低下しない。
ゲートアレイは配線格子α４上を金属配線パターンが通
るので、メモリ（３’ｌ （４）とロジック（２）の接
続は、メモ１月３） （４）の入出力端子１．１５を第
２層目の周辺領域（尾領域（１））に引き出しておき、
第２層目のカスタマイズの際に接続する。
るので、メモリ（３’ｌ （４）とロジック（２）の接
続は、メモ１月３） （４）の入出力端子１．１５を第
２層目の周辺領域（尾領域（１））に引き出しておき、
第２層目のカスタマイズの際に接続する。
上記実施例では、２層構造とし、最上層をロジック（２
）、下層をメモリ（３） （４）としたが、最上層を配
線が固定していない他の回路、下層を配線が固定してい
る他の回路とした多層構造であってもよ（、上記実施例
と同様の効果を奏する。
）、下層をメモリ（３） （４）としたが、最上層を配
線が固定していない他の回路、下層を配線が固定してい
る他の回路とした多層構造であってもよ（、上記実施例
と同様の効果を奏する。
なお、上記多層構造において下層部分の回路の入出力端
子を最上層の配線格子周辺に引き出しておいてもよい。
子を最上層の配線格子周辺に引き出しておいてもよい。
以上のように、この発明によれば、マスタスライスＬＳ
Ｉ装置に関して、配線が固定していない部分を最上層、
トランジスタ及び配線が固定している部分をその下層と
する多層構造としたので、ロジックだけの場合と同じチ
ップ面積で大容量メモリを内蔵でき、メモリ領域もマス
ク工程で作ることができるので、カスタマイズは従来通
りでよく、Ｔ Ａ Ｔ （Ｔｕｒｎ Ａｒｏｕｎｄ Ｔ
ｉｍｅ）が早い。
Ｉ装置に関して、配線が固定していない部分を最上層、
トランジスタ及び配線が固定している部分をその下層と
する多層構造としたので、ロジックだけの場合と同じチ
ップ面積で大容量メモリを内蔵でき、メモリ領域もマス
ク工程で作ることができるので、カスタマイズは従来通
りでよく、Ｔ Ａ Ｔ （Ｔｕｒｎ Ａｒｏｕｎｄ Ｔ
ｉｍｅ）が早い。
ｉＭ１図はこの発明の一実施例によるマスタスライスＬ
ＳＩ装置の構成図、第２図は構造を示す断面図、第８図
は入出力端子を配線格子上に引き出した図、ｆＪ４図は
従来のマスタスライスＬＳＩ装置の構成図である。（１
）はん領域、（２）はロジック領域、（３）はＲＡＭ領
域、（４）はＲＯＭ領域である。 なお、図中、同一符号は同一、又は相当部分を示す。
ＳＩ装置の構成図、第２図は構造を示す断面図、第８図
は入出力端子を配線格子上に引き出した図、ｆＪ４図は
従来のマスタスライスＬＳＩ装置の構成図である。（１
）はん領域、（２）はロジック領域、（３）はＲＡＭ領
域、（４）はＲＯＭ領域である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）多種多様な論理回路を金属配線で専用化する部分
を最上層とし、トランジスタ及び配線が固定している部
分をその下層に持つ多層構造とすることを特徴とするマ
スタスライスＬＳＩ装置。 - （２）半導体基板上の第１層目に複数個のメモリを形成
し、その上に絶縁層を介してロジックを形成し該ロジッ
ク部分で多種多様なロジックを金属配線で専用化したこ
とを特徴とする特許請求の範囲第１項記載のマスタスラ
イスＬＳＩ装置。 - （３）メモリの入出力ピンを最上層の配線格子周辺に引
き出したことを特徴とする特許請求の範囲第１項記載の
マスタスライスＬＳＩ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244681A JPS6398132A (ja) | 1986-10-14 | 1986-10-14 | マスタスライスｌｓｉ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244681A JPS6398132A (ja) | 1986-10-14 | 1986-10-14 | マスタスライスｌｓｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398132A true JPS6398132A (ja) | 1988-04-28 |
Family
ID=17122361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61244681A Pending JPS6398132A (ja) | 1986-10-14 | 1986-10-14 | マスタスライスｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468977A (en) * | 1990-10-23 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Standard cells interconnection structure including a modified standard cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105251A (ja) * | 1983-11-11 | 1985-06-10 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-10-14 JP JP61244681A patent/JPS6398132A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105251A (ja) * | 1983-11-11 | 1985-06-10 | Toshiba Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468977A (en) * | 1990-10-23 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Standard cells interconnection structure including a modified standard cell |
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