JPS6398056A

JPS6398056A - Ｄｍａ制御回路

Info

Publication number: JPS6398056A
Application number: JP24382086A
Authority: JP
Inventors: Hiroyuki Kaneda; 裕之金田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-10-14
Filing date: 1986-10-14
Publication date: 1988-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段（第１図）作用実施例（ａ）一実施例の構成の説明（第２図）（ｂ）一実施例
の動作の説明（第３図、第４図、第５図）（ｃ）他の実施例の説明　　・発明の効果〔１既要〕メモリの二次元空間を一次元実アドレスで直接アクセス
するＤＭＡ１ｔｌｌ＠回路において、二次元空間の横幅
を与えるレジスタと、アクセス領域の横幅、縦幅を与え
るレジスタと、アクセス領域の先頭実アドレスを与える
レジスタと、これからアドレスを生成する二次元アドレ
ス生成回路を設けることによって、二次元空間のＤＭＡ
制御を一度の起動で可能とするものである。

〔産業上の利用分野〕

本発明は、イメージデータ等の二次元構造のデータを格
納する二次元メモリ空間を直接アクセスするＤＭＡ　（
ダイレクト・メモリ・アクセス）制御回路に関する。

情報処理装置においては、中央処理装置（以下ＣＰＵと
いう）を介さずに、メモリと入出力装置又はメモリ同志
の間でデータ転送を行うＤＭＡ制御が、ＣＰＵの負荷減
少のために用いられている。

情報処理装置のメモリは、ＣＰＵのノイマン構造という
理由もあって、通常バイト又はワードを単位として、−
次元的にアドレスが付けられている。

一方、イメージデータは、本質的に二次元構造を有して
おり、メモリをアクセスする時のアドレスを生成するＤ
ＭＡ制御回路（ＤＭＡＣという）にも、−次元的なアド
レス生成のみならず、二次元構造のデータをアクセスす
るためのアドレス生成を行うことが求められている。

〔従来の技術〕〜一般に従来のＤＭＡＣは、−次元的なアドレスを生成す
るものであり、例えば先頭実アドレスと転送バイト数が
起動時にセットされ、順次実アドレスを生成するもので
あった。

このような従来のＤＭＡＣでは、イメージデータ等の二
次元構造のデータは本質的に取り扱いにくいデータであ
った。

イメージデータは、例えば第６図に示す如く、メモリ２
の空間として、二次元空間（画面）の横幅ＷＤＲ二次元
空間内のデータの横幅ＸＬＲと縦幅、ＹＬＲとデータの
先頭アドレスＡＤＲで管理されている。

従って、第６図の画面の２行目３バイ）　（ａ、ｂ、ｃ
）と３行目３バイト（ｄ、ｅ、ｆ）をメモリ２の同一横
幅の他の画面領域にＤＭＡ転送するには、従来二次元空
間を複数の一次元空間、例えば、行方向に細分化するこ
とで、擬似的に二次元ＤＭＡを行っていた。例えば、１
回目の起動で２行目の３バイトのデータを■の如く転送
し、次に２回目の起動で３行目の３バイトのデータを■
の如く転送するようにしていた。

〔発明が解決しようとする問題点〕

しかしながら、従来のＤＭＡＣでは、−次元空間のアク
セスのたびにＤＭＡＣｌを起動することが必要であり、
図の場合２回の起動を要する。

このため、ＣＰＵの手順が増加するばかりか、処理時間
の増加が避けられないという問題があった。

本発明は、１回の起動で指定された任意の二次元空間の
実アドレスの生成を可能とし、ＣＰＵの手順の増加及び
処理時間の増加を防止することのできるＤＭＡ制御回路
を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１０は第１のレジスタであり、ＣＰＵから与えら
れる二次元空間の横幅ＷＤＲを蓄えるもの、１１．１２
は第２のレジスタであり、二次元空間中のアクセスすべ
き領域（像）の横幅ＸＬＲ及び縦幅ＹＬＲを蓄えるもの
、１３はアドレスレジスタであり、アクセスすべき領域
の先頭実アドレスがセットされるもの、３は二次元アド
レス生成回路であり、レジスタ１０．１工、１２．１３
の内容からアドレス更新して、アクセスすべき領域の実
アドレスを生成するものである。

即ち、本発明では、二次元空間の横幅ＷＤＲと、アクセ
スすべき領域の横幅ＸＬＲＳ縦幅ＹＬＲとから、二次元
空間におけるアクセスすべき領域の位置と、転送バイト
（ワード）数を得て、アドレスレジスタ１３の先頭実ア
ドレスから順にアドレスを生成するものである。

〔作用〕

本発明では、二次元空間上のアクセスすべき領域と転送
バイト（ワード）数が判るので、アドレスレジスタ１３
にセットされた先頭実アドレスから順にアクセスすべき
領域のアドレスを生成することができる。

従って、ＣＰＵの１回の起動で指定された任意の二次元
空間内の領域の実アドレスを生成することができ、二次
元空間のＤＭＡ制御が可能となる。

〔実施例〕

（ａ）一実施例の構成の説明第２図は本発明の一実施例構成図であり、２チヤネルの
二次元ＤＭＡＣを示している。

図中、第１図で示したものと同一のものは同一の記号で
示してあり、１０ａはチャネル０の第１のレジスタ、１
０ｂはチャネル１の第１のレジスタ、ｌｌａ、ｌｌｂは
各々チャネル０，１の第２のレジスタ（Ｘレジスタ）、
１１Ｃ１ｌｉｄは各々マルチプレクサであり、各々Ｘレ
ジスタ１１ａ１１１ｂの入力のためのもの、１２ａ、１
２ｂは各々チャネル０，１の第２のレジスタ（Ｙレジス
タ）、１２ｃ、１２ｄは各々マルチプレクサであり、各
々Ｙレジスタ１２ａ、１２ｂの入力のためのもの、１３
ａ、１３ｂは各々チャネル０．１のアドレスレジスタ、
１３Ｃ，１３ｄは各々マルチプレクサであり、各々アド
レスレジスタ１３ａ、１３ｂの入力のためのもの、１３
ｅはマルチプレクサであり、アドレスレジスタ１３ａ、
１３ｂの出力選択のためのもの、１４は動作モードレジ
スタであり、ＣＰＵの指定した動作モード（アドレス更
新モード、データ転送単位、リード／ライトなど）を保
持するためのものであり、チャネル０用の動作モードレ
ジスタ１４ａと、チャネル１用の動作モードレジスタ１
４ｂとを有するもの、１５はプログラムレジスタであり
、チャネル毎のマイクロプログラム実行アドレスを保持
するものであり、チャネルθ用のプログラムレジスタ１
５ａと、チャネル１用のプログラムレジスタ１５ｂとを
有するものである。

３０はマイクロプログラム実行アドレス生成回路（以下
ＣＢＧと称す）であり、ＤＭＡ転送要求信号ＤＲＱＯ，
ＤＲＱＩを受信すると、動作モードレジスタ１４ａ、１
４ｂと、プログラムレジスタ１５ａ、１５ｂの値により
マイクロプログラムの実行開始アドレスを後述するシー
ケンス制御図゛路に与えるもの、３１はシーケンス制御
回路であり、ＣＢＧ３０からの実行開始アドレスに従い
、マイクロプログラム制御により後述するレジスタ更新
制御回路、メモリインターフェイス制御回路にレジスタ
更新指示やメモリアクセス指示を行うものであり、ＣＢ
Ｇ３０からの実行開始アドレスにより内部プログラムカ
ウンタに従って読出しアドレスを発生するシーケンサ３
１ａと、二次元アドレス生成のためのマイクロプログラ
ムを格納するプロゲラＬｌモｌ）（ＲＯＭ）３　ｌ　ｂ
と、ＲＯＭ３１ｂから読出された内容をレジスタ更新制
御回路３２、シーケンサ３１ａ１プログラムレジスタ１
５ａ、１５ｂ、メモリインターフェイス制御回路等に分
配するパイプラインレジスタ３１ｃを有しているもので
あり、３２はレジスタ更新制御回路（以下ＲＯＰと称す
）であり、シーケンス制御回路３１　（パイプラインレ
ジスタ３１Ｃ）より与えられる指示によって、レジスタ
１０ａ、１０ｂ、１１ａ、ｌｌｂ、１２ａ、１２ｂ、１
３ａ、１３ｂ、の内容を取込み、加減算して、レジスタ
１１ａｓ　１ｌｂ−，１２ａ１１２ｂ１１３ａ、１．３
ｂの内容を更新し、且つレジスタｌｌａ、ｌｌｂ、１２
ａ、１２ｂの内容を判定し、シーケンス制御回路３１の
シーケンサ３１ａに通知するものである。

尚、これら３０．３１．３２によって二次元アドレス生
成回路３を構成する。

４はメモリインターフェイス制御回路（以下ＭＩＦと称
す）であり、シーケンス制御回路３１（パイプラインレ
ジスタ３１ｃ）からの指示に従い、メモリのアクセス制
御を行うものであり、例えば、転送要求元に転送要求Ｒ
ＥＱに対し応答ＡＣＫ、転送終了ＤＴＣを、メモリ２に
リード／ライト指示Ｒ／Ｗ、リード／ライトタイミング
ＴＲ／Ｗを発するものである。

この実施例では、イメージデータという二次元構造を持
つデータをＤＭＡ転送するためのアドレス更新制御にお
いて、バイト、ワードなどの１回の転送処理後のアドレ
ス更新量が、転送するデータの位置によって変わるため
、複雑なものとなり、又イメージデータの転送順を正常
（Ｚ型）アクセス、回転（Ｎ型）アクセス、反転（逆Ｚ
型）アクセス等に応じて変化できるように、マイクロプ
ログラム制御によって行うようにしたものである。

（ｂ）一実施例の動作の説明第３図は本発明による一実施例システム構成図である。

図中、第１図、第２図及び第６図で示したものと同一の
ものは同一の記号で示してあり、５はプロセッサであり
、マイクロプロセッサで構成されるもの、６はリード／
ライトコントローラ（以下ＲＷＣと称す）であり、ＤＭ
Ａ転送して得たイメージデータを処理してＤＭＡ転送で
メモリ２へ書込むもの、Ａ−ＢＵＳはアドレスバスであ
り、Ｄ−ＢＵＳはデータバスである。

このシステムでは、プロセッサ５がＤＭＡＣｌに動作モ
ード、画面の横幅ＷＤＲＯ，ＷＤＲ１、アクセス領域の
横幅ＸＬＲＯ１ＸＬＲＩ、縦幅ＹＬＲＯ１ＹＬＲ１、先
頭実アドレスＡＤＲＯ１ＡＤＲＩをセットし、且つＲＷ
Ｃ６に起動をかけ、以降、ＲＷＣ６がリードなら転送要
求ＲＥＱＯ、ライトなら転送要求ＲＥＱＩを発すること
によってＤＭＡＣｌがサイクルスチールにより、生成し
た二次元データの実アドレスでメモリ２をアクセスし、
且つリード／ライト指示Ｒ／Ｗ、そのタイミングＴＲ／
Ｗでメモリ２をアクセスし、ＲＷＣ６とメモリ２間でデ
ータのやりとりを行わせるものである。

第４図及び第５図は本発明の一実施例処理フロー図であ
り、プログラムメモリ３１ｂに格納されたＺ型アクセス
のマイクロプログラムの構成を示し、第４図はＡ番地か
ら始まるマイクロプログラム、第５図（Ａ）はＢ番地か
ら始まるマイクロプログラム、第５図ＣＢ）はＣ番地か
ら始まるマイクロプログラムを示している。このプログ
ラムは、チャネル毎にプログラムメモリ３１ｂに用意さ
れている。

第６図の一次元メモリ６に格納された二次元構造を持つ
データをメモリ６上の別領域に転送する場合、例えば、
アドレス６番地から始まる二次元データａ　／％＝　ｆ
をアドレス２０番地からａ′〜ｆ′の如く、チャネルＯ
をデータのリードにチャネル１をデータのライトに使用
して、転送するものについて説明する。

このため、プロセッサ５は、データバスＤ−ＢＵＳを介
しＤＭＡＣｌのモードレジスタ１４ａにリード指示、ア
ドレス更新モードをＺ型指示、バイト転送指示を、モー
ドレジスタ１４ｂにライトモード指示、Ｚ型アドレス更
新モード指示、バイト転送指示を行う、又、レジスタ１
０ａ、１０ｂには画面の横幅ＷＤＲＯとＷＤＲ１＝ｒ５
Ｊを、Ｘレジスタｌｌａ、ｌｌｂには転送データの大き
さの横幅ＸＬＲＯ＝ＸＬＲ１−ｒ３ＪをＹレジスタ１２
ａ、１２ｂには転送データの大きさの縦幅ＹＬＲＯ＝Ｙ
ＬＲ１＝　ｒ２Ｊを、アドレスレジスタ１３ａには転送
元の先頭アドレスＡＤＲ＝　ｒ６」を、アドレスレジス
タ１３ｂには転送先の先頭アドレスＡＤＲ１＝ｒ２０Ｊ
を設定する。

以上の設定を行った後に、プロセッサ１はＲＷＣ６に起
動をかける。

ＲＷＣ６はＤＲＱＯをＤＭＡＣｌに通知し、データのリ
ードを要求する。

ＤＭＡＣｌでは、ＣＢＧ３０がモードレジスタ１４ａの
アドレス更新モードからマイクロプログラムの実行アド
レスを決定し、マイクロプログラム実行アドレスをシー
ケンサ３１ａに出力する。

この場合、２型アドレス更新モードのためＡ番地が実行
アドレスとして指示され、第４図の処理が開始される。

■　シーケンサ３１ａはプログラムカウンタにＡ番地を
ロードし、プログラムメモリ３１ｂの当該番地のマイク
ロプログラムを読出す。

このマイク台プログラムはメモリアクセス開始を示し、
デコーダ機能を果たすパイプラインレジスフ３１ｃから
は、ＭＩ　Ｆ４へアクセス開始命令が、マルチプレクサ
１３ｅにはアドレスレジスタ１３ａの内容ＡＤＲＯ出力
指示が、ＲＯＰ３２には、Ｘレジスタ１ｌａ（ｌｌｂ）
の内容更新、（ＸＬＲ−１）→ＸＬＲが指示される。

これによって、チャネル０のアドレスレジスタ１３ａの
実アドレスが出力さるとともに、ＭＩＦ４からリード指
示、リードタイミングがメモリ２へ与えられ、更に、Ｒ
ＯＰ３２はＸレジスタ１７ａの内容ＸＬＲＯを取込み、
（ＸＬＲＯ−１）の演算を行い、マルチプレクサｌｌｃ
を介しＸレジスタｌｌａを（ＸＬＲＯ−１）に更新する
。

■　シーケンサ３１ａのプログラムカウンタの歩進によ
り、次の番地がプログラムメモリ３１ｂに与えられ、パ
イプラインレジスタ３１ｃからはＲＯＰ３２にＸＬＲ＝
１、即ち次回の転送データが横方向の最終データかを判
定する指示が与えられる。

ＲＯＰ３２は、Ｘレジスタｌｌａの内容ＸＬＲＯを取込
み、ＸＬＲＯ＝１かを判定し、シーケンサ３１ａに通知
する。

■　シーケンサ３１ａは、ＸＬＲＯ≠１なら、次番地を
プログラムメモリ３１ｂに与える。これによって、パイ
プラインレジスタ３１ｃからシーケンサ３１ａにメモリ
アクセス終了がＭｒＦ４から通知されているかを判定す
るよう指示される。

シーケンサ３１ａは、メモリアクセス通知を待ち、メモ
リアクセス通知があると、プログラムカウンタを歩進さ
せ、プログラムメモリ３１ｂを読出す。

この内容は、アドレス更新命令であり、パイプラインレ
ジスタ３１ｃよりＲＯＰ３２に、（ＡＤＲ＋１）→ＡＤ
Ｒを指示する。

ＲＯＰ３２、アドレスレジスタ１３ａの内容ＡＤＲＯを
取込み、（ＡＤＲＯ＋１）の演算を行い、マルチプレク
サ１３ｃを介し、アドレスレジスタ１３ａを（ＡＤｋＯ
＋１）に更新する。

更に、シーケンサ３１ａは、プログラムカウンタを歩進
させ、プログラムメモリ３１ｂを読出す。

この内容はプログラムレジスタ更新を示し、パイプライ
ンレジスタ３１ｃにより、チャネル０のプログラムレジ
スタ１５ａに、第４図の開始番地Ａをセットする。

次に、シーケンサ３１ａは、プログラムカウンタを歩進
させ、プログラムメモリ３１ｂを読出すと、パイプライ
ンレジスタ３１ｃよりシーケンサ３１ａにＣＢＧ３０の
アドレスへの分岐命令が与えられ、シーケンサ３１ａは
ＣＢＧ３０のアドレスへ分岐する。ＣＢＧ３０は１回の
転送要求に対し、プログラム実行アドレス出力後は、マ
イクロプログラム内のノン・オペレーション（Ｎｏｎ・
０ｐｅｒａｔｉｏｎ）命令が格納されているアドレスを
出力するから、シーケンサ３１ａは、プログラムメモリ
３１ｂの出力によってノン・オペレーション状態となる
。

■　一方、ステップ■で、シーケンサ３１ａはＸＬＲＯ
−１と通知されると、次回の転送データは次行のデータ
（図ではｄ）であるから、分岐しくジャンプし）、プロ
グラムカウンタをジャンプ分歩進させる。これによって
プログラムメモリ３１ｂを読出す。

これは、次回の転送データが縦方向の最終データかを判
定するＹＬＲ＝１の判定命令のため、パイプラインレジ
スタ３１ｃを介しＲＯＰ３２にこの判定命令が与えられ
る。

ＲＯＰ３２は、Ｙレジスタ１２ａの内容を取込み、ＹＬ
ＲＯ＝１かを判定し、シーケンサ３１ａに通知する。

■　シーケンサ３１ａは、ＹＬＲＯ≠１なら、プログラ
ムカウンタを歩進させ、その内容を読出し、実行する。

即ち、ステップ■と同様、メモリアクセス終了判定命令
を実行し、アドレス更新命令を実行し、更に、プログラ
ムレジスタ更新命令を実行して、プログラムレジスタ１
５ａに今度はマイクロプログラム実行アドレスとしてＢ
番地をセットする０次に、ＣＢＧ分岐命令を実行し、ノ
ン・オペレーション状態となる。

■　一方、ステップ■で、シーケンサ３１ａは、ＹＬＲ
Ｏ＝１と通知されると、次回の転送データが縦方向の最
終データであるから、ジャンプし、プログラムカウンタ
をジャンプ分歩進させ、プログラムメモリ３１ｂを読出
し、実行する。

即ち、ステップ■、■と同様に、メモリアクセス終了判
定命令を実行し、アドレス更新命令を実行し、更にプロ
グラムレジスタ更新命令を実行して、プログラムレジス
タ１５ａに今度はマイクロプログラム実行アドレスとし
てＣ番地をセントする。次にＣＢＧ分岐命令を実行し、
ノン・オペレーション状態となる。

ＣＢＧ３０はＤＲＱＯの到来毎にマイクロプログラム実
行アドレスをシーケンサ３１ａに与えてマイクロプログ
ラムを実行せしめる。即ち、最初のＤＲＱＯ（モードレ
ジスタへの設定直後のＤＲＱであることにより判断する
）に対してはＡ番地を、以降のＤＲＱＯに対してはプロ
グラムレジスタ１５ａの内容をプログラム実行アドレス
として与える。

このため、シーケンス制御回路３１はＡ番地がプログラ
ム実行アドレスとして与えられると、第４図の処理を実
行し、プログラム実行アドレスとしてＢ番地が与えられ
ると第５図（Ａ）　、Ｃ番地が与えられると第５図（Ｂ
）の処理が実行される。

即ち、Ｂ番地が与えられると、第５図（Ａ）に示す如（
、プログラムメモリ３１ｂからステップ■と同様に、Ｍ
Ｉ　Ｆ４へのアクセス開始命令、アドレスレジスタ１３
ａ（１３ｂ）の出力命令が、Ｙレジスタ１２ａ（１２ｂ
）の内容更新命令（ＹＬＲ−１）−ＹＬＲｌが、更にＸ
レジスタ１ｌａ（ｌｌｂ）の初期値命令が出力される。

こよによって、チャネル０のアドレスレジスタ１３ａの
実アドレスの出力、ＭＩＦ４からのリード指示、リード
タイミング出力され、更に、ＲＯＰ３２はＹレジスタ１
２ａ　（チャネルＯ）の内容をＹＬＲＯを取込み、（Ｙ
ＬＲＯ−１）の演算を行い、マルチプレクサ１２ｃを介
しＹレジスタ１２ａを（ＹＬＲＯ−１）に更新し、Ｘレ
ジスタ１２ａを初期値（第６図では「３」）に更新する
。

以下、プログラムカウンタの歩進に従い、プログラムメ
モリ３１ｂの内容が次々と読出され、実行される。

即ち、メモリアクセス終了判定命令が実行され、次にア
ドレス更新命令が実行され、プログラムレジスタ更新命
令が、更にＣＧＢアドレス分岐命令が実行される。

この時、アドレス更新は、アドレスレジスタ１３ａ（１
３ｂ）の内容ＡＤＲはＡＤＲ＋　（ＷＤＲ−ＸＬＲ＋１
）に更新され、例えば、第６図では、データＣからデー
タｄのアドレスに、プログラムレジスタ更新はＡ番地に
更新される。

又、Ｃ番地が与えられると、第５図（Ｂ）に示す如く、
プログラムメモリ３１ｂからステップ■と同様に、ＭＩ
Ｆ４へのアクセス開始命令、アドレスレジスタ１３ａの
出力命令が、Ｘレジスタ１１ａ（ｌｌｂ）の内容更新命
令（ＸＬＲ−１）−ＸＬＲ，Ｙレジスタ１２ａ（１２ｂ
）の内容更新命令（ＹＬＲ−１）→ＹＬＲが出力され、
同様に実行される。

以下、プログラムカウンタの歩道に従い、プログラムメ
モリ３１ｂの内容が次々と読出され、実行される。即ち
、メモリアクセス終了判定命令が、次にＭＩＦ４への転
送終了通知指示命令が、次にＣＢＧアドレス分岐命令が
実行される。

同様に、チャネル１のライトの転送要求ＤＲＱ１が到来
すると同一の動作がチャネル１用のレジスタ１０ｂ、ｌ
ｌｂ、１２ｂ、１３ｂ、１４ｂ。

１５ｂを用いて行われる。

従って、第６図の例では、最初の転送要求ＤＲＱＯによ
って、Ａ番地が実行アドレスとして与えられ、第４図の
ステップ■、■、■が行われ、データａのアドレス「５
」の出力、横幅ＸＬＲＯの更新（ｒ３Ｊ　−ｒ２Ｊ　’
）次アドレス「６」の計算、プログラムレジスタ１５ａ
への次転送要求に対する実行アドレスＡのセントが行わ
れる。

以降は、プログラムレジスタ１５ａの実行アドレスによ
って動作が再開し、次の転送要求ＤＲＱＯで、Ａ番地が
実行アドレスとして与えられ、第４図のステップ■、■
、■、■が行われ、データｂのアドレス「６」の出力、
横幅ＸＬＲＯの更新（「２」−ｒｌＪ）、次にアドレス
「７」の計算、プログラムレジスタ１５ａの次転送要求
に対する実行アドレスＢ番地のセットが行われ、更に３
回目の転送要求ＤＲＱＯで、Ｂ番地が実行アドレスとし
て与えられ、第５図（Ａ）の処理により、データＣのア
ドレス「７」の出力、次行のデータ転送のため縦幅ＹＬ
ＲＯの更新（「２」→「１」）、横幅ＸＬＲＯの初期値
「３」に更新を行い、更に次転送データｄのアドレスを
（ＡＤＲ＋　（ＷＤＲ−ＸＬＲ＋１））　、即ち（７＋
５−３＋１）＝１０を計算し、次転送要求に対する実行
アドレスＡ番地のセットを行う。

第４回目の転送要求ＤＲＱＯに対しては、ステップ■、
■、■が実行され、又、第５回目の転送要求ＤＲＱＯに
対してはステップ■、■、■、■が実行され、第６回目
の転送要求ＤＲＱＯに対しては、第５図（Ｂ）の処理が
実行される。

従って、レジスタ１０．１１．１２．１３へのデータセ
ットにより、二次元空間の任意の領域、ＸＬＲ，ＹＬＲ
で定義される領域のデータをＤＭＡ転送できる。

ＲＷＣ６がチャネル０を使用し、転送要求ＤＲＱＯでリ
ードのＤＭＡ転送をＤＭＡＣｌにメモリ２からＲＷＣ６
に行わせ、次にチャネル１を使用し、転送要求ＤＲＱＩ
でライトのデータ転送をＤＭＡＣｌにＲＷＣ６からメモ
リ２に交互に行わせれば、第６図の如く、メモリ２のア
ドレス５からａ、ｂ、ｃＳｄ、ｅ、ｆをアドレス２０か
らのｄ′、ｂ′、Ｃ′、ｄ′、ｅ′、ｆ′にＤＭＡ転送
できる。即ち、二次元のデータ転送がプロセッサ５から
の１回の起動で可能となる。

又、この実施例では、アドレス更新モードを設定できる
から、前述の２型モードのみならず、Ｎ型モード等を選
択でき、イメージデータの回転、反転等、種々のイメー
ジデータの転送処理がＤＭＡ転送で可能となる。

しかも、アドレス更新モードに従った一連のアドレス更
新処理が、第４図及び第５図の如く分割され、実行順序
が不定でも、転送要求の受信後、処理プログラムを部分
的に実行し、１回の転送処理終了後、次の転送要求に対
する再開アドレスをプログラムレジスタ１５によって知
ることができ、係る実行形式のプログラムの実行を可能
とする。

（Ｃ）他の実施例の説明上述の実施例では、２チヤネルのＤＭＡＣで説明したが
、１チヤネルのものであってもよく、アドレス更新モー
ドも１種類に限らず、複数種類もってもよ（、又ＲＷＣ
６がリード／ライトを交互に行わず、リードを複数回行
ってからライトを複数回行うようにしてもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、プロセッサの１回
の起動セットで、二次元空間の指定された領域の二次元
データのＤＭＡ転送が可能となるという効果を奏し、特
にイメージデータのＤＭＡ転送を容易に実行させ、シス
テムのイメージ処理効率の向上に寄与する。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例構成図、第３図は本発明のための一実施例システム構成図、第４図及び第５図は本発明の二実施例処理フロー図、第６図は従来技術の説明図である。図中、１−・・・ＤＭＡＣ（ＤＭＡ制御回路）、２・−
・メモリ、３−・−・二次元アドレス生成回路、１０．１１．１２　・−・レジスタ、１３−・−・アドレスレジスタ。

Claims

【特許請求の範囲】転送要求に応じてメモリ（２）の二次元メモリ空間を一
次元実アドレスで直接アクセスするＤＭＡ制御回路にお
いて、該二次元メモリ空間の横幅を与えるレジスタ（１０）と
、該二次元メモリ空間内のアクセスすべき領域の横幅と縦
幅を与えるレジスタ（１１、１２）と、該アクセスすべ
き領域の先頭実アドレスを与えるレジスタ（１３）と、該レジスタ（１０、１１、１２、１３）からアドレス更
新して、二次元構成のメモリ空間の実アドレスを生成す
る二次元アドレス生成回路（３）とを有し、該生成したアクセスすべき領域の実アドレスを出力する
ことを特徴とするＤＭＡ制御回路。