JPS6398042A - Simulation method - Google Patents
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- JPS6398042A JPS6398042A JP61242089A JP24208986A JPS6398042A JP S6398042 A JPS6398042 A JP S6398042A JP 61242089 A JP61242089 A JP 61242089A JP 24208986 A JP24208986 A JP 24208986A JP S6398042 A JPS6398042 A JP S6398042A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路のシミュレーション方法に係り、特に
論理回路の機能シミュレーションと素子のもつディレィ
値を考慮したタイミングシミュレーションとを一括して
処理するに好適なシミュレーション方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method of simulating a logic circuit, and particularly to a method for simultaneously processing a functional simulation of a logic circuit and a timing simulation that takes into account delay values of elements. Concerning a suitable simulation method.
近年にコンピュータ利用技術の急激な発展と半導体技術
の著しい進歩によるハードウェアの大幅な低価格化等に
より、エンジニアリングワークステーション(EWS)
が設計者の身近かな開発支援ツールとなりつつある。特
に論理設計の分野でのEWSの使い方としては、設計ド
キュメントである論理図の清書機能のほかに後続処理で
あるLSIやプリント板等の実装処理システムへの論理
接続情報の自動抽出処理等があるが、最も大きな特徴は
論理の動作を設計段階でシミュレーションできる有用な
機能を装備していることにある。In recent years, engineering workstations (EWS)
is becoming a familiar development support tool for designers. Particularly in the field of logical design, EWS can be used not only for the cleanup function of logical diagrams, which are design documents, but also for subsequent processing, such as automatic extraction of logical connection information to mounting processing systems such as LSIs and printed circuit boards. However, its most significant feature is that it is equipped with a useful function that allows simulation of logic behavior at the design stage.
このシミュレーション機能を用いて、設計者は実際にブ
レッドボード等により実機を製作しなくても、あたかも
実際のハードウェアが存在するのと同様の思考過程によ
り、論理動作を検証して改良を加えながら設計を進めて
行くことができる。従来の論理の動作検証法としては、
素子のもつディレィ値を0または特定の値に固定して行
なう機能シミュレーションと、素子のディレィ値のワー
ストケースを考慮したタイミングシミュレーションとが
ある。Using this simulation function, designers can verify logical behavior and make improvements using the same thought process as if they had actual hardware, without actually building the actual device using a breadboard or the like. You can proceed with the design. As a conventional logic operation verification method,
There is a functional simulation in which the delay value of an element is fixed to 0 or a specific value, and a timing simulation in which the worst case of the delay value of the element is considered.
第5図(a)、(b)、(c)は従来のシミュレーショ
ン方法において一般に用いられているICメーカーのカ
タログ・マニュアル等に記載の素子ディレィ記述内容例
とその説明図で、第5図(a)は素子タイプ別の立上り
・立下りモードでのディレィ値(伝播遅延時間)のミニ
マム値MIN、テイピカル値TYP、マキシマム値MA
Xの記述内容例図、第5図(b)は素子の入力、出力波
形の立上り、立下りのディレィ値DxpDzの説明図、
第5図(c)は実際の素子ディレィ分布の説明図である
。第5図(a)、(b)、(c)において、従来のシュ
ミレーション方法の機能の確認を行なう機能シミュレー
ション時には第5図(a)の各素子のもつディレィ値の
平均値であるテイピカル値TYPを使用し、タイミング
マージンのチェックを行なうタイミングシミュレーショ
ン時にはワーストケースとして素子ディレィのミニマム
値WINまたはマキシマム値MAXを通用して計算やチ
ェックを行なっている。しかし第5図(c)の実際の素
子ディレィ値はTYP値を中心としてMIN−MAX値
間を正規分布状に分散していることが知られていて、従
来のタイミングシミュレーション時のMIN、MAX値
を用いたワーストケースのみを考慮した設計では実際の
素子ディレィのばらつきが考慮されていないため、非現
実的な回路設計となって本来の実力値がつかめない結果
になる。Figures 5(a), (b), and (c) are examples of element delay descriptions and their explanatory diagrams, which are generally used in conventional simulation methods and are written in catalogs and manuals of IC manufacturers. a) is the minimum value MIN, typical value TYP, and maximum value MA of the delay value (propagation delay time) in rising and falling modes for each element type.
An example diagram of the description content of
FIG. 5(c) is an explanatory diagram of an actual element delay distribution. In FIGS. 5(a), (b), and (c), during functional simulation to confirm the functionality of the conventional simulation method, the typical value TYP, which is the average value of the delay values of each element in FIG. 5(a), is used. When performing timing simulation to check the timing margin, calculations and checks are performed using the minimum value WIN or maximum value MAX of the element delay as the worst case. However, it is known that the actual element delay values in FIG. 5(c) are distributed in a normal distribution between MIN and MAX values with the TYP value as the center, and the MIN and MAX values during conventional timing simulation are A design using only the worst case does not take into account variations in actual element delays, resulting in an unrealistic circuit design and an inability to grasp the true actual value.
第6図(a)、(b)、(c)、(d)は従来のシミュ
レーション方法を例示するそれぞれ動作解析対象回路図
、シミュレータの全体構成図、論理シミュレーション実
行結果のタイミング図、実際の動作タイミング図である
。第6図(a)〜(d)において、第6図(a)の動作
解析対象回路1における素子Zの動作を解析する場合に
は、第6図(b)の予め入力されている回路接続情報フ
ァイル7からのネット−素子接続情報抽出7aによりネ
ット入出力管理ファイル5から前段の素子X。Figures 6(a), (b), (c), and (d) illustrate the conventional simulation method, respectively, showing a circuit diagram to be analyzed for operation, an overall configuration diagram of the simulator, a timing diagram of logical simulation execution results, and actual operation. FIG. In FIGS. 6(a) to 6(d), when analyzing the operation of element Z in the operation analysis target circuit 1 of FIG. 6(a), the circuit connections inputted in advance in FIG. 6(b) are used. By extracting the net-element connection information 7a from the information file 7, the previous element X is extracted from the net input/output management file 5.
Yの信号変化時間と信号値を求めるとともに1回路接続
情報ファイル7からの素子ライブラリ番号抽出7bによ
り素子動作記述ライブラリ8から素子2のディレィ値抽
出8bと動作情報抽出8aを行なってシミュレータ6に
より素子2の動作を解析したのち、回路接続情報ファイ
ル7からの素子−ネット接続情報抽出7cにより動作解
析結果をネット4に関する信号変化時間と信号値として
ネット入出力管理ファイル5とシミュレーション結果フ
ァイル9へ書き込む、こうして回路接続情報ファイル7
に記載された素子すべてについて信号変化時間と信号値
を順次に求め、最終的にシミュレーション結果ファイル
9に格納された情報を結果表示装置19a等によりディ
スプレイ11等に表示して動作をチェックする。ここで
第6図(c)のように端子Aに立上り信号を与えた時に
、端子A1の信号の素子Xのディレィ値DXと、ネット
2の端子A2の信1号の素子YのディレィDY(DX<
DY)との差により、ネット3の端子Bの信号の素子Z
のディレィDZのパルスPを論理シュミレーションの結
果としてうるような回路において、第6図(d)のよう
に実際の動作タイミングでは端子Aの信号に対して素子
X、Yのディレィ値のばらつきにより、端子A1の信号
の素子XのディレィDxと端子A2の信号の素子Yのデ
ィレィDYがDX>DYとなった場合には、端子Bの信
号の必要とするパルスPがえられなくなってシミュレー
ション結果を実際の動作とが一致しない事態が発生する
。In addition to determining the signal change time and signal value of Y, the element library number extraction 7b from the 1-circuit connection information file 7 extracts the delay value 8b and operation information 8a of the element 2 from the element operation description library 8, and the simulator 6 extracts the element 2. After analyzing the operation of 2, the element-net connection information extraction 7c from the circuit connection information file 7 writes the operation analysis result as the signal change time and signal value regarding the net 4 to the net input/output management file 5 and the simulation result file 9. , thus the circuit connection information file 7
The signal change time and signal value are sequentially obtained for all the elements described in , and the information finally stored in the simulation result file 9 is displayed on the display 11 or the like by the result display device 19a or the like to check the operation. Here, when a rising signal is applied to terminal A as shown in FIG. 6(c), the delay value DX of element X of the signal of terminal A1 and the delay DY of element Y of signal 1 of terminal A2 of net 2 ( DX<
DY), the element Z of the signal at terminal B of net 3
In a circuit that can obtain pulse P with delay DZ as a result of logic simulation, as shown in FIG. 6(d), at the actual operating timing, due to variations in the delay values of elements X and Y with respect to the signal at terminal A, If the delay Dx of element A situation occurs where the actual operation does not match.
また第7図(a)、(b)、(c)、(d)は従来のシ
ミュレーション方法を例示するそれぞれ他の動作解析対
象回路図、素子ディレィ分布図、実際の動作タイミング
図、シミュレーション上の動作タイミング図である。第
7図(a)〜(d)において、第7図(a)の動作解析
対象回路の多段ゲ−ト回路において、第7図(b)の素
子ディレィ分布にしたがって各素子x、y、z、wの実
際のディレィ値がディレィDX、DY、DZ、DWとな
ると、第7図(、)の実際の動作タイミングでは端子工
に立上り信号を与えた時に端子Aの信号の素子Xのディ
レィDXと、端子Bの信号の素子YのディレィDYと、
端子Cの信号の素子ZのディレィDZとにより、端子0
の信号の素子WのディレィDWの信号がディレィD後に
立ち上る信号となるが、第7図(d)のシミュレーショ
ン上での動作タイミングでは各素子X、Y、Z、Wのデ
ィレィ値をMAX値としてワーストケースのシミュレー
ションを行なった場合には端子Iの立上り信号に対して
端子A、B、Cの信号の素子x、y。In addition, FIGS. 7(a), (b), (c), and (d) illustrate the conventional simulation method, and show other operation analysis target circuit diagrams, element delay distribution diagrams, actual operation timing diagrams, and simulation results. It is an operation timing diagram. 7(a) to (d), in the multi-stage gate circuit of the operation analysis target circuit of FIG. 7(a), each element x, y, z is adjusted according to the element delay distribution of FIG. 7(b). , w are the delays DX, DY, DZ, and DW. In the actual operation timing shown in FIG. and the delay DY of the element Y of the signal of the terminal B,
Due to the delay DZ of the element Z of the signal of the terminal C, the terminal 0
The signal of the delay DW of the element W of the signal becomes the signal that rises after the delay D, but in the operation timing on the simulation shown in Fig. 7(d), the delay value of each element X, Y, Z, W is set as the MAX value. When a worst case simulation is performed, elements x and y of signals at terminals A, B, and C for a rising signal at terminal I.
Z(7)MAX値のディレィ値DX、DY、DZにより
、端子Oの信号の素子WのMAX値のディレィDWによ
る信号がディレィD′後の立上り信号となり、ディレィ
D’ >Dとなってその差が極めて大きく高速な回路設
計が不可能となる。Z(7) Due to the delay values DX, DY, and DZ of the MAX value, the signal due to the delay DW of the MAX value of the element W of the signal at the terminal O becomes a rising signal after the delay D', and the delay D'> D and the The difference is extremely large, making high-speed circuit design impossible.
第8図は従来のシミュレーション方法を例示するシミュ
レータの動作解析フロー図である。第8図において、第
6図(b)と同一符号は同一または相当部分を示すもの
とし、4はテストパターン、6aは機能シミュレータ、
6bはタイミングシミュレータである。第8図のように
従来の各テストパターン4をシミュレータ6に取り込み
、実部品の動作にモデリングしたディレィ値を採用して
回路の動作解析を行ないディスプレイ11等に表示する
シミュレータ6では、素子ディレィをTYP値または0
として行なうステップ1の機能シミュレータ6aによる
機能シミュレーションと、素子ディレィがMIN値およ
びMAX値のワーストケースを想定して行なうステップ
2のタイミングシミュレータ6bによるタイミングシミ
ュレーションとを別々に行なっている。このため実際の
動作環境下での実力把握ができずに期待する性能が設計
段階でえられないうえ、シミュレーション実行に多くの
時間がかかる。FIG. 8 is a simulator operation analysis flow diagram illustrating a conventional simulation method. In FIG. 8, the same symbols as in FIG. 6(b) indicate the same or corresponding parts, 4 is the test pattern, 6a is the functional simulator,
6b is a timing simulator. As shown in FIG. 8, the simulator 6 imports each conventional test pattern 4 into the simulator 6, analyzes the circuit operation by employing delay values modeled on the operation of the actual components, and displays the results on the display 11. TYP value or 0
The functional simulation performed by the functional simulator 6a in step 1 and the timing simulation performed by the timing simulator 6b in step 2 assuming the worst case where the element delay is the MIN value and the MAX value are performed separately. For this reason, it is not possible to obtain the expected performance at the design stage because it is not possible to grasp the actual performance under the actual operating environment, and it takes a lot of time to run the simulation.
なお従来のシミュレーション方法については、たとえば
特開昭60−37063号、特開昭59−117660
号公報などのように、シミュレーション時の信号の取扱
いや処理方法等について記載された例があるが、素子の
ディレィ値を特定値に固定せずに実際の素子ディレィ値
にモデリングして実際の動作環境下で論理回路の機能シ
ミュレーションとタイミングシミュレーションとを一括
処理可能とする方法に関する例はなかった。Regarding conventional simulation methods, for example, Japanese Patent Application Laid-Open No. 60-37063 and Japanese Patent Application Laid-Open No. 59-117660
There are examples such as the above publications that describe how to handle and process signals during simulation. There has been no example of a method that enables simultaneous processing of functional simulation and timing simulation of a logic circuit in an environment.
上記従来技術では素子のもつディレィ値をICメーカー
のカタログ・マニアル記載値等からえられる値を用いて
、まず素子ディレィを特定のT”/P値または0に固定
して行なう機能シミュレーションにより論理の動作を確
認したのち、素子ディレィを全てMIN値またはMAX
値としてワーストケースでのタイミングシミュレーショ
ンによりタイミングマージンのチェック等を行なってい
るので、第1の素子ディレィが固定値のため実際の動作
環境下での実力が把握できないうえ、第2に素子ディレ
ィを全てMIN値またはMAX値としたタイミングシュ
ミレーションのため実論理とのデビエーションが大きく
て非現実的となるほか、第3に機能シミュレーションと
タイミングシミュレーションを別々に行なう等のためシ
ミュレーション実行期間が長くなるなどの問題があった
。In the above-mentioned conventional technology, the logic is first determined by a functional simulation in which the element delay is fixed at a specific T''/P value or 0, using the delay value of the element obtained from the IC manufacturer's catalog/manual value. After confirming operation, set all element delays to MIN or MAX.
Since the timing margin is checked by timing simulation using the worst case as a value, the first element delay is a fixed value, so it is not possible to grasp the actual performance under the actual operating environment. Since the timing simulation is performed using MIN or MAX values, the deviation from the actual logic is large, making it unrealistic. Third, the simulation execution period becomes long because the functional simulation and timing simulation are performed separately. was there.
本発明の目的は素子のもつディレィ値をTYP値やMA
X値またはMIN値等の特定値に固定するのでなく、実
際の素子のばらつきに応じたディレィ値をモデリングす
ることにより、シミュレーションの精度を高めるととも
に機能・タイミングシミュレーションを一括して高速に
実行しつる論理のシミュレーション方法を提供するにあ
る。The purpose of the present invention is to convert the delay value of the element into the TYP value or MA
Rather than fixing it to a specific value such as the X value or MIN value, by modeling the delay value according to the variation of the actual element, it is possible to improve the accuracy of the simulation and quickly execute function/timing simulation all at once. To provide a logic simulation method.
上記目的は、論理シミュレーション実行に先立ち、接続
回路上の各素子ごとにテストパターンに対応したディレ
ィ値を設定する素子ディレィテーブルを設け、該当する
ディレィ値を各テストパターンごとに順次に索引できる
ように構成するとともに、上記素子のディレィ値を実際
の素子のばらつきに最も近似した分布関数たとえば正規
分布により分散させて格納しておき、シミュレーション
実行時には当該テストパターンに対応したディレィ値を
順次に参照して動作解析を行なうようにしたシミュレー
ション方法により達成される。The above purpose is to create an element delay table that sets delay values corresponding to test patterns for each element on the connected circuit before executing a logic simulation, so that the corresponding delay values can be indexed sequentially for each test pattern. At the same time, the delay values of the above elements are distributed and stored using a distribution function that most closely approximates the actual element variations, such as a normal distribution, and when running a simulation, the delay values corresponding to the test pattern are sequentially referenced. This is achieved by a simulation method that performs motion analysis.
上記のシミュレーション方法では、従来の素子ディレィ
をTYP値やMIN値またはMAX値に固定して機能と
タイミングのシュミレーションを別々に行なう方法に対
して1本発明により素子ディレィ値を実際の素子ディレ
ィのばらつきにモデリングさせるため、たとえば正規分
布の乱数を用いてMIN値とMAX値の間での値を算出
して各素子のディレィとして割り付は実際の論理回路の
イメージに置き換えることができ、これによって素子デ
ィレィをばらつかせて実際の動作環境に類似した状態で
同時に機能とタイミングのシミュレーションを一元化し
て行なうことができるため。In the above simulation method, unlike the conventional method in which the element delay is fixed to the TYP value, MIN value, or MAX value and the function and timing are simulated separately, the present invention allows the element delay value to be adjusted based on the variation in the actual element delay. For modeling, for example, a value between the MIN and MAX values can be calculated using normally distributed random numbers, and the assignment can be replaced with an image of an actual logic circuit as the delay for each element. This is because it is possible to simultaneously simulate functions and timing in a unified manner while varying the delay and resembling the actual operating environment.
期待する性能が設計段階でえられるうえ論理シミュレー
ション実行に必要な期間を短縮することができる。Not only can the expected performance be obtained at the design stage, but the time required to execute logical simulations can be shortened.
以下に本発明の一実施例を第1図ないし第4図により説
明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 4.
第1図は本発明によるシミュレーション方法の一実施例
を示すシミュレータの全体構成図である。FIG. 1 is an overall configuration diagram of a simulator showing an embodiment of the simulation method according to the present invention.
第1図において、1は動作解析対象回路、2,3はネッ
ト、4はテストパターン、5は伝播信号変化時間と信号
値を格納するネット入出力管理ファイル、6は動作解析
対象回路1の動作解析を行なうシミュレータ、7は動作
解析対象回路1の接続情報を格納している回路接続情報
ファイル、8は素子の動作およびディレィ値を格納して
いる素子動作記述ライブラリ、9はシミュレーション実
行結果を格納するシミュレーション結果ファイル、10
は素子のもつディレィ値を実際の素子のばらつきにより
モデリングして設定するテストパターン分の素子ディレ
ィテーブル、11はシミュレーション結果を表示するデ
ィスプレイである。In Figure 1, 1 is a circuit to be analyzed, 2 and 3 are nets, 4 is a test pattern, 5 is a net input/output management file that stores propagation signal change times and signal values, and 6 is the behavior of circuit 1 to be analyzed. A simulator for performing analysis, 7 a circuit connection information file storing connection information of the circuit 1 to be analyzed, 8 an element behavior description library storing element operations and delay values, and 9 storing simulation execution results. simulation result file, 10
Reference numeral 11 indicates an element delay table for a test pattern, which is set by modeling the delay value of the element based on variations in actual elements, and 11 is a display for displaying simulation results.
第2図は第1図のシミュレーション前処理の素子ディレ
ィテーブル作成フロー図である。第1図の構成において
、まず第2図のフローによりシミュレーションを実行す
る前処理として、第1図の素子X、Y、Zおよびこれら
の素子を結合するネット2,3等から構成される動作解
析対象回路1の接続情報を予め格納した回路接続情報フ
ァイル7と、素子X、Y、Zの動作内容および立上り・
立下りモードのMIN、TYP、MAX値等のディレィ
値を予め格納した素子動作記述ライブラリ8より、素子
ディレィテーブル作成10aの処理S1を行なう。FIG. 2 is a flowchart for creating an element delay table in the simulation preprocessing of FIG. 1. In the configuration shown in Fig. 1, first, as a preprocessing to execute the simulation according to the flow shown in Fig. 2, a motion analysis consisting of the elements X, Y, Z shown in Fig. 1 and the nets 2, 3, etc. that connect these elements is performed. A circuit connection information file 7 in which connection information of the target circuit 1 is stored in advance, as well as operation details and start-up of elements X, Y, and Z.
Processing S1 of creating an element delay table 10a is performed from the element operation description library 8 in which delay values such as MIN, TYP, and MAX values of the falling mode are stored in advance.
まず処理821で使用全素子数処理を行なったかどうか
を判断し、処理S22で回路接続情報ファイル7より動
作解析対象回路1上の使用素子X。First, in process 821, it is determined whether or not the total number of used elements has been processed, and in process S22, the used element X on the circuit 1 to be analyzed is determined from the circuit connection information file 7.
Y、z等の全てについて素子番号nおよび素子ライブラ
リ番号を索引してワークテーブルへ格納する。ついで処
理S23で格納したワークテーブルより順次に使用素子
の素子番号nを取り出してその素子に対する素子ライブ
ラリ番号より素子動作記述ライブラリ8を索引し、その
素子のディレィ値+73TYP、MIN、MAX値等を
取り込む、つぎの処理S24で必要なテストパターン4
のテストパターン数の処理を行なったかどうかを判断し
、処理825で実際の素子のばらつきに最も近似した分
布関数たとえば正規分布にもとづく乱数を発生させ、処
理826でその素子のディレィ値のMIN、MAX値と
発生させた正規分布状の乱数とから1次式によりその素
子のディレィ値をにIN−MAX値の間の値に設定する
。The element number n and element library number for all Y, z, etc. are indexed and stored in the work table. Next, the element number n of the used element is sequentially retrieved from the work table stored in step S23, the element behavior description library 8 is indexed based on the element library number for that element, and the delay value + 73 TYP, MIN, MAX value, etc. of that element is fetched. , test pattern 4 required in the next process S24
It is determined whether or not the number of test patterns has been processed, and in step 825, a random number based on a distribution function, such as a normal distribution, that most closely approximates the variation in the actual element is generated, and in step 826, the MIN, MAX of the delay value of the element is generated. The delay value of the element is set to a value between the IN and MAX values using a linear equation based on the value and the generated normally distributed random numbers.
(ディレィ値) =MIN+ (MAX−MIN)×(
乱数) ・・・(1)
つぎに処理S27では1つの素子に対しテストパターン
数に対応して立上り・立下り等の複数のディレィ値をも
たせるため、素子ディレィテーブルインデックステーブ
ルを使用製子分だけ作成してこのインデックスにより索
引できるようにし。(Delay value) = MIN+ (MAX-MIN) x (
(Random number) ... (1) Next, in step S27, in order to give one element multiple delay values such as rise and fall corresponding to the number of test patterns, an element delay table index table is used. Create and index this index.
この素子ディレィテーブルインデックスを更新して、ス
テップ28で素子ディレィテーブル10へ(1)式より
求めたディレィ値りを素子番号nごとにテストパターン
数の順に格納する。This element delay table index is updated, and in step 28, the delay values obtained from equation (1) are stored in the element delay table 10 in the order of the number of test patterns for each element number n.
第3図は第1図のシミュレーションの全体フロー図であ
る。第3図において、処理S1の素子デイレイテーブル
10の素子ディレィテーブル作成S1が終了したのち、
第1図の素子X、Y、Zおよびこれらの素子を結合する
ネット2,3等から構成される動作解析対象回路1にお
いて、まず処理S2でテストパターン4よりテストパタ
ーンを取り込み、処理S3でテストパターンをネット入
出カフアイル5へ格納したのち、処理S4で回路接続情
報ファイル7よりネット−素子接続情報抽出7aを行な
い、処理S5でネット入出力管理ファイル5より動作信
号変化時間と信号値を読み込む、つぎの処理S6では回
路接続情報ファイル7より素子Xの素子番号に対する素
子ライブラリ番号抽出7bを行ない、処理S7でその素
子ライブラリ番号により素子ディレィテーブル10から
素子Xのディレィ値抽出10bを行ない、また処理S8
で素子動作記述ライブラリ8から素子Xの動作情報抽出
8aを行なって共にシミュレータ6へ入力する。つぎの
処理S9でシミュレータ6は入力情報をもとに素子Xの
動作解析を行ない、処理SIOで回路接続情報ファイル
7により素子−ネット接続情報抽出7cを行ない、処理
811で動作解析結果の動作信号変化時間と信号値をネ
ット入出力管理ファイル5へ書き込むとともに、処理S
L2で動作解析結果をシミュレーション結果ファイル9
へ格納する。FIG. 3 is an overall flow diagram of the simulation of FIG. 1. In FIG. 3, after completion of element delay table creation S1 of the element delay table 10 in process S1,
In the operation analysis target circuit 1 consisting of elements X, Y, Z and nets 2 and 3 connecting these elements shown in FIG. After storing the pattern in the net input/output file 5, the net-element connection information 7a is extracted from the circuit connection information file 7 in process S4, and the operating signal change time and signal value are read from the net input/output management file 5 in process S5. In the next step S6, an element library number extraction 7b is performed for the element number of the element X from the circuit connection information file 7, and in step S7, a delay value 10b of the element S8
Then, the operation information 8a of the element X is extracted from the element operation description library 8 and input into the simulator 6. In the next process S9, the simulator 6 analyzes the operation of the element The change time and signal value are written to the net input/output management file 5, and processing S
Simulation result file 9 for motion analysis results in L2
Store it in
つぎに処理813で回路接続情報の有無を判断したうえ
、処理S4の回路接続情報7からのネット−素子接続情
報抽出7aにより、処理S5でネット入出力管理ファイ
ル5から動作信号変化時間と信号値を読み込む、ついで
処理S6の回路接続情報ファイル7からの素子ライブラ
リ番号抽出7bにより、処理S7で素子Yの素子ライブ
ラリ番号により素子ディレィテーブル10から素子Yの
ディレィ値抽出10bを行ない、また処理S8で素子動
作記述ライブラリ8から素子Yの動作情報抽出10bを
行ない共にシミュレータ6へ入力する。つぎの処理S9
でシミュレータ6は入力情報をもとに素子Yの動作解析
を行ない、処理S10の回路接続情報ファイル7からの
素子−ネット接続情報抽出7cにより、処理Sllで動
作解析結果の動作信号変化時間と信号値の素子Yの出力
信号およびネット2に入力される経過時間とそのときの
信号値をネット入出力管理ファイル5へ書き込むととも
に、処理12で素子Yの動作解析結果の動作信号変化時
間と信号値をネット2の名と共にシミュレーション結果
ファイル9へ格納する。Next, in process 813, the presence or absence of circuit connection information is determined, and by extracting net-element connection information 7a from circuit connection information 7 in process S4, the operating signal change time and signal value are extracted from the net input/output management file 5 in process S5. Then, in step S6, the element library number extraction 7b from the circuit connection information file 7 extracts the delay value 10b of the element Y from the element delay table 10 using the element library number of the element Y in step S7, and in step S8. The operation information 10b of the element Y is extracted from the element operation description library 8 and input to the simulator 6. Next process S9
Then, the simulator 6 analyzes the operation of the element Y based on the input information, and extracts the element-net connection information 7c from the circuit connection information file 7 in the process S10, and extracts the operation signal change time and signal as the result of the operation analysis in the process Sll. The output signal of the value element Y, the elapsed time input to the net 2, and the signal value at that time are written to the net input/output management file 5, and in process 12, the operation signal change time and signal value of the operation analysis result of the element Y are written. is stored in the simulation result file 9 along with the name of net 2.
つぎに処理S13で回路接続情報の有無を判断のうえ、
処理S4から以後の同様の操作手段により素子Y以降の
素子Zについても同様の動作解析を行ない、素子Zの動
作解析結果の動作信号変化時間と信号値をネット3の名
と共にシミュレーション結果へ随時に格納し、シミュレ
ーション終了時には処理S14でシミュレーション結果
ファイル9のシミュレーション結果を結果表示袋g19
a等によりディスプレイ装[11等に表示して、シミュ
レーション結果の確認を行なう。Next, in process S13, after determining the presence or absence of circuit connection information,
From process S4 onwards, similar operation analysis is performed for elements Z after element Y using the same operation means, and the operation signal change time and signal value of the operation analysis result of element Z are added to the simulation results along with the name of net 3 at any time. At the end of the simulation, the simulation results in the simulation result file 9 are displayed in the result display bag g19 in step S14.
The simulation results are displayed on a display device [11 or the like] using a or the like to check the simulation results.
第4図は第6図(第8図)の従来のシミュレーションと
第1図(第3図)の本発明のシミュレーションの方法と
結果を対比して示す説明図である。FIG. 4 is an explanatory diagram showing a comparison between the method and results of the conventional simulation shown in FIG. 6 (FIG. 8) and the simulation according to the present invention shown in FIG. 1 (FIG. 3).
第4図において、従来のシミュレータ6によるシミュレ
ーションではテストパターン4により素子ディレィのT
YP値または0で行なうステップ1の機能シミュレータ
6aの論理動作確認の機能シミュレーションと、素子デ
ィレィのMINおよびMAX値のワーストケース想定の
もとで行なうステップ2のタイミングシミュレータ6b
のタイミングマージンのチェックのタイミングシミュレ
ーションとを個別処理で別々に行なっているため、実際
の動作環境下での実力把握ができないうえ、図示のよう
にシミュレーション実行期間が長くなるのに対して、本
発明のシミュレータ6によるシミュレーションでは素子
ディレィ値を実際の素子ディレィのばらつきによりモデ
リングして例えば正規分布状の乱数を用いてMIN−M
AX値の図の値に設定することにより1回路全体の動作
解析をより現実的なものにして機能シミュレーションと
タイミングシミュレーションを一元化した論理シミュレ
ータ6の論理シミュレーションを一括処理で同時に行な
っているため、実際の動作環境に類似の状態で期待する
性能が設計段階でえられるうえ、図示のようにシミュレ
ーション実行期間を短縮できる。In FIG. 4, in the simulation using the conventional simulator 6, the element delay T is determined by the test pattern 4.
The functional simulation in step 1 to check the logical operation of the functional simulator 6a is performed using YP value or 0, and the timing simulator 6b in step 2 is performed based on the worst case assumption of the MIN and MAX values of the element delays.
Since the timing simulation for checking the timing margin is performed separately in separate processing, it is not possible to grasp the actual performance under the actual operating environment, and the simulation execution period becomes long as shown in the figure. In the simulation by the simulator 6, the element delay value is modeled based on the variation of the actual element delay, and MIN-M is calculated using, for example, normally distributed random numbers.
By setting the AX value to the value shown in the figure, the operation analysis of the entire circuit can be made more realistic, and the logic simulation of the logic simulator 6, which unifies the functional simulation and timing simulation, is simultaneously performed in batch processing, so the actual Not only can the expected performance be obtained at the design stage under conditions similar to the operating environment, but the simulation execution period can be shortened as shown in the figure.
本発明によれば、論理回路のシミュレーション時点での
素子のディレィ値をMIN−MAX値の間で実際のばら
つきに近似した値を設定することにより実際の動作環境
下での動作解析ができるので、第1の実機での動作解析
工数の低減と、第2に実機での不具合い点の低減および
変更作業工数の低減と、第3にシミュレーション実用期
間の短縮等の効果がある。According to the present invention, by setting the delay value of the element at the time of logic circuit simulation to a value that approximates the actual variation between MIN and MAX values, it is possible to analyze the operation under the actual operating environment. The first effect is to reduce the number of man-hours required for operation analysis on the actual machine, the second is to reduce the number of defects and modification work required on the actual machine, and the third is to shorten the practical use period of the simulation.
第1図は本発明によるシミュレーション方法の一実施例
を示すシミュレータ全体構成図、第2図は第1図の素子
ディレィテーブル作成フロー図、第3図は第1図のシミ
ュレーション全体フロー図、第4図は第1図のシミュレ
ーションと従来シミュレーションの対比説明図、第5図
(a)〜(Q)は従来のシミュレーション方法の素子デ
ィレィ記述内容説明図、第6図(a)〜(d)は従来の
シミュレーション方法を例示するシミュレータ全体構成
および実行結果説明図、第7図(a)〜(d)は同じく
他の実行結果説nu n ?F r、’11′1・・・
動作解析対象回路、2,3・・・ネット、4・・・テス
トパターン、5・・・ネット入出力管理ファイル、6・
・・シミュレータ、7・・・回路接続情報ファイル、8
・・・素子動作記述ライブラリ、9・・・シミュレーシ
ョン結果ファイル、10・・・素子ディレィテーブル、
11・・・ディスプレイ、x、y、z・・・素子。FIG. 1 is an overall configuration diagram of a simulator showing an embodiment of the simulation method according to the present invention, FIG. 2 is a flow diagram for creating an element delay table in FIG. 1, FIG. The figure is a comparison diagram of the simulation in Figure 1 and the conventional simulation. Figures 5 (a) to (Q) are diagrams explaining the element delay description contents of the conventional simulation method. Figures 6 (a) to (d) are conventional simulation diagrams. The overall simulator configuration and execution result explanatory diagrams, FIGS. 7(a) to 7(d), which illustrate the simulation method of nu n ? F r,'11'1...
Operation analysis target circuit, 2, 3...Net, 4...Test pattern, 5...Net input/output management file, 6.
...Simulator, 7...Circuit connection information file, 8
...Element operation description library, 9.Simulation result file, 10.Element delay table,
11... Display, x, y, z... Element.
Claims (1)
続情報ファイル、素子の動作およびディレィ値を格納し
ている素子動作記述ライブラリ、伝播信号変化時間・信
号値を格納するネット入出力管理ファイル、シミュレー
ション結果を格納するシミュレーション結果ファイル等
により構成される論理シミュレータにおいて、素子のも
つディレィ値を実際の素子のばらつきによりモデリング
して設定した素子デイレイテーブルをテストパターンぶ
ん設け、シミュレーション実行時にテストパターンに対
応した素子のディレィ値を順次参照して論理の機能シミ
ュレーションとタイミングシミュレーションを一括して
行えるようにしたことを特徴とするシミュレーション方
法。1. A circuit connection information file that stores connection information for the circuit to be analyzed, an element behavior description library that stores element operations and delay values, and a net input/output management file that stores propagation signal change times and signal values. In a logic simulator consisting of a simulation result file that stores simulation results, an element delay table is set up by modeling the delay value of the element using actual element variations, and is set for each test pattern. A simulation method characterized in that logic function simulation and timing simulation can be performed simultaneously by sequentially referring to delay values of corresponding elements.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61242089A JPS6398042A (en) | 1986-10-14 | 1986-10-14 | Simulation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61242089A JPS6398042A (en) | 1986-10-14 | 1986-10-14 | Simulation method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6398042A true JPS6398042A (en) | 1988-04-28 |
Family
ID=17084130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61242089A Pending JPS6398042A (en) | 1986-10-14 | 1986-10-14 | Simulation method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6398042A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04156676A (en) * | 1990-10-19 | 1992-05-29 | Mitsubishi Electric Corp | Logical verification method |
US5943489A (en) * | 1996-03-28 | 1999-08-24 | Nec Corporation | Logic simulation system for logic simulation of the semiconductor integrated circuit |
-
1986
- 1986-10-14 JP JP61242089A patent/JPS6398042A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04156676A (en) * | 1990-10-19 | 1992-05-29 | Mitsubishi Electric Corp | Logical verification method |
US5943489A (en) * | 1996-03-28 | 1999-08-24 | Nec Corporation | Logic simulation system for logic simulation of the semiconductor integrated circuit |
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