JPS6398042A - Simulation method - Google Patents

Abstract

PURPOSE:To attain high speed processing while the function and timing simulation are incorporated together by modeling a delay in response to variance in actual component. CONSTITUTION:A delay of components X-Z of an operation analysis object circuit 1 is best approximated to the variance in actual components as a distribution function, e.g., a normal distribution, in which a component delay table 10 is stored. Number of the tables 10 is provided by the number of test pattern 4. In executing simulation, the simulator 6 references the delay in the table 10 corresponding to the test pattern 4 sequentially to apply operation analysis. Thus, the simulation of the function and timing is incorporated in the state similar to the actual operation environment at a high speed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路のシミュレーション方法に係り、特に
論理回路の機能シミュレーションと素子のもつディレィ
値を考慮したタイミングシミュレーションとを一括して
処理するに好適なシミュレーション方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method of simulating a logic circuit, and particularly to a method for simultaneously processing a functional simulation of a logic circuit and a timing simulation that takes into account delay values of elements. Concerning a suitable simulation method.

〔従来の技術〕[Conventional technology]

近年にコンピュータ利用技術の急激な発展と半導体技術
の著しい進歩によるハードウェアの大幅な低価格化等に
より、エンジニアリングワークステーション（ＥＷＳ）
が設計者の身近かな開発支援ツールとなりつつある。特
に論理設計の分野でのＥＷＳの使い方としては、設計ド
キュメントである論理図の清書機能のほかに後続処理で
あるＬＳＩやプリント板等の実装処理システムへの論理
接続情報の自動抽出処理等があるが、最も大きな特徴は
論理の動作を設計段階でシミュレーションできる有用な
機能を装備していることにある。In recent years, engineering workstations (EWS)
is becoming a familiar development support tool for designers. Particularly in the field of logical design, EWS can be used not only for the cleanup function of logical diagrams, which are design documents, but also for subsequent processing, such as automatic extraction of logical connection information to mounting processing systems such as LSIs and printed circuit boards. However, its most significant feature is that it is equipped with a useful function that allows simulation of logic behavior at the design stage.

このシミュレーション機能を用いて、設計者は実際にブ
レッドボード等により実機を製作しなくても、あたかも
実際のハードウェアが存在するのと同様の思考過程によ
り、論理動作を検証して改良を加えながら設計を進めて
行くことができる。従来の論理の動作検証法としては、
素子のもつディレィ値を０または特定の値に固定して行
なう機能シミュレーションと、素子のディレィ値のワー
ストケースを考慮したタイミングシミュレーションとが
ある。Using this simulation function, designers can verify logical behavior and make improvements using the same thought process as if they had actual hardware, without actually building the actual device using a breadboard or the like. You can proceed with the design. As a conventional logic operation verification method,
There is a functional simulation in which the delay value of an element is fixed to 0 or a specific value, and a timing simulation in which the worst case of the delay value of the element is considered.

第５図（ａ）、（ｂ）、（ｃ）は従来のシミュレーショ
ン方法において一般に用いられているＩＣメーカーのカ
タログ・マニュアル等に記載の素子ディレィ記述内容例
とその説明図で、第５図（ａ）は素子タイプ別の立上り
・立下りモードでのディレィ値（伝播遅延時間）のミニ
マム値ＭＩＮ、テイピカル値ＴＹＰ、マキシマム値ＭＡ
Ｘの記述内容例図、第５図（ｂ）は素子の入力、出力波
形の立上り、立下りのディレィ値ＤｘｐＤｚの説明図、
第５図（ｃ）は実際の素子ディレィ分布の説明図である
。第５図（ａ）、（ｂ）、（ｃ）において、従来のシュ
ミレーション方法の機能の確認を行なう機能シミュレー
ション時には第５図（ａ）の各素子のもつディレィ値の
平均値であるテイピカル値ＴＹＰを使用し、タイミング
マージンのチェックを行なうタイミングシミュレーショ
ン時にはワーストケースとして素子ディレィのミニマム
値ＷＩＮまたはマキシマム値ＭＡＸを通用して計算やチ
ェックを行なっている。しかし第５図（ｃ）の実際の素
子ディレィ値はＴＹＰ値を中心としてＭＩＮ−ＭＡＸ値
間を正規分布状に分散していることが知られていて、従
来のタイミングシミュレーション時のＭＩＮ、ＭＡＸ値
を用いたワーストケースのみを考慮した設計では実際の
素子ディレィのばらつきが考慮されていないため、非現
実的な回路設計となって本来の実力値がつかめない結果
になる。Figures 5(a), (b), and (c) are examples of element delay descriptions and their explanatory diagrams, which are generally used in conventional simulation methods and are written in catalogs and manuals of IC manufacturers. a) is the minimum value MIN, typical value TYP, and maximum value MA of the delay value (propagation delay time) in rising and falling modes for each element type.
An example diagram of the description content of
FIG. 5(c) is an explanatory diagram of an actual element delay distribution. In FIGS. 5(a), (b), and (c), during functional simulation to confirm the functionality of the conventional simulation method, the typical value TYP, which is the average value of the delay values of each element in FIG. 5(a), is used. When performing timing simulation to check the timing margin, calculations and checks are performed using the minimum value WIN or maximum value MAX of the element delay as the worst case. However, it is known that the actual element delay values in FIG. 5(c) are distributed in a normal distribution between MIN and MAX values with the TYP value as the center, and the MIN and MAX values during conventional timing simulation are A design using only the worst case does not take into account variations in actual element delays, resulting in an unrealistic circuit design and an inability to grasp the true actual value.

第６図（ａ）、（ｂ）、（ｃ）、（ｄ）は従来のシミュ
レーション方法を例示するそれぞれ動作解析対象回路図
、シミュレータの全体構成図、論理シミュレーション実
行結果のタイミング図、実際の動作タイミング図である
。第６図（ａ）〜（ｄ）において、第６図（ａ）の動作
解析対象回路１における素子Ｚの動作を解析する場合に
は、第６図（ｂ）の予め入力されている回路接続情報フ
ァイル７からのネット−素子接続情報抽出７ａによりネ
ット入出力管理ファイル５から前段の素子Ｘ。Figures 6(a), (b), (c), and (d) illustrate the conventional simulation method, respectively, showing a circuit diagram to be analyzed for operation, an overall configuration diagram of the simulator, a timing diagram of logical simulation execution results, and actual operation. FIG. In FIGS. 6(a) to 6(d), when analyzing the operation of element Z in the operation analysis target circuit 1 of FIG. 6(a), the circuit connections inputted in advance in FIG. 6(b) are used. By extracting the net-element connection information 7a from the information file 7, the previous element X is extracted from the net input/output management file 5.

Ｙの信号変化時間と信号値を求めるとともに１回路接続
情報ファイル７からの素子ライブラリ番号抽出７ｂによ
り素子動作記述ライブラリ８から素子２のディレィ値抽
出８ｂと動作情報抽出８ａを行なってシミュレータ６に
より素子２の動作を解析したのち、回路接続情報ファイ
ル７からの素子−ネット接続情報抽出７ｃにより動作解
析結果をネット４に関する信号変化時間と信号値として
ネット入出力管理ファイル５とシミュレーション結果フ
ァイル９へ書き込む、こうして回路接続情報ファイル７
に記載された素子すべてについて信号変化時間と信号値
を順次に求め、最終的にシミュレーション結果ファイル
９に格納された情報を結果表示装置１９ａ等によりディ
スプレイ１１等に表示して動作をチェックする。ここで
第６図（ｃ）のように端子Ａに立上り信号を与えた時に
、端子Ａ１の信号の素子Ｘのディレィ値ＤＸと、ネット
２の端子Ａ２の信１号の素子ＹのディレィＤＹ（ＤＸ＜
ＤＹ）との差により、ネット３の端子Ｂの信号の素子Ｚ
のディレィＤＺのパルスＰを論理シュミレーションの結
果としてうるような回路において、第６図（ｄ）のよう
に実際の動作タイミングでは端子Ａの信号に対して素子
Ｘ、Ｙのディレィ値のばらつきにより、端子Ａ１の信号
の素子ＸのディレィＤｘと端子Ａ２の信号の素子Ｙのデ
ィレィＤＹがＤＸ＞ＤＹとなった場合には、端子Ｂの信
号の必要とするパルスＰがえられなくなってシミュレー
ション結果を実際の動作とが一致しない事態が発生する
。In addition to determining the signal change time and signal value of Y, the element library number extraction 7b from the 1-circuit connection information file 7 extracts the delay value 8b and operation information 8a of the element 2 from the element operation description library 8, and the simulator 6 extracts the element 2. After analyzing the operation of 2, the element-net connection information extraction 7c from the circuit connection information file 7 writes the operation analysis result as the signal change time and signal value regarding the net 4 to the net input/output management file 5 and the simulation result file 9. , thus the circuit connection information file 7
The signal change time and signal value are sequentially obtained for all the elements described in , and the information finally stored in the simulation result file 9 is displayed on the display 11 or the like by the result display device 19a or the like to check the operation. Here, when a rising signal is applied to terminal A as shown in FIG. 6(c), the delay value DX of element X of the signal of terminal A1 and the delay DY of element Y of signal 1 of terminal A2 of net 2 ( DX<
DY), the element Z of the signal at terminal B of net 3
In a circuit that can obtain pulse P with delay DZ as a result of logic simulation, as shown in FIG. 6(d), at the actual operating timing, due to variations in the delay values of elements X and Y with respect to the signal at terminal A, If the delay Dx of element A situation occurs where the actual operation does not match.

また第７図（ａ）、（ｂ）、（ｃ）、（ｄ）は従来のシ
ミュレーション方法を例示するそれぞれ他の動作解析対
象回路図、素子ディレィ分布図、実際の動作タイミング
図、シミュレーション上の動作タイミング図である。第
７図（ａ）〜（ｄ）において、第７図（ａ）の動作解析
対象回路の多段ゲ−ト回路において、第７図（ｂ）の素
子ディレィ分布にしたがって各素子ｘ、ｙ、ｚ、ｗの実
際のディレィ値がディレィＤＸ、ＤＹ、ＤＺ、ＤＷとな
ると、第７図（、）の実際の動作タイミングでは端子工
に立上り信号を与えた時に端子Ａの信号の素子Ｘのディ
レィＤＸと、端子Ｂの信号の素子ＹのディレィＤＹと、
端子Ｃの信号の素子ＺのディレィＤＺとにより、端子０
の信号の素子ＷのディレィＤＷの信号がディレィＤ後に
立ち上る信号となるが、第７図（ｄ）のシミュレーショ
ン上での動作タイミングでは各素子Ｘ、Ｙ、Ｚ、Ｗのデ
ィレィ値をＭＡＸ値としてワーストケースのシミュレー
ションを行なった場合には端子Ｉの立上り信号に対して
端子Ａ、Ｂ、Ｃの信号の素子ｘ、ｙ。In addition, FIGS. 7(a), (b), (c), and (d) illustrate the conventional simulation method, and show other operation analysis target circuit diagrams, element delay distribution diagrams, actual operation timing diagrams, and simulation results. It is an operation timing diagram. 7(a) to (d), in the multi-stage gate circuit of the operation analysis target circuit of FIG. 7(a), each element x, y, z is adjusted according to the element delay distribution of FIG. 7(b). , w are the delays DX, DY, DZ, and DW. In the actual operation timing shown in FIG. and the delay DY of the element Y of the signal of the terminal B,
Due to the delay DZ of the element Z of the signal of the terminal C, the terminal 0
The signal of the delay DW of the element W of the signal becomes the signal that rises after the delay D, but in the operation timing on the simulation shown in Fig. 7(d), the delay value of each element X, Y, Z, W is set as the MAX value. When a worst case simulation is performed, elements x and y of signals at terminals A, B, and C for a rising signal at terminal I.

Ｚ（７）ＭＡＸ値のディレィ値ＤＸ、ＤＹ、ＤＺにより
、端子Ｏの信号の素子ＷのＭＡＸ値のディレィＤＷによ
る信号がディレィＤ′後の立上り信号となり、ディレィ
Ｄ’　＞Ｄとなってその差が極めて大きく高速な回路設
計が不可能となる。Z(7) Due to the delay values DX, DY, and DZ of the MAX value, the signal due to the delay DW of the MAX value of the element W of the signal at the terminal O becomes a rising signal after the delay D', and the delay D'> D and the The difference is extremely large, making high-speed circuit design impossible.

第８図は従来のシミュレーション方法を例示するシミュ
レータの動作解析フロー図である。第８図において、第
６図（ｂ）と同一符号は同一または相当部分を示すもの
とし、４はテストパターン、６ａは機能シミュレータ、
６ｂはタイミングシミュレータである。第８図のように
従来の各テストパターン４をシミュレータ６に取り込み
、実部品の動作にモデリングしたディレィ値を採用して
回路の動作解析を行ないディスプレイ１１等に表示する
シミュレータ６では、素子ディレィをＴＹＰ値または０
として行なうステップ１の機能シミュレータ６ａによる
機能シミュレーションと、素子ディレィがＭＩＮ値およ
びＭＡＸ値のワーストケースを想定して行なうステップ
２のタイミングシミュレータ６ｂによるタイミングシミ
ュレーションとを別々に行なっている。このため実際の
動作環境下での実力把握ができずに期待する性能が設計
段階でえられないうえ、シミュレーション実行に多くの
時間がかかる。FIG. 8 is a simulator operation analysis flow diagram illustrating a conventional simulation method. In FIG. 8, the same symbols as in FIG. 6(b) indicate the same or corresponding parts, 4 is the test pattern, 6a is the functional simulator,
6b is a timing simulator. As shown in FIG. 8, the simulator 6 imports each conventional test pattern 4 into the simulator 6, analyzes the circuit operation by employing delay values modeled on the operation of the actual components, and displays the results on the display 11. TYP value or 0
The functional simulation performed by the functional simulator 6a in step 1 and the timing simulation performed by the timing simulator 6b in step 2 assuming the worst case where the element delay is the MIN value and the MAX value are performed separately. For this reason, it is not possible to obtain the expected performance at the design stage because it is not possible to grasp the actual performance under the actual operating environment, and it takes a lot of time to run the simulation.

なお従来のシミュレーション方法については、たとえば
特開昭６０−３７０６３号、特開昭５９−１１７６６０
号公報などのように、シミュレーション時の信号の取扱
いや処理方法等について記載された例があるが、素子の
ディレィ値を特定値に固定せずに実際の素子ディレィ値
にモデリングして実際の動作環境下で論理回路の機能シ
ミュレーションとタイミングシミュレーションとを一括
処理可能とする方法に関する例はなかった。Regarding conventional simulation methods, for example, Japanese Patent Application Laid-Open No. 60-37063 and Japanese Patent Application Laid-Open No. 59-117660
There are examples such as the above publications that describe how to handle and process signals during simulation. There has been no example of a method that enables simultaneous processing of functional simulation and timing simulation of a logic circuit in an environment.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術では素子のもつディレィ値をＩＣメーカー
のカタログ・マニアル記載値等からえられる値を用いて
、まず素子ディレィを特定のＴ”／Ｐ値または０に固定
して行なう機能シミュレーションにより論理の動作を確
認したのち、素子ディレィを全てＭＩＮ値またはＭＡＸ
値としてワーストケースでのタイミングシミュレーショ
ンによりタイミングマージンのチェック等を行なってい
るので、第１の素子ディレィが固定値のため実際の動作
環境下での実力が把握できないうえ、第２に素子ディレ
ィを全てＭＩＮ値またはＭＡＸ値としたタイミングシュ
ミレーションのため実論理とのデビエーションが大きく
て非現実的となるほか、第３に機能シミュレーションと
タイミングシミュレーションを別々に行なう等のためシ
ミュレーション実行期間が長くなるなどの問題があった
。In the above-mentioned conventional technology, the logic is first determined by a functional simulation in which the element delay is fixed at a specific T''/P value or 0, using the delay value of the element obtained from the IC manufacturer's catalog/manual value. After confirming operation, set all element delays to MIN or MAX.
Since the timing margin is checked by timing simulation using the worst case as a value, the first element delay is a fixed value, so it is not possible to grasp the actual performance under the actual operating environment. Since the timing simulation is performed using MIN or MAX values, the deviation from the actual logic is large, making it unrealistic. Third, the simulation execution period becomes long because the functional simulation and timing simulation are performed separately. was there.

本発明の目的は素子のもつディレィ値をＴＹＰ値やＭＡ
Ｘ値またはＭＩＮ値等の特定値に固定するのでなく、実
際の素子のばらつきに応じたディレィ値をモデリングす
ることにより、シミュレーションの精度を高めるととも
に機能・タイミングシミュレーションを一括して高速に
実行しつる論理のシミュレーション方法を提供するにあ
る。The purpose of the present invention is to convert the delay value of the element into the TYP value or MA
Rather than fixing it to a specific value such as the X value or MIN value, by modeling the delay value according to the variation of the actual element, it is possible to improve the accuracy of the simulation and quickly execute function/timing simulation all at once. To provide a logic simulation method.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、論理シミュレーション実行に先立ち、接続
回路上の各素子ごとにテストパターンに対応したディレ
ィ値を設定する素子ディレィテーブルを設け、該当する
ディレィ値を各テストパターンごとに順次に索引できる
ように構成するとともに、上記素子のディレィ値を実際
の素子のばらつきに最も近似した分布関数たとえば正規
分布により分散させて格納しておき、シミュレーション
実行時には当該テストパターンに対応したディレィ値を
順次に参照して動作解析を行なうようにしたシミュレー
ション方法により達成される。The above purpose is to create an element delay table that sets delay values corresponding to test patterns for each element on the connected circuit before executing a logic simulation, so that the corresponding delay values can be indexed sequentially for each test pattern. At the same time, the delay values of the above elements are distributed and stored using a distribution function that most closely approximates the actual element variations, such as a normal distribution, and when running a simulation, the delay values corresponding to the test pattern are sequentially referenced. This is achieved by a simulation method that performs motion analysis.

〔作用〕[Effect]

上記のシミュレーション方法では、従来の素子ディレィ
をＴＹＰ値やＭＩＮ値またはＭＡＸ値に固定して機能と
タイミングのシュミレーションを別々に行なう方法に対
して１本発明により素子ディレィ値を実際の素子ディレ
ィのばらつきにモデリングさせるため、たとえば正規分
布の乱数を用いてＭＩＮ値とＭＡＸ値の間での値を算出
して各素子のディレィとして割り付は実際の論理回路の
イメージに置き換えることができ、これによって素子デ
ィレィをばらつかせて実際の動作環境に類似した状態で
同時に機能とタイミングのシミュレーションを一元化し
て行なうことができるため。In the above simulation method, unlike the conventional method in which the element delay is fixed to the TYP value, MIN value, or MAX value and the function and timing are simulated separately, the present invention allows the element delay value to be adjusted based on the variation in the actual element delay. For modeling, for example, a value between the MIN and MAX values can be calculated using normally distributed random numbers, and the assignment can be replaced with an image of an actual logic circuit as the delay for each element. This is because it is possible to simultaneously simulate functions and timing in a unified manner while varying the delay and resembling the actual operating environment.

期待する性能が設計段階でえられるうえ論理シミュレー
ション実行に必要な期間を短縮することができる。Not only can the expected performance be obtained at the design stage, but the time required to execute logical simulations can be shortened.

〔実施例〕〔Example〕

以下に本発明の一実施例を第１図ないし第４図により説
明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 4.

第１図は本発明によるシミュレーション方法の一実施例
を示すシミュレータの全体構成図である。FIG. 1 is an overall configuration diagram of a simulator showing an embodiment of the simulation method according to the present invention.

第１図において、１は動作解析対象回路、２，３はネッ
ト、４はテストパターン、５は伝播信号変化時間と信号
値を格納するネット入出力管理ファイル、６は動作解析
対象回路１の動作解析を行なうシミュレータ、７は動作
解析対象回路１の接続情報を格納している回路接続情報
ファイル、８は素子の動作およびディレィ値を格納して
いる素子動作記述ライブラリ、９はシミュレーション実
行結果を格納するシミュレーション結果ファイル、１０
は素子のもつディレィ値を実際の素子のばらつきにより
モデリングして設定するテストパターン分の素子ディレ
ィテーブル、１１はシミュレーション結果を表示するデ
ィスプレイである。In Figure 1, 1 is a circuit to be analyzed, 2 and 3 are nets, 4 is a test pattern, 5 is a net input/output management file that stores propagation signal change times and signal values, and 6 is the behavior of circuit 1 to be analyzed. A simulator for performing analysis, 7 a circuit connection information file storing connection information of the circuit 1 to be analyzed, 8 an element behavior description library storing element operations and delay values, and 9 storing simulation execution results. simulation result file, 10
Reference numeral 11 indicates an element delay table for a test pattern, which is set by modeling the delay value of the element based on variations in actual elements, and 11 is a display for displaying simulation results.

第２図は第１図のシミュレーション前処理の素子ディレ
ィテーブル作成フロー図である。第１図の構成において
、まず第２図のフローによりシミュレーションを実行す
る前処理として、第１図の素子Ｘ、Ｙ、Ｚおよびこれら
の素子を結合するネット２，３等から構成される動作解
析対象回路１の接続情報を予め格納した回路接続情報フ
ァイル７と、素子Ｘ、Ｙ、Ｚの動作内容および立上り・
立下りモードのＭＩＮ、ＴＹＰ、ＭＡＸ値等のディレィ
値を予め格納した素子動作記述ライブラリ８より、素子
ディレィテーブル作成１０ａの処理Ｓ１を行なう。FIG. 2 is a flowchart for creating an element delay table in the simulation preprocessing of FIG. 1. In the configuration shown in Fig. 1, first, as a preprocessing to execute the simulation according to the flow shown in Fig. 2, a motion analysis consisting of the elements X, Y, Z shown in Fig. 1 and the nets 2, 3, etc. that connect these elements is performed. A circuit connection information file 7 in which connection information of the target circuit 1 is stored in advance, as well as operation details and start-up of elements X, Y, and Z.
Processing S1 of creating an element delay table 10a is performed from the element operation description library 8 in which delay values such as MIN, TYP, and MAX values of the falling mode are stored in advance.

まず処理８２１で使用全素子数処理を行なったかどうか
を判断し、処理Ｓ２２で回路接続情報ファイル７より動
作解析対象回路１上の使用素子Ｘ。First, in process 821, it is determined whether or not the total number of used elements has been processed, and in process S22, the used element X on the circuit 1 to be analyzed is determined from the circuit connection information file 7.

Ｙ、ｚ等の全てについて素子番号ｎおよび素子ライブラ
リ番号を索引してワークテーブルへ格納する。ついで処
理Ｓ２３で格納したワークテーブルより順次に使用素子
の素子番号ｎを取り出してその素子に対する素子ライブ
ラリ番号より素子動作記述ライブラリ８を索引し、その
素子のディレィ値＋７３ＴＹＰ、ＭＩＮ、ＭＡＸ値等を
取り込む、つぎの処理Ｓ２４で必要なテストパターン４
のテストパターン数の処理を行なったかどうかを判断し
、処理８２５で実際の素子のばらつきに最も近似した分
布関数たとえば正規分布にもとづく乱数を発生させ、処
理８２６でその素子のディレィ値のＭＩＮ、ＭＡＸ値と
発生させた正規分布状の乱数とから１次式によりその素
子のディレィ値をにＩＮ−ＭＡＸ値の間の値に設定する
。The element number n and element library number for all Y, z, etc. are indexed and stored in the work table. Next, the element number n of the used element is sequentially retrieved from the work table stored in step S23, the element behavior description library 8 is indexed based on the element library number for that element, and the delay value + 73 TYP, MIN, MAX value, etc. of that element is fetched. , test pattern 4 required in the next process S24
It is determined whether or not the number of test patterns has been processed, and in step 825, a random number based on a distribution function, such as a normal distribution, that most closely approximates the variation in the actual element is generated, and in step 826, the MIN, MAX of the delay value of the element is generated. The delay value of the element is set to a value between the IN and MAX values using a linear equation based on the value and the generated normally distributed random numbers.

（ディレィ値）　＝ＭＩＮ＋　（ＭＡＸ−ＭＩＮ）×（
乱数）　　　　　　・・・（１） つぎに処理Ｓ２７では１つの素子に対しテストパターン
数に対応して立上り・立下り等の複数のディレィ値をも
たせるため、素子ディレィテーブルインデックステーブ
ルを使用製子分だけ作成してこのインデックスにより索
引できるようにし。(Delay value) = MIN+ (MAX-MIN) x (
(Random number) ... (1) Next, in step S27, in order to give one element multiple delay values such as rise and fall corresponding to the number of test patterns, an element delay table index table is used. Create and index this index.

この素子ディレィテーブルインデックスを更新して、ス
テップ２８で素子ディレィテーブル１０へ（１）式より
求めたディレィ値りを素子番号ｎごとにテストパターン
数の順に格納する。This element delay table index is updated, and in step 28, the delay values obtained from equation (1) are stored in the element delay table 10 in the order of the number of test patterns for each element number n.

第３図は第１図のシミュレーションの全体フロー図であ
る。第３図において、処理Ｓ１の素子デイレイテーブル
１０の素子ディレィテーブル作成Ｓ１が終了したのち、
第１図の素子Ｘ、Ｙ、Ｚおよびこれらの素子を結合する
ネット２，３等から構成される動作解析対象回路１にお
いて、まず処理Ｓ２でテストパターン４よりテストパタ
ーンを取り込み、処理Ｓ３でテストパターンをネット入
出カフアイル５へ格納したのち、処理Ｓ４で回路接続情
報ファイル７よりネット−素子接続情報抽出７ａを行な
い、処理Ｓ５でネット入出力管理ファイル５より動作信
号変化時間と信号値を読み込む、つぎの処理Ｓ６では回
路接続情報ファイル７より素子Ｘの素子番号に対する素
子ライブラリ番号抽出７ｂを行ない、処理Ｓ７でその素
子ライブラリ番号により素子ディレィテーブル１０から
素子Ｘのディレィ値抽出１０ｂを行ない、また処理Ｓ８
で素子動作記述ライブラリ８から素子Ｘの動作情報抽出
８ａを行なって共にシミュレータ６へ入力する。つぎの
処理Ｓ９でシミュレータ６は入力情報をもとに素子Ｘの
動作解析を行ない、処理ＳＩＯで回路接続情報ファイル
７により素子−ネット接続情報抽出７ｃを行ない、処理
８１１で動作解析結果の動作信号変化時間と信号値をネ
ット入出力管理ファイル５へ書き込むとともに、処理Ｓ
Ｌ２で動作解析結果をシミュレーション結果ファイル９
へ格納する。FIG. 3 is an overall flow diagram of the simulation of FIG. 1. In FIG. 3, after completion of element delay table creation S1 of the element delay table 10 in process S1,
In the operation analysis target circuit 1 consisting of elements X, Y, Z and nets 2 and 3 connecting these elements shown in FIG. After storing the pattern in the net input/output file 5, the net-element connection information 7a is extracted from the circuit connection information file 7 in process S4, and the operating signal change time and signal value are read from the net input/output management file 5 in process S5. In the next step S6, an element library number extraction 7b is performed for the element number of the element X from the circuit connection information file 7, and in step S7, a delay value 10b of the element S8
Then, the operation information 8a of the element X is extracted from the element operation description library 8 and input into the simulator 6. In the next process S9, the simulator 6 analyzes the operation of the element The change time and signal value are written to the net input/output management file 5, and processing S
Simulation result file 9 for motion analysis results in L2
Store it in

つぎに処理８１３で回路接続情報の有無を判断したうえ
、処理Ｓ４の回路接続情報７からのネット−素子接続情
報抽出７ａにより、処理Ｓ５でネット入出力管理ファイ
ル５から動作信号変化時間と信号値を読み込む、ついで
処理Ｓ６の回路接続情報ファイル７からの素子ライブラ
リ番号抽出７ｂにより、処理Ｓ７で素子Ｙの素子ライブ
ラリ番号により素子ディレィテーブル１０から素子Ｙの
ディレィ値抽出１０ｂを行ない、また処理Ｓ８で素子動
作記述ライブラリ８から素子Ｙの動作情報抽出１０ｂを
行ない共にシミュレータ６へ入力する。つぎの処理Ｓ９
でシミュレータ６は入力情報をもとに素子Ｙの動作解析
を行ない、処理Ｓ１０の回路接続情報ファイル７からの
素子−ネット接続情報抽出７ｃにより、処理Ｓｌｌで動
作解析結果の動作信号変化時間と信号値の素子Ｙの出力
信号およびネット２に入力される経過時間とそのときの
信号値をネット入出力管理ファイル５へ書き込むととも
に、処理１２で素子Ｙの動作解析結果の動作信号変化時
間と信号値をネット２の名と共にシミュレーション結果
ファイル９へ格納する。Next, in process 813, the presence or absence of circuit connection information is determined, and by extracting net-element connection information 7a from circuit connection information 7 in process S4, the operating signal change time and signal value are extracted from the net input/output management file 5 in process S5. Then, in step S6, the element library number extraction 7b from the circuit connection information file 7 extracts the delay value 10b of the element Y from the element delay table 10 using the element library number of the element Y in step S7, and in step S8. The operation information 10b of the element Y is extracted from the element operation description library 8 and input to the simulator 6. Next process S9
Then, the simulator 6 analyzes the operation of the element Y based on the input information, and extracts the element-net connection information 7c from the circuit connection information file 7 in the process S10, and extracts the operation signal change time and signal as the result of the operation analysis in the process Sll. The output signal of the value element Y, the elapsed time input to the net 2, and the signal value at that time are written to the net input/output management file 5, and in process 12, the operation signal change time and signal value of the operation analysis result of the element Y are written. is stored in the simulation result file 9 along with the name of net 2.

つぎに処理Ｓ１３で回路接続情報の有無を判断のうえ、
処理Ｓ４から以後の同様の操作手段により素子Ｙ以降の
素子Ｚについても同様の動作解析を行ない、素子Ｚの動
作解析結果の動作信号変化時間と信号値をネット３の名
と共にシミュレーション結果へ随時に格納し、シミュレ
ーション終了時には処理Ｓ１４でシミュレーション結果
ファイル９のシミュレーション結果を結果表示袋ｇ１９
ａ等によりディスプレイ装［１１等に表示して、シミュ
レーション結果の確認を行なう。Next, in process S13, after determining the presence or absence of circuit connection information,
From process S4 onwards, similar operation analysis is performed for elements Z after element Y using the same operation means, and the operation signal change time and signal value of the operation analysis result of element Z are added to the simulation results along with the name of net 3 at any time. At the end of the simulation, the simulation results in the simulation result file 9 are displayed in the result display bag g19 in step S14.
The simulation results are displayed on a display device [11 or the like] using a or the like to check the simulation results.

第４図は第６図（第８図）の従来のシミュレーションと
第１図（第３図）の本発明のシミュレーションの方法と
結果を対比して示す説明図である。FIG. 4 is an explanatory diagram showing a comparison between the method and results of the conventional simulation shown in FIG. 6 (FIG. 8) and the simulation according to the present invention shown in FIG. 1 (FIG. 3).

第４図において、従来のシミュレータ６によるシミュレ
ーションではテストパターン４により素子ディレィのＴ
ＹＰ値または０で行なうステップ１の機能シミュレータ
６ａの論理動作確認の機能シミュレーションと、素子デ
ィレィのＭＩＮおよびＭＡＸ値のワーストケース想定の
もとで行なうステップ２のタイミングシミュレータ６ｂ
のタイミングマージンのチェックのタイミングシミュレ
ーションとを個別処理で別々に行なっているため、実際
の動作環境下での実力把握ができないうえ、図示のよう
にシミュレーション実行期間が長くなるのに対して、本
発明のシミュレータ６によるシミュレーションでは素子
ディレィ値を実際の素子ディレィのばらつきによりモデ
リングして例えば正規分布状の乱数を用いてＭＩＮ−Ｍ
ＡＸ値の図の値に設定することにより１回路全体の動作
解析をより現実的なものにして機能シミュレーションと
タイミングシミュレーションを一元化した論理シミュレ
ータ６の論理シミュレーションを一括処理で同時に行な
っているため、実際の動作環境に類似の状態で期待する
性能が設計段階でえられるうえ、図示のようにシミュレ
ーション実行期間を短縮できる。In FIG. 4, in the simulation using the conventional simulator 6, the element delay T is determined by the test pattern 4.
The functional simulation in step 1 to check the logical operation of the functional simulator 6a is performed using YP value or 0, and the timing simulator 6b in step 2 is performed based on the worst case assumption of the MIN and MAX values of the element delays.
Since the timing simulation for checking the timing margin is performed separately in separate processing, it is not possible to grasp the actual performance under the actual operating environment, and the simulation execution period becomes long as shown in the figure. In the simulation by the simulator 6, the element delay value is modeled based on the variation of the actual element delay, and MIN-M is calculated using, for example, normally distributed random numbers.
By setting the AX value to the value shown in the figure, the operation analysis of the entire circuit can be made more realistic, and the logic simulation of the logic simulator 6, which unifies the functional simulation and timing simulation, is simultaneously performed in batch processing, so the actual Not only can the expected performance be obtained at the design stage under conditions similar to the operating environment, but the simulation execution period can be shortened as shown in the figure.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、論理回路のシミュレーション時点での
素子のディレィ値をＭＩＮ−ＭＡＸ値の間で実際のばら
つきに近似した値を設定することにより実際の動作環境
下での動作解析ができるので、第１の実機での動作解析
工数の低減と、第２に実機での不具合い点の低減および
変更作業工数の低減と、第３にシミュレーション実用期
間の短縮等の効果がある。According to the present invention, by setting the delay value of the element at the time of logic circuit simulation to a value that approximates the actual variation between MIN and MAX values, it is possible to analyze the operation under the actual operating environment. The first effect is to reduce the number of man-hours required for operation analysis on the actual machine, the second is to reduce the number of defects and modification work required on the actual machine, and the third is to shorten the practical use period of the simulation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるシミュレーション方法の一実施例
を示すシミュレータ全体構成図、第２図は第１図の素子
ディレィテーブル作成フロー図、第３図は第１図のシミ
ュレーション全体フロー図、第４図は第１図のシミュレ
ーションと従来シミュレーションの対比説明図、第５図
（ａ）〜（Ｑ）は従来のシミュレーション方法の素子デ
ィレィ記述内容説明図、第６図（ａ）〜（ｄ）は従来の
シミュレーション方法を例示するシミュレータ全体構成
および実行結果説明図、第７図（ａ）〜（ｄ）は同じく
他の実行結果説ｎｕ　ｎ　？Ｆ　ｒ、’１１′１・・・
動作解析対象回路、２，３・・・ネット、４・・・テス
トパターン、５・・・ネット入出力管理ファイル、６・
・・シミュレータ、７・・・回路接続情報ファイル、８
・・・素子動作記述ライブラリ、９・・・シミュレーシ
ョン結果ファイル、１０・・・素子ディレィテーブル、
１１・・・ディスプレイ、ｘ、ｙ、ｚ・・・素子。FIG. 1 is an overall configuration diagram of a simulator showing an embodiment of the simulation method according to the present invention, FIG. 2 is a flow diagram for creating an element delay table in FIG. 1, FIG. The figure is a comparison diagram of the simulation in Figure 1 and the conventional simulation. Figures 5 (a) to (Q) are diagrams explaining the element delay description contents of the conventional simulation method. Figures 6 (a) to (d) are conventional simulation diagrams. The overall simulator configuration and execution result explanatory diagrams, FIGS. 7(a) to 7(d), which illustrate the simulation method of nu n ? F r,'11'1...
Operation analysis target circuit, 2, 3...Net, 4...Test pattern, 5...Net input/output management file, 6.
...Simulator, 7...Circuit connection information file, 8
...Element operation description library, 9.Simulation result file, 10.Element delay table,
11... Display, x, y, z... Element.

Claims (1)

【特許請求の範囲】[Claims] １、動作解析対象回路の接続情報を格納している回路接
続情報ファイル、素子の動作およびディレィ値を格納し
ている素子動作記述ライブラリ、伝播信号変化時間・信
号値を格納するネット入出力管理ファイル、シミュレー
ション結果を格納するシミュレーション結果ファイル等
により構成される論理シミュレータにおいて、素子のも
つディレィ値を実際の素子のばらつきによりモデリング
して設定した素子デイレイテーブルをテストパターンぶ
ん設け、シミュレーション実行時にテストパターンに対
応した素子のディレィ値を順次参照して論理の機能シミ
ュレーションとタイミングシミュレーションを一括して
行えるようにしたことを特徴とするシミュレーション方
法。1. A circuit connection information file that stores connection information for the circuit to be analyzed, an element behavior description library that stores element operations and delay values, and a net input/output management file that stores propagation signal change times and signal values. In a logic simulator consisting of a simulation result file that stores simulation results, an element delay table is set up by modeling the delay value of the element using actual element variations, and is set for each test pattern. A simulation method characterized in that logic function simulation and timing simulation can be performed simultaneously by sequentially referring to delay values of corresponding elements.