JP2972499B2 - Logic circuit delay simulator - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は論理回路遅延シミュレー
タに関し、特に論理ＣＡＤシステムに組み込むことが可
能な論理回路遅延シミュレータに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit delay simulator, and more particularly to a logic circuit delay simulator that can be incorporated in a logic CAD system.

【０００２】[0002]

【従来の技術】一般に、大規模ＬＳＩにおけるシミュレ
ーションの設計は、仕様設計，回路設計，機能シミュレ
ーション，遅延シミュレーションの順序で行われてい
る。2. Description of the Related Art Generally, simulation design in a large-scale LSI is performed in the order of specification design, circuit design, function simulation, and delay simulation.

【０００３】この論理回路設計における遅延シミュレー
ションとは、実際の素子の遅延をも考慮した最終的なシ
ミュレーションである。The delay simulation in the logic circuit design is a final simulation taking into account the actual delay of the elements.

【０００４】図６（ａ）は従来の論理回路遅延シミュレ
ータの一例の回路図、図６（ｂ）は同図（ａ）における
各クロックと各出力とのタイミング図である。FIG. 6A is a circuit diagram of an example of a conventional logic circuit delay simulator, and FIG. 6B is a timing diagram of each clock and each output in FIG.

【０００５】図６（ａ）を参照すると、組合わせ回路５
１および５２はそれぞれ入力データＤ１ａ，Ｄ２ａおよ
びＤ１ｎ，Ｄ２ｎが入力されており、組合わせ回路５
１，５２の出力はそれぞれフリップフロップ（ＦＦ）５
３，５４のＤ入力端子に入力されている。Referring to FIG. 6A, a combination circuit 5
Input data D1a, D2a and D1n, D2n are input to the combination circuits 5 and 1, respectively.
The outputs of 1 and 52 are flip-flops (FF) 5
3, 54 D input terminals.

【０００６】また、ＦＦ５３のクロック端子Ｃにはクロ
ックＣＬＫ１が入力され、ＦＦ５４のクロック端子Ｃに
はクロックＣＬＫ１の整数倍の周期のクロックＣＬＫ２
が入力され、各ＦＦ５３，５４のＱ出力端子から出力デ
ータＯＵＴＤａ，ＯＵＴＤｎを出力する。A clock CLK1 is input to a clock terminal C of the FF 53, and a clock CLK2 having an integral multiple cycle of the clock CLK1 is input to a clock terminal C of the FF54.
And outputs output data OUTDa and OUTDn from the Q output terminals of the FFs 53 and 54, respectively.

【０００７】図６（ｂ）を参照すると、従来の実際の論
理回路遅延シミュレータでは、ＦＦ５３の入力データＩ
ＮＤ１ａに対してのクロックＣＬＫ１の変化により出力
データＯＵＴＤａが得られ、ＦＦ５４の入力データＩＮ
Ｄ１ｎに対してのクロックＣＬＫ２の変化により出力デ
ータＯＵＴＤｎが得られる。Referring to FIG. 6B, in a conventional actual logic circuit delay simulator, the input data I
Output data OUTDa is obtained by a change in clock CLK1 with respect to ND1a, and input data IN of FF 54 is output.
Output data OUTDn is obtained by a change in clock CLK2 with respect to D1n.

【０００８】そして、あらかじめ用意された期待値パタ
ーンと出力値とをパターン内のある観測点の時刻、この
例では、ｍパターン目の観測点ｔｍの時刻で一致，不一
致を検証することによりシミュレーションを行ってい
る。Then, the simulation is performed by verifying whether the expected value pattern and the output value prepared in advance match or not match at the time of a certain observation point in the pattern, in this example, the time of the observation point tm of the m-th pattern. Is going.

【０００９】[0009]

【発明が解決しようとする課題】ところで、この従来の
論理回路遅延シミュレータでは、観測点を１パターン内
で１点しか指定できないので、図６（ｂ）に示すよう
に、ＦＦ５４の出力ＯＵＴＤｎに対する観測点は偶数番
目の観測点ｔ２，ｔ４，…，ｔ２ｎだけで検証を行えば
十分であるにもかかわらず、奇数パターン目の観測点ｔ
１，ｔ３，…，ｔ（２ｎ−１）についても検証を行わな
ければならなかった。In the conventional logic circuit delay simulator, only one observation point can be designated in one pattern. Therefore, as shown in FIG. Although the points need only be verified at even-numbered observation points t2, t4,.
1, t3,..., T (2n-1) had to be verified.

【００１０】これでは、ＯＵＴＤｎにエラーが起こった
とき、エラー発生パターンの位置により、本当のエラー
（偶数パターンで起こっている場合）なのか、または擬
似的なエラー（奇数パターンで起こっている場合）なの
かを切り分けなければならず、全体として技術者の手間
が掛かり、シミュレーションに多くの時間を要するとい
う問題点があった。In this case, when an error occurs in OUTDn, depending on the position of the error occurrence pattern, it is either a true error (when it occurs in an even pattern) or a pseudo error (when it occurs in an odd pattern). There is a problem in that it is necessary to divide the data, which requires a lot of time for the engineer, and that much time is required for the simulation.

【００１１】[0011]

【課題を解決するための手段】本発明によれば、クロッ
ク同期の関係は最も速いクロックに対し，そのｎ倍（ｎ
は正の整数）の周期のクロックに同期して動作している
被試験対象の論理回路の情報を記憶する記憶手段と、こ
の記憶手段に入力される入力パターンデータの出力期待
値は前記最も速いクロックに対する出力期待値を除くす
べての出力期待値がその前記ｎ倍に当たるパターンを除
くすべてのパターンを不定パターンに置き換える入力パ
ターン変更手段と、その変更された前記入力パターンデ
ータに基づいて前記被試験対象に対するシミュレーショ
ンを行いその出力結果と前記出力期待値とが所望の関係
にあるか否かを判定するシミュレーション実行手段とを
備えることを特徴とする論理回路遅延シミュレータ装置
が得られる。According to the present invention, the relationship of clock synchronization is n times (n
Storage means for storing information on the logic circuit under test operating in synchronization with a clock having a period of a period of a positive integer), and the expected output value of input pattern data input to this storage means is the fastest. Input pattern changing means for replacing all patterns except for a pattern whose output expected value with respect to a clock is n times as large as the expected value with an indefinite pattern, and the test object based on the changed input pattern data to simulate its output and the output expectation value is a logic circuit delay simulator device <br/> is obtained, characterized in that it comprises a determining simulation execution means whether the desired relationship.

【００１２】 また、前記入力パターン変更手段は、変
数等の初期設定を行って前記入力パターンデータの指定
を行う第１のステップと、前記不定パターンに置き換え
る出力信号の指定を行う第２のステップと、この第２の
ステップにおける出力信号が前記入力パターンデータの
中にあるか否かを判断する第３のステップと、この第３
ステップにおいて肯定判定のときはその出力信号が前記
最も速いクロックの周期の前記ｎ倍の周期で動作してい
たならばこのｎを指定する第４のステップと、前記ｎが
正の整数なのかどうかの判断を行う第５のステップと、
この第５のステップにおいて肯定判定のときは前記入力
パターンデータのパターン数の設定を行う第６のステッ
プと、パターン番号を「１」にする第７のステップと、
このパターン番号が前記ｎ倍数であるか否かを判定する
第８のステップと、この第８のステップにおいて否定判
定のときはそのパターン番号の対象となる出力信号のパ
ターンを前記不定パターンに置き換える第９のステップ
と、前記パターン番号を＋１する第１０のステップと、
この第１０のステップのパターン番号が前記パターン数
＋１と等しいか否かを判定する第１１のステップとの処
理を行い、前記シミュレーション実行手段は、前記第１
１のステップで否定判定のときは前記第８のステップに
戻って前記第１０のステップまでの一連の処理をパター
ン番号が前記パターン数＋１に等しくなるまで繰り返し
この一連の処理の後新しく作成された入力パターンデー
タに対して前記最も速いクロックに合わせて観測点の設
定を行う第１２のステップと、前記シミュレーションを
実行する第１３のステップと、このシミュレーション出
力結果と出力期待値とが等しいか否かを判定する第１４
のステップと、この第１４のステップで肯定判定のとき
は前記シミュレーションの結果を正常とする第１５のス
テップとの処理を行うことを特徴とする論理回路遅延シ
ミュレータ装置が得られる。The input pattern changing means may include a first step of performing initial setting of variables and the like to specify the input pattern data, and a second step of specifying an output signal to be replaced with the undefined pattern. A third step of judging whether or not the output signal in the second step is in the input pattern data;
Affirmative determination in the step, a fourth step of designating the output signal if the output signal is operating at the n-times cycle of the fastest clock cycle; and whether the n is a positive integer A fifth step of determining
When a positive determination is made in the fifth step, a sixth step of setting the number of patterns of the input pattern data, a seventh step of setting the pattern number to “1”,
An eighth step of determining whether or not the pattern number is the multiple of n; and, if a negative determination is made in the eighth step, replacing the pattern of the output signal targeted for the pattern number with the indefinite pattern. A ninth step, a tenth step of incrementing the pattern number by 1,
Perform the processing of the eleventh step of judging whether or not the pattern number of the tenth step is equal to the number of patterns + 1, and
If a negative determination is made in step 1, the process returns to the eighth step and repeats a series of processing up to the tenth step until the pattern number becomes equal to the number of patterns +1 . A twelfth step of setting an observation point for the input pattern data in accordance with the fastest clock, a thirteenth step of executing the simulation, and whether the simulation output result is equal to the expected output value 14th to determine
And a fifteenth step of making the result of the simulation normal if the determination in step 14 is affirmative, thereby obtaining a logic circuit delay simulator apparatus .

【００１３】[0013]

【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.

【００１４】図１は本発明の論理回路遅延シミュレータ
の原理を説明するためのブロック図、図２は本発明の一
実施例の構成を示すブロック図である。FIG. 1 is a block diagram for explaining the principle of the logic circuit delay simulator of the present invention, and FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention.

【００１５】図１を参照すると、本発明の論理回路遅延
シミュレータ装置は、最も速いクロックとそのｎ倍（ｎ
は正の整数）の周期のクロックとの多相クロックに同期
して動作する被試験対象の論理回路の情報を記憶する記
憶手段１１と、この記憶手段１１に入力される入力パタ
ーンデータ１３の出力期待値は最も速いクロックに対す
る出力期待値を除くすべての出力期待値がそのｎ倍に当
たるパターンを除くすべてが不定パターンに置き換えら
れる入力パターン変更手段１２と、入力パターン変更手
段１２により変更された入力パターンに基づいて上記被
試験対象に対するシミュレーションを行いその出力結果
１５と出力期待値とが所望の関係にあるか否かを判定す
るシミュレーション実行手段１４とを備えている。Referring to FIG. 1, the logic circuit delay simulator apparatus of the present invention, the fastest clock that is n times (n
Is a positive integer) and a storage means 11 for storing information of a logic circuit under test operating in synchronization with a polyphase clock having a clock having a period of, and an output of input pattern data 13 inputted to the storage means 11 The expected value is an input pattern changing unit 12 in which all except for a pattern whose output expected value is n times as large as the output expected value for the fastest clock are replaced with an indefinite pattern, and an input pattern changed by the input pattern changing unit 12. And a simulation executing means 14 for simulating the object under test based on the above, and determining whether or not the output result 15 and the expected output value are in a desired relationship.

【００１６】図２に示す実施例の構成と図１における構
成との対応は次のとおりである。すなわち、記憶手段１
１に記憶されている被試験対象の論理回路の情報は回路
図情報２２に対応し、入力パターンデータ１３は入力パ
ターンデータ２３に対応し、入力パターン変更手段１２
およびシミュレーション実行手段１４は期待値変更シミ
ュレーションプログラム２１に対応する。The correspondence between the configuration of the embodiment shown in FIG. 2 and the configuration in FIG. 1 is as follows. That is, the storage unit 1
Information of a logic circuit under test which is stored in the 1 corresponds to the circuit diagram information 22, the input pattern data 13 corresponds to the input pattern data 23, the input pattern changing unit 12
The simulation executing means 14 corresponds to the expected value changing simulation program 21.

【００１７】図２を参照すると、本実施例の論理回路遅
延シミュレータ装置は、入力パターンデータ２３に含ま
れているある特定出力信号の期待値の特定パターンを不
定パターンに置き換えたのちシミュレーションを実際に
実行する期待値変更シミュレーションプログラム２１
と、被試験対象の論理回路の構成を表す回路図情報２２
と、論理素子の入力データとその期待値とで構成される
入力パターンデータ２３とを備えている。Referring to FIG. 2, the logic circuit delay simulator apparatus of this embodiment, after the simulation actually a specific pattern of the expected value of a particular output signal being included in the input pattern data 23 is replaced with undefined pattern Expectation value change simulation program 21 to be executed
And circuit diagram information 22 representing the configuration of the logic circuit under test
And input pattern data 23 composed of input data of a logic element and its expected value.

【００１８】次に、本実施例における動作について説明
する。Next, the operation of this embodiment will be described.

【００１９】図２において、入力パターンデータ２３は
期待値変更シミュレーションプログラム２１によってあ
る特定出力信号の期待値の特定パターンを不定パターン
に置き換え、新しくできた入力パターンデータについ
て、１パターンずつ回路図情報２２に基づき、期待値変
更シミュレーションプログラム２１によりシミュレーシ
ョンを行い、このシミュレーションで得られた出力デー
タと上記入力パターンデータに含まれている期待値とが
一致しているか否かの検証を行う。In FIG. 2, the input pattern data 23 is replaced by an expected value change simulation program 21 in which a specific pattern of an expected value of a specific output signal is replaced with an indefinite pattern. A simulation is performed by the expected value change simulation program 21 based on the above, and it is verified whether or not the output data obtained by the simulation matches the expected value included in the input pattern data.

【００２０】次に、図３，図４および図５を参照して図
２における期待値変更シミュレーションプログラムの処
理手順について説明する。Next, referring to FIG. 3, FIG. 4 and FIG.
The processing procedure of the expected value change simulation program in 2 will be described.

【００２１】図３，図４は本実施例における期待値変更
シミュレーションプログラムの処理の流れを示すフロー
チャートであり、図５は図３，図４において使用する入
力パターンデータのデータ構成の一例を示す図である。FIGS. 3 and 4 are flowcharts showing the flow of the processing of the expected value change simulation program in the present embodiment. FIG. 5 is a diagram showing an example of the data structure of the input pattern data used in FIGS. It is.

【００２２】なお、図３および図４において同じ連結記
号，，，を連結して一つのフローチャートとな
る。In FIG. 3 and FIG. 4, the same connection symbols are connected to form one flowchart.

【００２３】まず、変数等の初期設定を行い、入力パタ
ーンデータの指定を行う（ステップ３０１）。そして、
不定パターンに置き換える出力信号の指定を行う（ステ
ップ３０２）。First, initial setting of variables and the like is performed, and input pattern data is specified (step 301). And
An output signal to be replaced with an undefined pattern is designated (step 302).

【００２４】次に、ステップ３０２における出力信号が
入力パターンデータの中にあるか否かを判断する（ステ
ップ３０３）。Next, it is determined whether or not the output signal in step 302 is present in the input pattern data (step 303).

【００２５】ステップ３０３で否定判定（ＮＯ）のとき
は、ステップ３０２に戻って出力信号を再設定する。ま
た肯定判定（ＹＥＳ）のときは、その出力信号が最も速
く動作するクロックの周期のｎ倍の周期で動作していた
ならばこのｎを指定する（ステップ３０４）。If a negative determination (NO) is made in step 303, the process returns to step 302 to reset the output signal. When the determination is affirmative (YES), if the output signal is operating at a cycle n times the cycle of the clock that operates fastest, this n is designated (step 304).

【００２６】次いで、上記ｎが正の整数なのか否かの判
断を行う（ステップ３０５）。Next, it is determined whether n is a positive integer (step 305).

【００２７】ステップ３０５で否定判定（ＮＯ）のとき
は、ステップ３０４に戻ってｎを指定し直す。また肯定
判定のときは、入力パターンデータのパターン数の設定
を行う（ステップ３０６）。If the determination in step 305 is negative (NO), the flow returns to step 304 to re-specify n. When the determination is affirmative, the number of patterns of the input pattern data is set (step 306).

【００２８】次に、パターン番号を「１」にし（ステッ
プ３０７）、パターン番号がｎの倍数であるか否かを判
定する（ステップ３０８）。Next, the pattern number is set to "1" (step 307), and it is determined whether or not the pattern number is a multiple of n (step 308).

【００２９】ステップ３０８で否定判定（ＮＯ）のとき
は、そのパターン番号の対象となる出力信号のパターン
を不定パターンに置き換える処理を行ったのち（ステッ
プ３０９）、パターン番号を＋１するインクリメントを
行う（ステップ４０１）。またステップ３０８で肯定判
定（ＹＥＳ）、つまりパターン番号がｎの倍数のとき
は、そのままステップ４０１に進む。If a negative determination (NO) is made in step 308, a process of replacing the pattern of the output signal which is the object of the pattern number with an undefined pattern is performed (step 309), and then the pattern number is incremented by +1 (step 309). Step 401). If the result of the determination in step 308 is affirmative (YES), that is, if the pattern number is a multiple of n, the process proceeds directly to step 401.

【００３０】次に、ステップ４０１でパターン番号が
「パターン数＋１」の値と等しいか否かを判定する（ス
テップ４０２）。Next, at step 401, the pattern number is
It is determined whether the value is equal to the value of “the number of patterns + 1” (step 402).

【００３１】ステップ４０２で否定判定（ＮＯ）のとき
は、ステップ３０８に戻ってステップ４０１までの一連
の処理を行う。そしてこの処理をパターン番号がパター
ン数＋１になるまで繰り返す。If a negative determination (NO) is made in step 402, the flow returns to step 308 to perform a series of processing up to step 401. This process is repeated until the pattern number becomes the number of patterns + 1 .

【００３２】この一連の処理ののち新しく作成された入
力パターンデータに対して最も速いクロックに合わせて
観測点の設定を行う（ステップ４０３）。After this series of processing, an observation point is set for the newly created input pattern data in accordance with the fastest clock (step 403).

【００３３】そして、シミュレーションを実行し（ステ
ップ４０４）、シミュレーション出力結果と出力期待値
とが等しいかどうかを判断する（ステップ４０５）。Then, a simulation is executed (step 404), and it is determined whether the simulation output result is equal to the expected output value (step 405).

【００３４】ここで、肯定判定（ＹＥＳ）のときは、シ
ミュレーション結果が正常として（ステップ４０７）終
了する。また否定判定（ＮＯ）のときは、入力パターン
データの変更を行い（ステップ４０６）、ステップ３０
１に戻ってステップ４０５までの処理を再び行う。If the determination is affirmative (YES), the simulation result is determined to be normal (step 407), and the process ends. If the determination is negative (NO), the input pattern data is changed (step 406), and step 30 is executed.
Returning to step 1, the processing up to step 405 is performed again.

【００３５】なお、図５において、ＰＮ＝１０はパター
ン数が１０であることを表し、第１パターン目のデータ
０００００；第２パターン目のデータ０１０１０；第３
パターン目のデータ１０１０１；……，第１０パターン
目のデータ０１０１０が示されている。In FIG. 5, PN = 10 indicates that the number of patterns is 10, and data 0000 of the first pattern; data 01010 of the second pattern;
Pattern data 10101;..., The tenth pattern data 01010 are shown.

【００３６】例えば第１０パターン目のデータは、入力
データＩＮ−ＪＡＣＫ ＡＡ，ＢＢ，ＣＣに対する入力
パターンがそれぞれ（左から）０，１，０であり、出力
データＯＵＴ−ＪＡＣＫ ＤＤ，ＥＥに対する出力期待
値がそれぞれ１，０であることを表している。For example, in the data of the tenth pattern, input patterns for input data IN-JACK AA, BB, and CC are 0, 1, and 0 (from the left), respectively, and output expectation for output data OUT-JACK DD, EE. The values are 1 and 0, respectively.

【００３７】[0037]

【発明の効果】以上説明したように本発明は、多相クロ
ックに基づいて動作する論理回路に入力される出力期待
値を、最も速いクロックに対する出力期待値を除くすべ
ての出力期待値がそのｎ倍数に当たるパターンを除くす
べてのパターンを不定パターンに置き換えて被試験対象
のシミュレーションを行うことにより、技術者の手間を
削減するとともに、シミュレーション時間を低減するこ
とができるという効果を有する。The present invention described above, according to the present invention, the output expectation value is input to the logic circuit operating on the basis of a multi-phase clock, all of the output expected values except the output expectation value against the fastest clock effect all patterns except a pattern which corresponds to the n-times speed by performing a simulation of the tested <br/> replaced with undefined pattern, while reducing the labor of technicians, that it is possible to reduce the simulation time Having.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の論理回路遅延シミュレータの原理を説
明するためのブロック図である。FIG. 1 is a block diagram for explaining the principle of a logic circuit delay simulator according to the present invention.

【図２】本発明の一実施例の構成を示すブロック図であ
る。FIG. 2 is a block diagram showing a configuration of one embodiment of the present invention.

【図３】本実施例における期待値変更シミュレーション
プログラムの処理の流れを示す部分フローチャートであ
る。FIG. 3 is a partial flowchart showing a flow of processing of an expected value change simulation program in the embodiment.

【図４】本実施例における期待値変更シミュレーション
プログラムの処理の流れを示す部分フローチャートであ
る。FIG. 4 is a partial flowchart showing a flow of processing of an expected value change simulation program in the embodiment.

【図５】図３，図４において使用する入力パターンデー
タのデータ構成の一例を示す図である。FIG. 5 is a diagram showing an example of a data configuration of input pattern data used in FIGS. 3 and 4;

【図６】（ａ）は従来の論理回路遅延シミュレータの一
例の回路図、図６（ｂ）は同図（ａ）における各クロッ
クと各出力とのタイミング図である。FIG. 6A is a circuit diagram of an example of a conventional logic circuit delay simulator, and FIG. 6B is a timing diagram of each clock and each output in FIG.

【符号の説明】[Explanation of symbols]

１１ 記憶手段 １２ 入力パターン変更手段 １３，２３ 入力パターンデータ １４ シミュレーション実行手段 １５ 出力結果 ２１ 期待値変更シミュレーションプログラム ２２ 回路図情報 ５１，５２ 組合わせ回路 ５３，５４ フリップフロップ（ＦＦ）11 storage means 12 input pattern change means 13, 23 input pattern data 14 simulation execution means 15 output result 21 expected value change simulation program 22 circuit diagram information 51, 52 combination circuit 53, 54 flip-flop (FF)

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 G01R 31/28 Continuation of the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G06F 17/50 G01R 31/28

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 クロック同期の関係は最も速いクロック
に対し，そのｎ倍（ｎは正の整数）の周期のクロックに
同期して動作している被試験対象の論理回路の情報を記
憶する記憶手段と、この記憶手段に入力される入力パタ
ーンデータの出力期待値は前記最も速いクロックに対す
る出力期待値を除くすべての出力期待値がその前記ｎ倍
に当たるパターンを除くすべてのパターンを不定パター
ンに置き換える入力パターン変更手段と、その変更され
た前記入力パターンデータに基づいて前記被試験対象に
対するシミュレーションを行いその出力結果と前記出力
期待値とが所望の関係にあるか否かを判定するシミュレ
ーション実行手段とを備えることを特徴とする論理回路
遅延シミュレータ装置。1. A memory for storing information on a logic circuit under test operating in synchronization with a clock having a cycle of n times (n is a positive integer) the fastest clock in relation to clock synchronization. Means and the expected output value of the input pattern data input to the storage means are all patterns except for the pattern whose output expected value is n times as large as the expected output value except the output expected value for the fastest clock. Input pattern changing means, and simulation executing means for performing a simulation on the device under test based on the changed input pattern data and determining whether an output result and the output expected value have a desired relationship. A logic circuit delay simulator device comprising: 【請求項２】 前記入力パターン変更手段は、変数等の
初期設定を行って前記入力パターンデータの指定を行う
第１のステップと、前記不定パターンに置き換える出力
信号の指定を行う第２のステップと、この第２のステッ
プにおける出力信号が前記入力パターンデータの中にあ
るか否かを判断する第３のステップと、この第３ステッ
プにおいて肯定判定のときはその出力信号が前記最も速
いクロックの周期の前記ｎ倍の周期で動作していたなら
ばこのｎを指定する第４のステップと、前記ｎが正の整
数なのかどうかの判断を行う第５のステップと、この第
５のステップにおいて肯定判定のときは前記入力パター
ンデータのパターン数の設定を行う第６のステップと、
パターン番号を「１」にする第７のステップと、このパ
ターン番号が前記ｎ倍数であるか否かを判定する第８の
ステップと、この第８のステップにおいて否定判定のと
きはそのパターン番号の対象となる出力信号のパターン
を前記不定パターンに置き換える第９のステップと、前
記パターン番号を＋１する第１０のステップと、この第
１０のステップのパターン番号が前記パターン数＋１と
等しいか否かを判定する第１１のステップとの処理を行
い、前記シミュレーション実行手段は、前記第１１のス
テップで否定判定のときは前記第８のステップに戻って
前記第１０のステップまでの一連の処理をパターン番号
が前記パターン数＋１と等しくなるまで繰り返しこの一
連の処理の後新しく作成された入力パターンデータに対
して前記最も速いクロックに合わせて観測点の設定を行
う第１２のステップと、前記シミュレーションを実行す
る第１３のステップと、このシミュレーション出力結果
と出力期待値とが等しいか否かを判定する第１４のステ
ップと、この第１４のステップで肯定判定のときは前記
シミュレーションの結果を正常とする第１５のステップ
との処理を行うことを特徴とする請求項１記載の論理回
路遅延シミュレータ装置。2. A first step of performing initial setting of variables and the like to specify the input pattern data, and a second step of specifying an output signal to be replaced with the indefinite pattern. A third step of judging whether or not the output signal in the second step is in the input pattern data, and if the output signal is affirmative in the third step, the output signal is the cycle of the fastest clock. If the operation has been performed at the cycle of n times the above, a fourth step of designating the n, a fifth step of determining whether the n is a positive integer, and an affirmative in the fifth step A sixth step of setting the number of patterns of the input pattern data when determining;
A seventh step of setting the pattern number to "1"; an eighth step of determining whether the pattern number is the multiple of n; and a negative determination of the pattern number if a negative determination is made in the eighth step. A ninth step of replacing the pattern of the target output signal with the indefinite pattern, a tenth step of incrementing the pattern number by 1, and a pattern number of the tenth step being the pattern number + 1.
The simulation executing means performs processing of an eleventh step of determining whether or not they are equal to each other. When a negative determination is made in the eleventh step, the simulation execution means returns to the eighth step and performs a series of steps up to the tenth step. A twelfth step of repeating the above processing until the pattern number becomes equal to the number of patterns + 1, and setting an observation point in accordance with the fastest clock for newly created input pattern data after this series of processing; A thirteenth step of executing the simulation, a fourteenth step of determining whether or not the simulation output result is equal to the expected output value, and a positive result of the simulation in the fourteenth step. 2. The logic circuit delay simulation according to claim 1, wherein the processing is performed with the fifteenth step of normalizing. Apparatus.