JPS6394667A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To realize isolation between elements without employing an isolating diffused layer by a method wherein a depletion layer spread in a 2nd conductivity type layer directly below an electrode is brought into contact with a depletion layer produced by a p-n junction between a first conductivity type substrate and the 2nd conductivity type layer. CONSTITUTION:A p-type epitaxial layer 2 is formed on an n-type silicon substrate 1 by epitaxial growth and further a silicon oxide film 3 is laminated on the epitaxial layer 2 and an Al electrode 4 is formed on a part of the oxide film 3. A channel-doped type p-type MOS FET is formed by providing an Al gate electrode 6 on the p-type epitaxial layer 2 with the oxide film 3 between. Even if the p-type layer 2 and the substrate 1 are made to be equipotential by grounding the electrode 4, a depletion layer 52 produced by the electrode 4 is contacted with a depletion layer 51 produced by the p-n junction between the epitaxial layer 2 and the substrate 1 to form an element isolation layer 5. As a depletion layer 53 produced directly below the gate electrode 6 is also contacted with the depletion layer 51 of the p-n junction between the n-type substrate 1 and the p-type layer 2, a source 71 and a drain 72 are electrically separated from each other. Therefore, this FET is of normally-OFF type.

Description

【発明の詳細な説明】[Detailed description of the invention] 【発明の属する技術分野】[Technical field to which the invention pertains]

本発明は、第−Ｒ電形の半導体基板上に設けられた第二
Ｒ電形の半導体層に分離層を介して複数の素子を集積し
た半導体集積回路に関する。The present invention relates to a semiconductor integrated circuit in which a plurality of elements are integrated on a second R-type semiconductor layer provided on a -R-th type semiconductor substrate with a separation layer interposed therebetween.

【従来技術とその問題点】[Prior art and its problems]

半導体集積回路の個別素子の分離のために、第−ｇ電形
の基板上に設けられた第二導電形のエピタキシャル層を
貫通して基板に達する第一２１！電形の拡散層を形成す
ることによって生ずるＰＮ接合を利用することは公知で
ある。しかしこのような分離拡散層は拡散深さが深いた
め、その形成に時間を要する欠点があり、また隣接素子
との間に寄生素子が生ずるおそれがある。In order to separate individual elements of a semiconductor integrated circuit, the first 21! It is known to utilize a PN junction created by forming an electrically shaped diffusion layer. However, since such an isolation diffusion layer has a deep diffusion depth, it has the drawback that it takes time to form, and there is also a risk that a parasitic element may be generated between adjacent elements.

【発明の目的】[Purpose of the invention]

本発明は、上述の欠点を除いて分離拡散層を用いないで
素子間の分離を行った半導体集積回路を提供することを
目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit in which elements are isolated without using an isolation diffusion layer, except for the above-mentioned drawbacks.

【発明の要点】[Key points of the invention]

本発明は、第一導電形の半導体基板上に設けられた第二
導電形の層の上に絶縁膜を介して電極を備え、その際電
極の直下の第二導電形の層に広がる空乏層が第一導電形
の基板と第二導電形の層の間のｐｎ接合による空乏層に
接触していることにより、電極あるいは半導体層に電圧
を印加しなくても素子分離層が形成され、上述の目的を
達成するものである。The present invention provides an electrode on a layer of a second conductivity type provided on a semiconductor substrate of a first conductivity type with an insulating film interposed therebetween, and in this case, a depletion layer spreads in the layer of the second conductivity type directly below the electrode. is in contact with the depletion layer formed by the pn junction between the substrate of the first conductivity type and the layer of the second conductivity type, so that an element isolation layer is formed without applying a voltage to the electrode or the semiconductor layer, and as described above. The goal is to achieve the following objectives.

【発明の実施例】[Embodiments of the invention]

第１図は、本発明の一実施例の素子分離層部分を示し、
シリコン基板ｌはｎ形でドナー濃度１０”／ｃｗｈ”で
あり、主面は（１００）面である。その上にエピタキシ
ャル成長により０．３−の厚さでアクセプタ濃度１０”
／ｃｍ’のｐ形Ｎ２が、さらにその上に厚さ２２０人の
シリコン酸化膜３が積層され、酸化膜３の上の一部分上
にＡｊＷｉ４が形成されている。ｎ形態板１およびＡＪ
　′ｒｉｆｆｉ　４を接地した場合、ｎ形態板１とｐ形
層２の間のｐｎ接合の作り出す空乏１５１と、Ａ７電極
４の直下に生ずる空乏層５２は図にそれぞれ斜線を引い
て示したように一部が重なり合っている。 以下、空乏１’！５１．５２が重なる理由を説明する。 先ず記号を次のように定める。 φＨ＝金属の仕事関数 φ、：半導体の仕事関数 Ｑｓｓ：半導体・酸化膜界面の固定電荷Ｃｏｗ：酸化膜
容１．Ｃ０Ｘ−ε。８εｏ／ｉｏｘε０に二酸化膜の比
誘電率 ε。：真空の誘電率 ｔｏＸ：酸化膜厚 １φｆ１　：不純物半導体と真性半与体の仕事関数の差 ε、：半導体の比誘電率 ｑ　：素１！荷 Ｎ、ニアクセブタ濃度 ＮＢ　：ドナー濃度 ｘ４　：空乏層の厚さ １φ。ｌ　　：ｐｎ接合の拡散電位の絶対値さて、ＭＯ
３構造のしきい値電圧■、は、ｐ形半導体に対しては、
次の式で与えられる。 Ｖｙ−φｎ　　ａｓ　　Ｑｓｓ／　ＣＯＸ　＋　２１φ
ｆ１＋２ａ　３　ａ　ＯＱ　Ｎａ　ｌφｔ　ｌ　／　Ｃ
ＯＸ　　−１１１Ｍに対してはφｎ　＝　４．１　ｅＶ
、　５ｉ（ｈに対してはε。８＝３．９．Ｓｉに対して
はε、−１２で、Ｓｉの（１００）面に対してＱｓｓ”
　１．４　Ｘｌ０−＠Ｃ／ｃ＋４、φｓ　＝　５．０７
ｅＶ。 １φｔ　ｌ　　＝０．３７ｅＶとすると、第１図の構造
では■。 −〇となる。したがって、このＭＯ３構造では、ｐ形Ｆ
３２とＡ７電極４の間に電圧を印加しなくてもｐ形ＰＪ
２・酸化膜３界面では半導体層の４電形が強反転してお
り、界面の電位は周囲のｐ形層に比べ、２１φｔ　ｌ　
／　ｑ　＝０．７４Ｖだけ高い、このとき界面からｐ形
層２内にのびる空乏層５２の厚さｘ４は次の通りである
。 ｘａ−Ｊ２εＳεＧ−２１φｔ　ｌ　／　ｑ　Ｎａ＝０
．３１４　ｔｎａ一方、ｎ形態板１とｐ形層２の間のｐ
ｎ接合の深さは０．３−だから、当然この空乏Ｊ！５２
はｐｎ接合の空乏層５１に接触する。したがって、ＡＪ
［４，ｐ形居２．基板１の間に電圧を印加しなくても、
空乏層による素子分離が達成される。ｐ形層にマイナス
電圧を印加しても空乏層が縮むことはないから、素子分
離は保たれる。 第２図ｆａｌ、（ｂｌは、末完明番と基づく素子分離層
を用いて分離したチャネルドープ型の９ＭＯＳＦＥＴの
実施例を示し、図（ａｌは平面図１図ｔｂｌは断面図で
第１図と共通の部分には同一の符号が付されている。平
面図において二重斜線を施した部分は、第５図において
も同様にその上に電極あるいは配線が設けられない領域
を示している。チャネルドープ型の９ＭＯＳＦＥＴは、
ｐ形エピタキシャル層２の上に酸化膜３を介してＭゲー
ト電極６を設けることによって形成される。このＦＥＴ
は、分離領域のＡ７ｔｆｉ４によって囲まれ、ゲート電
極６と分離電極４の間には、広い側ではその下のｐ形層
２にソース７１．ドレイン７２が存在して配線９に接触
部１０で接続され、狭い側ではわずかな間隔ｄを残して
いる０分離Ｔ４ｉ４．酸化膜３．　　ｐ形エピタキシャ
ル層２．ｎ形態板１が第１図の場合と同様に形成されて
いれば、電極４を接地してｐ形層２）基板１と同電位に
しても、ｉｔ！Ｆｊ４が作り出す空乏層とエピタキシャ
ル層２．基板ｌの間のｐｎ接合の空乏層が接触し素子分
離層５となる。同様にゲート電極６の直下に生ずる空乏
層５３もｎ形態板１．ｐ形Ｆ１２の間のｐｎ接合の空乏
１１５５１に接触するため、ソース７１．ドレイン７２
間を電気的に遮断する。したがって、このＦＥＴはノー
マリ・オフ型である。 第３図は、分離電極４とゲート電極６の間の間隔の狭い
側の部分を示し、チャネルドープ型ＭＯＳＦＥＴの遮断
が完全であるためには、ソース・ドレイン間が空乏層に
よってすき間なく埋められなければならない、そのため
には、前述の数値を用いて第３図において次の条件が満
たされなければならない。 ＝０．４４μｍ すなわち、第２図ｆａｔにおける分ＢＴＦ１礒４とゲー
ト電極６との間隔ｄが０．４４μ以下であればよい。 このようなＭＯＳＦＥＴにおいて、ソース７１゜ドレイ
ン７２．基板ｌ、ゲート電極６をすべて接地した場合、
前述したようにオフ状態となり、ソース・ドレイン間に
電流を流すことができない０次にゲート電極に適切な負
電圧を印加すると、ゲート電極の作り出す空乏層５３が
収縮して第２図中）に示すようにｐｎ接合の空乏層５１
から離れオン状態になる。このとき、ドレインに負電圧
を印加すると、正孔がソースからドレインに流れる。ド
レイン電圧を下げていくと、はじめはドレイン電流は増
えていくが、ｐｎ接合とゲート電極の作り出す空乏層に
はさまれた電流経路が次第に狭くなってピンチオフを起
こし、その後は電流は増えなくなる。 第４図１ａ１〜（ｇｌは第２図に示した集積回路の製造
工程を示し、図（ａｌに示すｎ形シリコン基板１の上に
図山）のようにｐ形エピタキシャル層２を形成しさらに
その上に図（Ｃ１のようにシリコン酸化膜３を形成する
０次に図＋ｄｌに示す分離電極４とゲート電極６をＡ７
ＪＩの蒸着、パターニングで同時に形成したのち、図＋
ｅ）のように眉間絶縁膜８で被覆し、さらに図（ｆ）の
ようにコンタクトホール１１を形成、最後に図ｔａｎに
示す配線９を形成する。配線９には、インジウム、白金
など、仕事関数がｐ形層２より大きい金属を用いれば、
９０層を介在させることなしに直接オーミック接触を形
成できる。 第５図は、本発明に基づき空乏層による素子分離を用い
たＣＭＯＳインバータを示し、（ａｌが平面図、　（ｂ
ｌが断面図で第２図と共通の部分には同一の符号が付さ
れている。第６図はその等価回路図で、６１はｎ　ＭＯ
Ｓ　Ｆ　ＥＴ、　６２はｐＭＯＳＦＥＴを示す。 第５図においてはドナー濃度１０’／ＣＭコ、　（１０
０）面のｎ形Ｓ１基板１の上に形成された厚さ０．３　
ｕｒｎ　、アクセプタ濃度Ｉ　Ｘ　１０”　／　ｃｍ”
のｐ形層２内に厚さ０．２５ｘ、　　ドナー？７２度Ｉ
　Ｘ　１０”　／　ｃｔａ”のｎウェル１２を設け、そ
の中にチャネルドープ型ｎ　Ｍ　ＯＳ　Ｆ　ＥＴ６１を
設けた。一方、チャネルドープ型ｐＭＯＳＦＥＴ６２は
、第２図の場合と同様にｐ形層２内に設けた。シリコン
酸化膜３の厚さは７０人であり、分離電極４．ゲー）　
’ｉｊｔ　Ｆｉ　６はＭで形成した。ゲート電極と分離
電極の狭い側の間隙ｄは０．４４−以下である。 配線９には仕事関数がｐ形１ｆｆｌより大きいインジウ
ム、白金などを用いれば、ｐｉｌｌ！７２と直接にオー
ミック接触を形成できるが、ｎウェル１２には図示しな
いｎ゛層を介在させなければオーミック接触を形成でき
ない、しかし、ｐ形Ｊ１２．ｎウェル１２の濃度を１０
”／ｃｍ’以上とすれば、配線９にアルミニウムを用い
て直接オーミック接触を形成できる。 次に、このＣＭＯ３において、ｐ形層２とその上の分ｔ
ｊＪ　Ｔ４４Ｍ　４　、　　ｎウェル１２とその上の分
Ｍ　？ｆｆ　Ｊ’ｆｆ１４をそれぞれ同電位にしても素
子分離できる理由を説明する。この場合、ｎウェルのな
い領域における第２図に示した実施例との相違は、酸化
膜３が薄くなっている点でけである。この領域のｋｌ電
捲４．酸化膜３．　　ｐ形石２のＭＯ３構造のしきい値
電圧■７は、ｆｌ１式より■７く０となる。したがって
、ｐ形層２．酸化膜３の界面においてｐ形層の感電形は
強反転している。それ故、第２図の場合と全く同様にｐ
形ｒｒ！Ｊ２．Ａ１電掻４を同電位にしたとき、および
ｐ形層だけに負電圧を印加したとき、上下の空乏層の接
触により素子分離層が形成される。一方、ｎウェルの領
域では、Ａ７電Ｊ！ｉｉ　４　。 酸化膜３．ｎウェル１２のＭＯ３構造におけるしきいイ
直Ｎ　圧Ｖ　ｔ　ハ、１１１ニオイテｌφｒ　Ｉ　　−
０，３７とすると■？−〇となる。したがって、ｎウェ
ル１２とＡ７　ｊ３　ｊ！ｉ　４の間にバイアスを加え
ないとき、酸化膜３、ｎウェル１２の界面において半導
体の感電形が反転しており、界面の電位は周囲のｎ影領
域に比較して２１φｒ　ｌ　　ｑ　＝０．７４Ｖだけ低
くなっている。 この結果、界面からのびる空乏層の厚さｘ４は次の通り
となる。 Ｘａ　−２ｔｓｇｏ・２　ｌφｔ　ｌ　ｑＮｏ　−０，
３１４ｔｎｓｎウェル１２とｐ形Ｎ２との間のｐｎ接合
の深さは０．２５μであるから、この空乏層５４は当然
その下のｐｎ接合の空乏層と接触し、素子分離が行われ
る。 、〕のようなＣＭＯＳインバータの入力Ｖｉｍとして十
分低い電圧を印加すると、ｐＭＯＳＦＥＴ６２はゲート
直下の空乏層５３が収縮してオンするが、ｎＭＯ３ＦＥ
７６１はゲート直下の空乏】５５が広がってオフする。 したがって９ＭＯＳＦＥＴはオンしても電流が流れない
、すると、ｐ　ＭＯＳ　Ｆ　ＥＴのソース７１．ドレイ
ン７２間の電位差はＯとなり、ｖ、、、、ｔｍｖ、、と
なる、第５Ｕ！Ｊ（ｂｌはこの状態を示している。入力
ｖｉ、、として十分高い電圧を印加すると、ｎＭＯＳＦ
ＥＴ６１はゲート直下の空乏層５５が収縮してオンする
が、９ＭＯ５ＦＥＴ６２はゲート直下の空乏層５３が広
がってオフする。したがって、ｎＭＯＳＦＥＴ６２がオ
ンしても電流が流れない。 するとｎＭＯ３ＦＥ”ｒ６１のソース７１．　　ドレイ
ン７２間の電流は０になり、■。５．−〇となる。 以上の実施例のｐとｎを逆にすることもできる。 また、Ａ７電掻の代わりにドープした多結晶シリコンａ
ｉを用いることもできる。さらに、バイポーラＩＣにお
いて本発明に基づく空乏層による素子分離を行うことも
可能である。 【発明の効果］ 本発明によれば、基板との間にｐｎ接合を形成する層上
に絶縁膜を介して電極を設けることにより、電極に電圧
を印加しなくても空乏層の接触により素子分離層が形成
され、分離拡散工程が不要となり、分離拡散層による寄
生素子の形成のおそれもなくなる。さらにこの素子分離
層を用いてチャネルドープ型ＭＯ５ＦＥＴを含むＩＣを
製造すれば、素子分！１ｆｆｉＢ５部分を共通工程で形
成できるばかりでなく、従来のＭＯ３ＩＣに（らぺて次
の利点をもつ。 ＋１１ソース・ドレインの選択的不純物拡散領域は、動
作原理上設ける必要がない。 （２）シたがって、従来のＭゲートＭＯ３ＩＣのように
製造工程におけるソース・ドレインの不純物拡散領域と
ゲート電極の位置合わせ誤差がなくなる。 （３１ｐ　Ｍ　ＯＳ　Ｆ　ＥＴあるいはｎＭＯＳＦＥＴ
の一方のみを用いてＩＣを作る場合、ＦＥＴの配置。 形状１寸法は、すべての拡散工程を終えた後にゲートお
よび分Ｅｌ　’Ｒｉのパターニングによって決まる。し
たがって、異なる回路のＩＣについて、製造工程を終わ
り近くまで共通化できる。 （４）　ＣＭ　ＯＳを構成しても、ｐｎｐｎｆｌ造がで
きないため寄生サイリスクが発生し得ない。 （５）ソース・ドレインのｐｎ接合の降伏やパンチスル
ーが起こり得ない。FIG. 1 shows an element isolation layer portion of an embodiment of the present invention,
The silicon substrate l is n-type, has a donor concentration of 10''/cwh'', and has a (100) main surface. On top of that, by epitaxial growth, the acceptor concentration is 10" with a thickness of 0.3".
A p-type N2 of /cm' is further laminated thereon, and a silicon oxide film 3 with a thickness of 220 mm is laminated thereon, and AjWi4 is formed on a portion of the top of the oxide film 3. n-form plate 1 and AJ
When 'riffi 4 is grounded, the depletion 151 created by the pn junction between the n-type plate 1 and the p-type layer 2 and the depletion layer 52 generated directly under the A7 electrode 4 are shown by diagonal lines in the figure. Some overlap. Below is Depletion 1'! The reason why 51 and 52 overlap will be explained. First, the symbols are defined as follows. φH=work function of metal φ,: work function of semiconductor Qss: fixed charge at semiconductor/oxide film interface Cow: oxide film capacity 1. COX-ε. 8εo/ioxε0 is the relative dielectric constant ε of the dioxide film. : Vacuum dielectric constant to load N, near donor concentration NB: donor concentration x4: depletion layer thickness 1φ. l : Absolute value of diffusion potential of pn junction Now, MO
The threshold voltage ■ of the three structures is, for a p-type semiconductor,
It is given by the following formula. Vy-φn as Qss/ COX + 21φ
f1+2a 3 a OQ Na lφt l / C
For OX -111M φn = 4.1 eV
, 5i (ε for h. 8 = 3.9. ε for Si, -12, Qss for the (100) plane of Si
1.4 Xl0-@C/c+4, φs = 5.07
eV. If 1φt l =0.37eV, then ■ in the structure shown in FIG. −〇. Therefore, in this MO3 structure, p-type F
P-type PJ without applying voltage between 32 and A7 electrode 4
2. At the interface of the oxide film 3, the 4 electric type of the semiconductor layer is strongly inverted, and the potential of the interface is 21φt l compared to the surrounding p-type layer.
/q=0.74V higher, in this case the thickness x4 of the depletion layer 52 extending from the interface into the p-type layer 2 is as follows. xa-J2εSεG-21φt l / q Na=0
．． 314 tna On the other hand, p between n-type plate 1 and p-type layer 2
Since the depth of the n junction is 0.3-, naturally this depletion J! 52
contacts the depletion layer 51 of the pn junction. Therefore, A.J.
[4, p form 2. Even if no voltage is applied between the substrates 1,
Element isolation is achieved by the depletion layer. Even if a negative voltage is applied to the p-type layer, the depletion layer does not shrink, so device isolation is maintained. Figure 2 (fal, (bl) shows an example of a channel-doped 9MOSFET isolated using an element isolation layer based on the final complete pattern, and Figure (al is a plan view, Figure 1 is a cross-sectional view. The same reference numerals are given to the common parts.The double hatched parts in the plan view similarly indicate the areas on which no electrodes or wiring are provided in FIG. The channel doped type 9 MOSFET is
It is formed by providing an M gate electrode 6 on the p-type epitaxial layer 2 with an oxide film 3 interposed therebetween. This FET
are surrounded by the isolation region A7tfi4, and between the gate electrode 6 and the isolation electrode 4, the source 71. is connected to the underlying p-type layer 2 on the wide side. A drain 72 is present and connected to the wiring 9 at a contact 10, leaving a small spacing d on the narrow side at 0 separation T4i4. Oxide film 3. p-type epitaxial layer 2. If the n-type plate 1 is formed in the same way as in FIG. 1, even if the electrode 4 is grounded and has the same potential as the p-type layer 2) and the substrate 1, it! Depletion layer and epitaxial layer created by Fj4 2. The depletion layer of the pn junction between the substrates 1 contacts to form an element isolation layer 5. Similarly, the depletion layer 53 formed directly under the gate electrode 6 is also formed in the n-type plate 1. The source 71 . drain 72
electrically isolate the Therefore, this FET is a normally off type. FIG. 3 shows the narrow side part between the separation electrode 4 and the gate electrode 6. In order for the channel-doped MOSFET to be completely cut off, the gap between the source and drain must be filled with a depletion layer. For this purpose, the following conditions must be met in FIG. 3 using the aforementioned numerical values. =0.44 μm That is, the distance d between the BTF 1 and the gate electrode 6 in fat in FIG. 2 should be 0.44 μm or less. In such a MOSFET, the source 71°, the drain 72. When the substrate l and gate electrode 6 are all grounded,
As mentioned above, when an appropriate negative voltage is applied to the zero-order gate electrode, which is in the off state and no current can flow between the source and drain, the depletion layer 53 created by the gate electrode contracts, resulting in the state (in Figure 2). As shown, the depletion layer 51 of the pn junction
away from the device and turn on. At this time, when a negative voltage is applied to the drain, holes flow from the source to the drain. When the drain voltage is lowered, the drain current initially increases, but the current path between the pn junction and the depletion layer created by the gate electrode gradually narrows, causing pinch-off, and the current no longer increases. 4.1a1-(gl shows the manufacturing process of the integrated circuit shown in FIG. 2, in which a p-type epitaxial layer 2 is formed on the n-type silicon substrate 1 shown in al) as shown in the figure On top of that, a silicon oxide film 3 is formed as shown in Figure C1.
After forming JI at the same time by vapor deposition and patterning,
It is covered with a glabellar insulating film 8 as shown in e), and further a contact hole 11 is formed as shown in FIG. If a metal such as indium or platinum, whose work function is larger than that of the p-type layer 2, is used for the wiring 9,
Direct ohmic contact can be formed without intervening 90 layers. FIG. 5 shows a CMOS inverter using element isolation by a depletion layer based on the present invention, (al is a plan view, (b
1 is a cross-sectional view, and parts common to those in FIG. 2 are given the same reference numerals. Figure 6 is its equivalent circuit diagram, where 61 is n MO
S FET, 62 indicates pMOSFET. In Figure 5, the donor concentration is 10'/CM, (10
0) formed on the n-type S1 substrate 1 with a thickness of 0.3
urn, acceptor concentration I x 10"/cm"
In the p-type layer 2 of 0.25x thickness, donor? 72 degrees I
An n-well 12 of x 10"/cta" was provided, and a channel-doped nMOS FET 61 was provided therein. On the other hand, a channel-doped pMOSFET 62 was provided in the p-type layer 2 as in the case of FIG. The thickness of the silicon oxide film 3 is 70 mm, and the thickness of the separation electrode 4. game)
'ijt Fi 6 was formed by M. The gap d between the gate electrode and the separation electrode on the narrow side is 0.44- or less. If indium, platinum, etc., which has a work function larger than p-type 1ffl, is used for the wiring 9, the pill! Although an ohmic contact can be formed directly with the p-type J12. The concentration of n-well 12 is set to 10
If it is more than "/cm', a direct ohmic contact can be formed using aluminum for the wiring 9. Next, in this CMO3, the p-type layer 2 and the layer t above it can be formed.
jJ T44M 4, n well 12 and above M? The reason why elements can be separated even if ff J'ff14 are set to the same potential will be explained. In this case, the only difference from the embodiment shown in FIG. 2 in the region without the n-well is that the oxide film 3 is thinner. KL electric winding in this area 4. Oxide film 3. The threshold voltage ■7 of the MO3 structure of the p-type stone 2 becomes ■7×0 from the fl1 formula. Therefore, p-type layer 2. At the interface of the oxide film 3, the electric shock type of the p-type layer is strongly inverted. Therefore, just as in the case of Fig. 2, p
Shape rr! J2. When the A1 electrode 4 is set to the same potential and when a negative voltage is applied only to the p-type layer, an element isolation layer is formed by contact between the upper and lower depletion layers. On the other hand, in the n-well area, A7 electric J! ii 4. Oxide film 3. Threshold N pressure V t in MO3 structure of n-well 12, 111 nitride lφr I −
If it is 0.37, ■? −〇. Therefore, n-well 12 and A7 j3 j! When no bias is applied during i4, the electric shock type of the semiconductor is reversed at the interface between the oxide film 3 and the n-well 12, and the potential at the interface is 21φr l q =0. It is lower by 74V. As a result, the thickness x4 of the depletion layer extending from the interface is as follows. Xa −2tsgo・2 lφt l qNo −0,
Since the depth of the pn junction between the 314tnsn well 12 and the p-type N2 is 0.25μ, this depletion layer 54 naturally comes into contact with the depletion layer of the pn junction below, and element isolation is performed. , ] When a sufficiently low voltage is applied as the input Vim of a CMOS inverter such as
761 is a depletion directly under the gate] 55 expands and turns off. Therefore, even if MOSFET 9 is turned on, no current flows.Then, the source of pMOSFET 71. The potential difference between the drains 72 becomes O, and v, , tmv, 5th U! J(bl indicates this state. When a sufficiently high voltage is applied as the input vi, , the nMOSF
In ET61, the depletion layer 55 directly under the gate contracts and turns on, but in 9MO5FET62, the depletion layer 53 directly under the gate expands and turns off. Therefore, even if the nMOSFET 62 is turned on, no current flows. Then, the current between the source 71 and drain 72 of nMO3FE"r61 becomes 0, and becomes ■.5.-〇. It is also possible to reverse p and n in the above example. Also, instead of A7 electric scratching polycrystalline silicon a doped with
i can also be used. Furthermore, it is also possible to perform element isolation using a depletion layer based on the present invention in a bipolar IC. Effects of the Invention According to the present invention, by providing an electrode via an insulating film on a layer that forms a pn junction with a substrate, the device can be activated by contacting the depletion layer without applying a voltage to the electrode. A separation layer is formed, eliminating the need for a separation and diffusion process, and eliminating the possibility of formation of parasitic elements due to the separation and diffusion layer. Furthermore, if an IC including a channel-doped MO5FET is manufactured using this element isolation layer, the number of elements will be reduced! Not only can the 1ffiB5 portion be formed in a common process, but it also has the following advantages compared to conventional MO3ICs: There is no need to provide selective impurity diffusion regions for the +11 source and drain due to the principle of operation. Therefore, there is no alignment error between the source/drain impurity diffusion region and the gate electrode during the manufacturing process as in conventional M-gate MOSFETs (31p MOSFET or nMOSFET).
When making an IC using only one of the FET placement. Feature 1 dimensions are determined by the patterning of the gate and portions El'Ri after completing all diffusion steps. Therefore, for ICs with different circuits, the manufacturing process can be shared until almost the end. (4) Even if a CM OS is configured, a parasitic cyber risk cannot occur because pnpnfl cannot be constructed. (5) Breakdown and punch-through of source/drain pn junctions cannot occur.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による素子分湘の原理を示す断面図、第
２図は本発明の一実施例の一部分を示し、ｔａｌは平面
図、（ｂ）は断面図、第３図は第２図の実施例における
分Ａ１電掻とゲート電極の部分を示す断面図、第４図は
第２図の実施例の製造工程を順次示す断面図、第５図は
本発明の別の実施例の一部分を示し、ｔａｒは平面図、
（ｂ）は断面図、第６図は第５図の実施例の等価回路図
である。 １：ｎ形Ｓｉｉ板、２；９分Ｍ電極、５：素子公開Ｌ５
１．５２．５３．５４．５５：空乏層、６：ゲート電極
、７１：ソース、７２ニドレイン、９：配線。 々１に溝ａ十山口　鰻 フ ］ 第５図 ａｎ 第６図FIG. 1 is a cross-sectional view showing the principle of element distribution according to the present invention, FIG. 4 is a sectional view showing the manufacturing process of the embodiment of FIG. 2, and FIG. 5 is a sectional view of another embodiment of the present invention. A part is shown, tar is a plan view,
(b) is a sectional view, and FIG. 6 is an equivalent circuit diagram of the embodiment shown in FIG. 1: n-type Sii plate, 2: 9 minute M electrode, 5: element open L5
1.52.53.54.55: Depletion layer, 6: Gate electrode, 71: Source, 72 Nidrain, 9: Wiring. Fig. 5 an Fig. 6

Claims (1)

【特許請求の範囲】 １）第一導電形の半導体基板上に設けられた第二導電形
の半導体層に分離層を介して複数の素子が集積されるも
のにおいて、第二導電形の層上に絶縁膜を介して電極を
備え、その際電極の直下の前記第二導電形の層に広がる
空乏層が第一導電形の基板と前記第二導電形の層の間の
ｐｎ接合による空乏層に接触することにより分離層が形
成されることを特徴とする半導体集積回路。 ２）特許請求の範囲第１項記載の回路において、分離層
を介してチャネルドープ型ＭＯＳＦＥＴが集積されたこ
とを特徴とする半導体集積回路。[Claims] 1) In a device in which a plurality of elements are integrated via a separation layer on a semiconductor layer of a second conductivity type provided on a semiconductor substrate of a first conductivity type, is provided with an electrode via an insulating film, and in this case, the depletion layer extending to the layer of the second conductivity type directly below the electrode is a depletion layer formed by a pn junction between the substrate of the first conductivity type and the layer of the second conductivity type. A semiconductor integrated circuit characterized in that a separation layer is formed by contacting the semiconductor integrated circuit. 2) A semiconductor integrated circuit according to claim 1, characterized in that a channel doped MOSFET is integrated through a separation layer.