JPS6394362A - バス結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置間の割込み制御手段に関する。

〔概要〕

本発明は、中央処理装置間の割込み制御手段において、 割込要求命令を実行した時点で割込み要求が承認または
拒否されたかを認知する手段を設けることにより、 承認または拒否された時刻の認知に要するハードウェア
およびソフトウェアを軽減し待ち時間を短縮することが
できるようにしたものである。

〔従来の技術〕

中央処理装置間の割込み制御手段として中央処理装置間
に個別のインタフェースを設けたものや共通入出力バス
間を結合する装置を用いて入出力命令により実現するも
のなどがある。本発明は後者に関する。ところで、中央
処理装置は割込要求があっても即座に処理に入るのでは
なく処理の優先順位があり、割込要求の処理優先順位が
要求があったときの中央処理装置が処理していたものよ
りも高い場合は即座に割込要求の処理に入るが、低い場
合はその割込要求は待ちの状態になる。ここで、割込要
求に対して承認かまたは拒否かの応答を要求元に通知す
るタイプのものと通知しないタイプのものとがある。本
発明は前者に関する。

この種の従来例装置の構成を第６図、ないし第８図に示
し、また、動作順序を第９図に示す。第１のＣＰＵ２か
ら第２のＣＰＵ４に対して割込要求を行う場合に、結合
装置１′に対し相手系ＣＰＵ割込要求の入出力命令を実
行すると、第１の共通入出力バス３を介して結合装置１
′に通知される。結合装置１′のＡ部６′でバス転送の
宛先が自分宛であることを判断し、バス転送を捕捉して
入出力命令の内容を解読する。その内容が相手系ｃｐｕ
への割込要求である場合は、結合装置１′のＢ部７′に
通知されるとともに、第１のＣＰＵ２には結合装置１′
から第１の共通入出力バス３を介して入出力命令が正常
に実行されたことを通知する承認のバス応答がなされる
。結合装置１′のＢ部７′では、第２の共通入出力バス
５を介し第２のＣＰＵ４に割込要求を行う。割込要求が
受付けられて第２のＣＰＵ４から第２の共通入出力バス
５を介して承認のバス応答があれば、一連の割込み動作
は完了する。もし処理の優先順位により拒否のバス応答
があれば、結合装置１′のＢ部７′で待ち状態になる。

この待ち状態の解除は一定時間経過により解除されるタ
イプや中央処理装置から解除通知を受けるタイプなどが
ある。待ち状態が解除されると、前述のＢ部７′から再
び第２の共通入出力バス５を介して第２のＣＰＵ４に割
込要求を行う。以下、第２のＣＰｔＪ４に受付けられる
まで、すなわち承認のバス応答を受は取るまで以上の動
作が繰返される。

また、結合装置１′は第１の共通入出力バス３と第２の
共通入出力バス５から見て対称の回路構成を採っている
ので、第２のＣＰＵ４から第１のＣＰＵ２に対して割込
要求を行う場合も前述の動作が行われる。

〔発明が解決しようとする問題点〕

このような従来の結合装置では、処理の順序性を保つた
めに相手系の中央処理装置への割込要求が受けつけられ
た時刻を要求を行った中央処理装置が知るのに別の手段
を必要とする欠点がある。

例えば、双方の中央処理装置からアクセス可能な記憶装
置またはレジスタを設け、その内容を周期的に読み出し
て相手側に受けつけられたかを認知する方法や相手系よ
り再び確認のための割込みを行って認知する方法がある
が、いずれもその認知のためのハードウェアの回路量が
多くなり、また、ソフトウェアのオーバヘッドが多くな
り処理速度が低下するなどの欠点がある。

また、割込要求の消失、追突、誤り発生などハードウェ
アおよびソフトウェアに起因する障害が発生したときの
解析に際し、２つの中央処理装置の処理が非同期である
ことと結合装置で相手系中央処理装置に承認されるまで
待つことのために、原因の発生時刻と障害発生の認知時
刻との間に長い時間の経過が生じ、非常に困難が伴う欠
点があった。

本発明はこのような欠点を除去するもので、承諾または
拒否された時刻の認知に要するハードウェア量およびソ
フトウェアを軽減し、待ち時間を短縮することのできる
バス結合装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、一方の中央処理装置が接続された入出力バス
と、他方の中央処理装置が接続された入出力バスとの間
の経路に介在し、上記一方の中央処理装置からの割込要
求に対する上記他方の中央処理装置の承認または拒否の
応答を上記一方の中央処理装置に通知する通知手段を備
えたバス結合装置において、上記一方の中央処理装置か
らの割込要求にかかわる上記他方の中央処理装置からの
応答を待機する期間にわたり一方の中央処理装置にこの
状態を示す信号を繰返し送出する手段と、上記他方の中
央処理装置からの承認または拒否の応答時に、この応答
のタイミングと上記一方の中央処理装置の割込要求のタ
イミングとを一致させる手段と、この同期化された割込
要求に基づく、上記他方の中央処理装置からの承認また
は拒否の応答を上記一方の中央処理装置に送出する手段
とを備えたことを特徴とする。

〔作用〕

相手系中央処理装置への割込要求に対する応答待ち状態
の間、入出力命令を実行した中央処理装置に共通入出力
バスを介して待ち応答を送出する。

割込要求に対する応答があったときに、入出力命令の応
答動作と同期化する。同期化された割込要求に対する応
答により割込待ち状態の記憶をリセットし、また入出力
命令に対し相手系中央処理装置からの応答内容に応じた
応答をする。

〔実施例〕

以下、本発明実施例を図面に基づいて説明する。

第１図は実施例方式の構成を示すブロック構成図であり
、相手系バスに接続されている中央処理装置に割込動作
を行う結合装置１は、第１の共通入出力バス３と第２の
共通入出力バス５との間に挿入される。また、第２図お
よび第３図は、第１図の結合装置１の構成を示すブロッ
ク構成図である。第４図はこの実施例方式の動作を示す
シーケンス図である。

Ａ部およびＢ部の回路の構成が各共通入出力バスに対し
て対称になるので、ここでは、第１のＣＰＵ２から第２
のＣＰＵ４への入出力命令による割込動作を説明する。

まず、宛先装置アドレスとコマンド信号およびデータの
送出とその応答信号を会話形式でデータ転送する共通入
出力バスのデータ転送について第５図に基づき説明する
。共通バスに接続される装置間でデータ転送を行う場合
に、まず、バスの使用権の確立を行い、ひきつづきアド
レスおよびデータ送出制御信号Ａに同期してアドレスバ
スＣに宛先装置アドレスおよびデータ転送の属性を表示
するコマンド信号Ｅを共通バスに送出する。データの出
力の場合は、データバスＤに制御信号Ａに同期して出力
データを共通バスに出力する。共通バスに接続されてい
る各装置は、制御信号Ａが偽から真になったことにより
アドレスバスＣ上の宛先装置アドレスを解読し、自身の
アドレスであればコマンド信号Ｅおよびデータの出力で
あればデータバスＤの内容を取込み、取込んだ旨の通知
を応答制御信号Ｂを偽から真にして送出している装置に
通知する。応答制御信号Ｂを受けた送出装置は前述の制
御信号Ａの送出を真から偽にする。これにより取込んだ
側の装置は前述の制御信号Ｂを真から偽とし、バス転送
が終了する。

さて、第１の共通入出力バス３に接続された第１のＣＰ
Ｕ２から第２のＣＰＵ４への割込要求の入出力命令を実
行すると、第１の共通入出力バス３上のアドレスバス１
０７に宛先装置アドレスとして結合装置のアドレスが、
またデータバス１０６に相手系中央処理装置への割込要
求を示すコードデータが、またコマンド信号１０４に出
力命令であることを表示して出力データ転送がそれぞれ
第１のＣＰＵ２から出力される。結合装置１のＡ部６で
は、アドレスおよびデータ送出制御信号１０３の偽から
真への変化（第５図参照）を転送制御回路９で検出し、
アドレスバス上の宛先装置アドレスを判定するためのハ
ード回路遅延を見込んでバス転送捕捉タイミング信号１
）２を出力する。バス転送捕捉回路１４では、このタイ
ミング信号１）２によりアドレスバス上の宛先装置アド
レスが自分宛のアドレスか否かを判定し、自分宛のもの
であればバス転送を捕捉し、命令を解読するためにＩ１
０命令解読タイミング信号１）８を出力する。相手系ｃ
ｐＵ割込要求判定回路１５では、このタイミング信号１
）８の入力時にデータバス１０６の内容を解読し、相手
系ＣＰＵ割込要求のコードであれば相手系ＣＰＵ割込要
求償号２１４を出力する。

応答待記憶回路１７では、相手系ＣＰＵ割込要求信号２
１４により割込要求に対して応答待状態に入ったことを
記憶するとともに、バス応答制御回路１８に対し待ち応
答表示信号１）５を出力する。この表示信号１）５が真
の間、バス応答制御回路１８は待ち応答を自分宛のバス
転送に対して応答するようにバス応答制御信号１０９を
介し転送制御回路９に入力する。転送制御回路９は応答
制御信号１０５を出力し、第１のＣＰＵ２に対して実行
した出力命令によるデータ出力転送は待ち応答であった
ことを通知する。

一般的に、宛先装置より待ち応答を受けた第１のＣＰＵ
２はソフトウェアの介入なしにハードウェア的に再試行
を行う。第２のＣＰＵ４への割込要求に対して応答が返
るまでの間、第１０ＣＰＵ２と結合装置ｌとの間でこの
やりとりが続く。

一方、前述の相手系ＣＰＵ割込要求信号２１４は結合装
置ｌの８部７のバス使用権確立制御回路１９にも入力さ
れ、割込要求を行うため第２の共通入出力バス５にバス
使用権要求信号２０１を出力する。

バス使用１）！確立制御信号２０２によりバスの使用権
がとれた通知を受けると、転送制御回路２０に対してバ
ス使用権確立信号２０８で通知する。転送制御回路２０
は、アドレスバスに宛先アドレスであるＣＰＵの装置ア
ドレスをＣＰＵアドレスレジスタ２４からまたデータバ
スに割込制御のためのデータを割込制御語レジスタ２２
からそれぞれ出力するために、アドレス・データ出力制
御信号２１）をそれぞれのアドレス入出力回路２３およ
びデータ入出力回路２１に出力してアドレスバス２０７
およびデータバス２０６に出力する一方、バス転送の属
性が割込要求であることをコマンド信号２０４に表示し
、さらにアドレスおよびデータ送出制御信号２０３を第
２の共通入出力バス５に出力する。

第２のＣＰＵ４は、アドレスバスの宛先装置アドレスが
自分宛であるかどうかを判定し、自分宛であればデータ
バス上の割込制御語を取込み、その割込制御語と現在の
プログラムの実行状況から判断して割込要求を承認する
か拒否するかの応答を第２の共通入出力バス５に出力す
る。結合装置ｌは共通入出力バス５の応答制御信号２０
５により前述のＣＰＵからの応答が承認か拒否かを受け
る。

転送制御回路２０は、この応答制御信号２０５を受ける
と、割込応答制御信号２１０を同期化回路１６に出力す
る。

同期化回路１６は、前述した第１のＣＰＵ２からのＩ１
０命令の実行と待ち応答を行う動作と第２のＣＰＵ４か
ら応答が非同期であるので、タイミング的に同期化した
うえで応答待ち記憶回路１７に待ち応答表示リセット信
号１）６を出力して、待ち応答表示信号１）５を真から
偽にするとともに、割込応答制御信号２１０で示される
承認か拒否の状態により承認または拒否応答表示信号１
）７を偽から真にする。バス応答制御回路１８は応答表
示信号１）７の状態により待ち応答を承認または拒否の
応答を次の相手系中央処理装置への割込要求のバス転送
時に応答制御信号１０５および第１の共通入出力バス３
を経て第１のＣＰＵ２に返す。第１のＣＰＵ２ではこの
応答Ｉ１０命令の実行時の応答により割込要求が承認さ
れたか拒否されたかを知ることができる。

〔発明の効果〕

本発明は以上説明したように、相手系中央処理装置への
割込要求命令を実行した時点で受付けられたか拒否され
たかを認知することができるので、受付けられた時刻の
認知に要するハードウェアの回路量およびソフトウェア
のオーバヘッドを省くことができる効果がある。

また、結合装置で相手系中央処理装置に承認されるまで
待つことがないので、割込要求の消失、追突、誤り発生
などのハードウェアおよびソフトウェアに起因する障害
の解析を容易に行える効果がある。

【図面の簡単な説明】

第１図は本発明実施例方式の構成を示すブロック構成図
。 第２図および第３図は第１図に示す結合装置の構成を示
すブロック構成図。 第４図は本発明実施例方式の動作を示すシーケンス図。 第５図は本発明実施例方式の動作を示すタイムチャート
。 第６図は従来例方式の構成を示すブロック構成図。 第７図および第８図は第６図に示す結合装置の構成を示
すブロック構成図。 第９図は従来例方式の動作を示すタイムチャート。 １．１′・・・結合装置、２．４・・・ＣＰＵ、３．５
・・・共通入出力バス、８．１９・・・バス使用権確立
制御回路、９．２０・・・転送制御回路、１０．２１・
・・データ入出力回路、１）．２２・・・割込制′ａ語
レジスタ、１２．２３・・・アドレス入出力回路、１３
．２４・・・ＣＰＵアドレスレジスタ、１４．２５・・
・バス転送捕捉回路、１５．２６・・・相手側ＣＰＵ割
込要求判定回路、１６．２７・・・同期化回路、１７．
２８・・・応答待記憶回路、１８．２９・・・バス応答
側ｉ１）回路、３０．３１・・・割込再要求回路、１０
１．２０１・・・バス使用権要求信号、１０２．２０２
・・・バス使用１）！確立制御信号、１０３．２０３・
・・アドレスおよびデータ送出制御信号、１０４．２０
４・・・コマンド信号、１０５．２０５・・・応答制御
信号、１０６．２０６・・・データバス信号、１０７．
２０？・・・アドレスバス（ｌ、１０８．２０８・・・
バス使用権確立信号、１０９．２０９・・・バス応答制
御信号、１）０．２１０・・・割込応答制御信号、１）
１．２１）・・・アドレス・データ出力制御信号、１）
２．２１２・・・バス転送捕捉タイミング信号、１）４
．２１４・・・相手系ＣＰＵ割込要求信号、１）５．２
１５・・・待ち応答表示信号、１）６．２１６・・・待
ち応答表示リセット信号、１）７．２１７・・・承認ま
たは拒否応答表示信号、１）８．２１８・・・Ｉ１０命
令解読タイミング信号。

Claims (1)

【特許請求の範囲】
1. （１）一方の中央処理装置が接続された入出力バスと、
   他方の中央処理装置が接続された入出力バスとの間の経
   路に介在し、上記一方の中央処理装置からの割込要求に
   対する上記他方の中央処理装置の承認または拒否の応答
   を上記一方の中央処理装置に通知する通知手段を備えた
   バス結合装置において、 上記一方の中央処理装置からの割込要求にかかわる上記
   他方の中央処理装置からの応答を待機する期間にわたり
   一方の中央処理装置にこの状態を示す信号を繰返し送出
   する手段（１７、１８）と、上記他方の中央処理装置か
   らの承認または拒否の応答時に、この応答のタイミング
   と上記一方の中央処理装置の割込要求のタイミングとを
   一致させる手段（１６、１８）と、 この同期化された割込要求に基づく、上記他方の中央処
   理装置からの承認または拒否の応答を上記一方の中央処
   理装置に送出する手段（８、９）とを備えたことを特徴
   とするバス結合装置。