JPS639247A - Clock output control system - Google Patents
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- JPS639247A JPS639247A JP61152977A JP15297786A JPS639247A JP S639247 A JPS639247 A JP S639247A JP 61152977 A JP61152977 A JP 61152977A JP 15297786 A JP15297786 A JP 15297786A JP S639247 A JPS639247 A JP S639247A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は周波数同期している複数の受信データから抽
出した抽出クロックをフェーズロックドループに入力し
て、前記受信データに同期したフェーズロックドループ
出力クロックを得るクロック出力制御方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] This invention inputs an extracted clock extracted from a plurality of frequency-synchronized received data into a phase-locked loop, and outputs a phase-locked loop synchronized with the received data. This invention relates to a clock output control method for obtaining a clock.
第１０図は例えばＣＱ出版社「マイクロコンピュータ・
データ伝送の基礎と実際」の１９１頁図８．２２ ｒＰ
ＬＬの通用」に示された従来のクロック制御方式を示す
ブロック接続図であり、図において、１はフェーズロッ
クドループ（以下、ＰＬＬという）、４はクロック抽出
回路、６はデータの復号化回路である。また、１ａは伝
送路より受信した受信データ、１ｂは受信データ１ａが
ら前記クロック抽出回路４にて抽出した抽出クロック、
１ｅは該抽出クロック１ｃにＰＬＬＩによってフェイズ
ロックしているＰＬＬ出力クロックである。Figure 10 shows, for example, "Microcomputer" published by CQ Publishing.
Figure 8.22 rP, page 191 of “Basics and Practice of Data Transmission”
This is a block connection diagram showing the conventional clock control method shown in "Uses of LL". In the figure, 1 is a phase-locked loop (hereinafter referred to as PLL), 4 is a clock extraction circuit, and 6 is a data decoding circuit. be. Further, 1a is received data received from the transmission path, 1b is an extracted clock extracted by the clock extraction circuit 4 from the received data 1a,
1e is a PLL output clock phase-locked to the extracted clock 1c by PLLI.
次に動作について説明する。受信データ１ａはパイフェ
ーズ符号やＣＭＩ符号のように受信データＪａ中にクロ
ック成分を含んでいるデータ符号であり、この受信デー
タ１ａはクロック抽出回路４に入力され、クロック成分
が抽出され、抽出クロック１ｂとして出力される。抽出
クロック１ｂはジッタを含んでおり、クロックとしては
不安定なので、その抽出クロックｌｂｔ＆ＰＬＬ１に入
力し、受信データ１ａに同期しているジッタのないＰＬ
Ｌ出力クロック１ｅを得ている。Next, the operation will be explained. The received data 1a is a data code that includes a clock component in the received data Ja, such as a pi-phase code or a CMI code.This received data 1a is input to the clock extraction circuit 4, where the clock component is extracted and the extracted clock It is output as 1b. The extracted clock 1b contains jitter and is unstable as a clock, so input it to the extracted clock lbt&PLL1 and use a jitter-free PL that is synchronized with the received data 1a.
An L output clock 1e is obtained.
従来のクロック出力制御方式は以上のように構成されて
いるので、互いに周波数同期がとられている受信データ
が複数入力されている場合には、その中の特定の受信デ
ータからしか抽出クロック１ｂを得ることができず、そ
の特定の受信データに回線断等の障害が発生して、抽出
クロック１ｂが断となった場合には、ＰＬＬＩは自走状
態となって、他の正常な受信データとＰＬＬ出力クロッ
ク１ｅが同期しなくなるなどの問題点があった。Since the conventional clock output control method is configured as described above, when multiple pieces of received data whose frequencies are synchronized with each other are input, the extracted clock 1b can only be extracted from a specific piece of received data among them. If the extraction clock 1b is disconnected due to a failure such as line disconnection in that particular received data, the PLLI will be in a free-running state and will not be able to retrieve other normally received data. There were problems such as the PLL output clock 1e becoming out of synchronization.
この発明は上記のような問題点を解消するためになされ
たもので、特定の受信データの回線断等の障害が発生し
た場合は、他の受信データからの抽出クロック１ｂｔｉ
−ＰＬＬに入力し、受信データに同期したＰＬＬ出力ク
ロック１ｅを出力できるクロック出力制御方式を得るこ
とを目的とする。This invention was made to solve the above-mentioned problems, and when a failure such as line disconnection of specific received data occurs, the extraction clock 1bti from other received data is
- It is an object of the present invention to obtain a clock output control method that can be input to a PLL and output a PLL output clock 1e synchronized with received data.
この発明にかかるクロック出力制御方式は、周波数同期
している複数の受信データのそれぞれから抽出クロック
を抽出し、この抽出クロックを選択クロック出力回路に
入力し、この抽出クロックの中からクロック選択回路に
よって唯一の選択クロックを取り出し、この選択クロッ
クをフェーズ＝３＝
ロックドループおよびクロック断検出回路に入力し、こ
のクロック断検出回路が選択クロック断を検出したとき
、クロック選択回路が前記選択クロック出力回路の他の
ものから、他の唯一の選択クロックを選択して、これを
前記フェーズロックドループに入力するようにしたもの
である。The clock output control method according to the present invention extracts an extracted clock from each of a plurality of frequency-synchronized received data, inputs the extracted clock to a selected clock output circuit, and selects a clock from among the extracted clocks by a clock selection circuit. Take out the only selected clock and input this selected clock to the phase = 3 locked loop and clock loss detection circuit, and when this clock loss detection circuit detects the selection clock loss, the clock selection circuit inputs the selection clock to the selected clock output circuit. The only other selected clock is selected from the others and is input to the phase-locked loop.
この発明におけるクロック選択回路は、クロック断検出
回路が特定の受信データの断を選択クロック断によって
検出するとともに、かかるクロック断の検出のとき、他
の受信データからの抽出クロックの選択を行うように、
一定のプログラムに従って、他の選択クロック出力回路
を制御して、他の受信データに同期した抽出クロックを
選択し、これをフェーズロックドループに供給するよう
に作用する。In the clock selection circuit of the present invention, the clock interruption detection circuit detects interruption of specific received data by interruption of the selected clock, and when detecting such interruption of the clock, selects a clock to be extracted from other received data. ,
It controls other selected clock output circuits according to a certain program to select an extracted clock synchronized with other received data and supplies this to the phase-locked loop.
以下、この発明の一実施例を図について説明する。第１
図において、１は選択クロック１ｄに位相同期したＰ
Ｌ Ｌ出力クロック１− ｅを出力するＰＬＬ、２は選
択クロック１ｄのクロック断を判定し制御信号１ｆを出
力するクロック断検出回路、３は制御信号１ｆとクロッ
ク１ｅとによりクロック選択信号１ｃを出力するクロッ
ク選択回路、４１゜４２・・・・・・４Ｎは互いに周波
数同期している受信データｌａ、２ａ・・・・・・Ｎａ
からクロックを抽出し、抽出クロックｌｂ、 ２ｂ・・
・・・・Ｎｂを出力するクロック抽出回路、５１，５２
・・・・・・５Ｎはクロック選択信号１ｃの値を判定し
、選択状態にあるときは抽出クロックｌｂ、２ｂ・・・
・・・Ｎｂのいずれかを選択クロック１ｄとして出力す
る選択クロック出力回路である。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 1 is a P phase synchronized with the selected clock 1d.
LL output clock 1- A PLL that outputs e, 2 a clock disconnection detection circuit that determines clock disconnection of the selected clock 1d and outputs a control signal 1f, 3 outputs a clock selection signal 1c based on the control signal 1f and the clock 1e. Clock selection circuits 41°42...4N are received data la, 2a...Na whose frequencies are synchronized with each other.
Extract the clock from lb, 2b...
...Clock extraction circuit that outputs Nb, 51, 52
...5N determines the value of the clock selection signal 1c, and when it is in the selected state, the extracted clocks lb, 2b...
. . Nb is a selected clock output circuit that outputs one of the selected clocks 1d.
また、クロック断検出回路２は、例えば、第２図に示す
ようにして構成できる。第３図において、２１はＩＣ構
成のモノマルチバイブレータ、２２はコンデンサ、２３
は抵抗である。モノマルチバイブレータ２１のトリガ入
力端子ＩＢに選択クロック１ｄを入力し、モノマルチバ
イブレータ２１の出力を制御信号１ｆとすれば、クロッ
ク断検出回路となる。この場合、コンデンサ２２と抵抗
２３の値によって決まる出力パルス幅は、選択クロック
１ｄの周期以−１−となるようにする。この回路は選択
クロック１ｄがクロック断のときは制御信号１ｆが“Ｈ
ＩＩとなり、クロック断でないときは制御信号１ｆがＮ
Ｌ ＩＩとなる。Further, the clock interruption detection circuit 2 can be configured as shown in FIG. 2, for example. In Fig. 3, 21 is a mono multivibrator with an IC configuration, 22 is a capacitor, and 23
is resistance. If the selection clock 1d is input to the trigger input terminal IB of the mono multivibrator 21 and the output of the mono multivibrator 21 is set as the control signal 1f, a clock disconnection detection circuit is obtained. In this case, the output pulse width determined by the values of the capacitor 22 and the resistor 23 is set to be -1- longer than the period of the selection clock 1d. In this circuit, when the selected clock 1d is cut off, the control signal 1f is “H”.
II, and when the clock is not disconnected, the control signal 1f is N.
It becomes L II.
クロック選択回路３および選択クロック出力回路５１〜
５Ｎは例えば受信データ数ＮをＮ＝８とし、それぞれ第
３図および第４図のように構成できる。第３図において
、３１は第１のカウンタ、３２は第２のカウンタである
。第１のカウンタ３１はＰ Ｌ Ｌ １の出力であるＰ
ＬＬ出力クロック１ｅを１７２分周して第２のカウンタ
３２へのクロック３１ｈとして出力している。第２のカ
ウンタ３２は制御信号１ｆが”Ｈ”のとき、カウントア
ツプ動作を行ない制御信号１ｆが′Ｌ″のとき停止状態
となる。第２のカウンタ３２の出力がクロック選択信号
ＩＣＩ、ＩＣ２，ＩＣ，３である。第１のカウンタ３１
でクロックを１／２分周している理由は、クロック選択
信号ＩＣＩ、ｉｃ２．ＩＣ３の変化の最小周期を選択ク
ロック１ｄの周期よりも長くするためである。Clock selection circuit 3 and selected clock output circuit 51~
5N can be configured as shown in FIGS. 3 and 4, for example, with the number of received data N=8. In FIG. 3, 31 is a first counter, and 32 is a second counter. The first counter 31 is the output of P L L 1.
The LL output clock 1e is frequency-divided by 172 and output as a clock 31h to the second counter 32. The second counter 32 performs a count-up operation when the control signal 1f is "H", and stops when the control signal 1f is "L".The output of the second counter 32 is the clock selection signal ICI, IC2, IC, 3. First counter 31
The reason why the clock frequency is divided by 1/2 is that the clock selection signals ICI, ic2. This is to make the minimum period of change of IC3 longer than the period of the selected clock 1d.
第４図は上記選択クロック出力回路を示し、５１１．５
１２，５１３はエクスクル−シブオアゲート、５１４は
オアゲート、５１５は３ビツトスイツチ、５１６，５１
７，５１８はプルアップ抵抗、５１９はトライステート
バッファである。FIG. 4 shows the selected clock output circuit, with 511.5
12,513 is an exclusive or gate, 514 is an or gate, 515 is a 3-bit switch, 516,51
7, 518 is a pull-up resistor, and 519 is a tri-state buffer.
この回路はクロック選択信号ＩＣＩ、ＩＣ２，ＩＣ３と
スイッチ５１５の設定値とが一致した場合のみ、イネー
ブル信号１ｇを“Ｌ”とし、トライステートバッファ５
１９が抽出クロック１ｂを選択クロック１ｄとして出力
する。This circuit sets the enable signal 1g to "L" only when the clock selection signals ICI, IC2, IC3 match the setting value of the switch 515, and the tri-state buffer 5
19 outputs the extracted clock 1b as the selected clock 1d.
選択クロック出力回路５１内のスイッチ５１゜５２・・
・・・・５８の設定は互いに異なる設定とする。Switches 51, 52 in the selected clock output circuit 51...
...58 settings are different from each other.
スイッチ５１．５２・・・・・・５８の設定例を第５図
に示す。An example of the settings of the switches 51, 52, . . . , 58 is shown in FIG.
次に動作を説明する。第６図はかかる動作を説明する回
路各部の信号のタイムチャートであり、抽出クロックｉ
ｂが選択クロック１ｄとして選択されている状態のと
きに、受信データ１ａが回線断となり抽出クロック１ｂ
がクロック断になった場合に、クロック断検出回路２、
クロック選択回路３、選択クロック出力回路５１．５２
により選択クロック１ｄとして抽出クロック２ｂが選択
される状態に移行する過程を示す。Next, the operation will be explained. FIG. 6 is a time chart of signals in each part of the circuit to explain this operation, and shows the extracted clock i
b is selected as the selected clock 1d, the received data 1a is disconnected and the extracted clock 1b is selected.
When the clock is disconnected, the clock disconnection detection circuit 2,
Clock selection circuit 3, selected clock output circuit 51.52
The process of transitioning to a state where the extracted clock 2b is selected as the selected clock 1d is shown.
まず、受信データ１ａにデータが存在し、抽出クロック
１ｂがクロック断でなく、クロック選択信号ＩＣＩ、Ｉ
Ｃ２，ＩＣ３がすべて１１ Ｌ ＩＩのときは、クロッ
ク選択信号ＩＣＩ、１．Ｃ２，ＩＣ３と選択クロック出
力回路５１内のスイッチの値は等しくなり、イネーブル
信号１ｇが４１ Ｌ ＩＩ、またイネーブル信号２ｇお
よび３ｇ・・・・・・８ｇはｔｔＨ″′となって、選択
クロック１ｄは抽出クロック１ｂとなる。ところが、受
信データ１ａに回線断等の障害が発生してデータがなく
なると、抽出クロック１ｂが断となり、さらに、選択ク
ロック１ｄが断となると、クロック断検出回路２が制御
信号１ｆを１７ ＨＪｒとし、クロック選択回路３内の
第２のカウンタをイネーブル状態にして、クロック選択
信号ＩＣＩ、］、Ｃ２，ＩＣ３のカウントアツプを行な
い、クロック選択信号ＩＣ１がＩＩ ＨＩＩ、ＩＣ２が
“Ｌ”、ＩＣ３が１１ Ｌ ＩＩに移行する。このとき
、選択クロック出力回路５２内のスイッチの設定値とク
ロック選択信号ＩＣＩ、ＩＣ２，ＩＣ３の値が等しくな
り、イネーブル信号２ｇがＩＩ Ｌ ＩＩ、またイネー
ブル信号１ｇおよび３ｇ・・・・・・８ｇは１′Ｈ”と
なって、選択クロック１ｄは抽出クロック２ｂとなる。First, there is data in the received data 1a, the extracted clock 1b is not disconnected, and the clock selection signals ICI, I
When C2 and IC3 are all 11 L II, the clock selection signals ICI, 1. The values of C2, IC3 and the switches in the selected clock output circuit 51 become equal, and the enable signal 1g becomes 41 L II, and the enable signals 2g and 3g...8g become ttH''', and the selected clock 1d becomes becomes the extracted clock 1b. However, when a failure such as a line disconnection occurs in the received data 1a and there is no data, the extracted clock 1b is disconnected. Furthermore, when the selected clock 1d is disconnected, the clock disconnection detection circuit 2 The control signal 1f is set to 17 HJr, the second counter in the clock selection circuit 3 is enabled, and the clock selection signals ICI, ], C2, and IC3 are counted up, so that the clock selection signal IC1 is set to II, HII, and IC2 are "L", IC3 shifts to 11 L II.At this time, the setting value of the switch in the selection clock output circuit 52 and the values of the clock selection signals ICI, IC2, IC3 become equal, and the enable signal 2g becomes II L II, Furthermore, the enable signals 1g, 3g, . . . , 8g become 1'H'', and the selected clock 1d becomes the extracted clock 2b.
さらに、クロック断検出回路２は選択クロック１ｄがク
ロック断でなくなるので、制御信号１ｆがＩＩ Ｌ Ｉ
Ｉとなり、クロック選択信号１．ＣＩ−，１−Ｃ２、Ｉ
Ｃ３はそれぞれ＃ Ｈ＃ 、 ＩＩ Ｌ ＩＩ 、
ｌ（Ｌ ＩＩに固定され、ＰＬＬＩは抽出クロック２
ｂにフェイズロックするようになる。Furthermore, since the selected clock 1d is no longer clock disconnected, the clock disconnection detection circuit 2 changes the control signal 1f to II L I
I, and the clock selection signal 1. CI-,1-C2,I
C3 is #H#, II L II, respectively
l (L is fixed to II, PLLI is the extraction clock 2
Becomes phase-locked to b.
以上は抽出クロック１ｂがクロック断となり、選択クロ
ック１ｄが抽出クロック２ｂに移行した場合である。さ
らに、抽出クロック２ｂがクロック断となった場合は、
選択クロック１ｄが同様の過程で抽出クロック３ｂに移
行し、以下同様に移行が行なわれる。したがって、選択
クロック１ｄは８回線から抽出したクロックｌｂ、２ｂ
・・ ８ｂがすべてクロック断とならないかぎり、必ず
クロック断でない抽出クロックとなり、ＰＬＬ：Ｌはこ
の抽出クロックにフェイズロックすることとなる。The above is a case where the extracted clock 1b is disconnected and the selected clock 1d is shifted to the extracted clock 2b. Furthermore, if the extraction clock 2b is disconnected,
The selected clock 1d is transferred to the extracted clock 3b in a similar process, and the subsequent transfers are made in the same manner. Therefore, the selected clock 1d is the clock lb, 2b extracted from the 8 lines.
. . . Unless all of the clocks 8b are cut off, the extracted clock will always be the one with no clock cutoff, and the PLL:L will be phase-locked to this extracted clock.
以上は、Ｎ＝８の場合について説明したが、Ｎ＝９以上
の場合も、クロック選択回路３およびクロック選択検出
回路５１．５２・・・・・・５Ｎを拡張して対応できる
。Although the case where N=8 has been described above, the case where N=9 or more can also be handled by expanding the clock selection circuit 3 and the clock selection detection circuits 51, 52, . . . , 5N.
なお、前記実施例におけるＮコの選択クロック出力回路
５１〜５Ｎの動作は第７図および第８図に示すような回
路でも行なうことができる。第７図および第８図は受信
データ数Ｎｔｉ−Ｎ＝８とした場合の図であるが、Ｎ＝
９以上の場合にも回路を拡張することにより対応できる
。The operation of the N selected clock output circuits 51 to 5N in the above embodiment can also be performed by circuits as shown in FIGS. 7 and 8. 7 and 8 are diagrams when the number of received data Nti-N=8, but N=
The case of 9 or more can also be handled by expanding the circuit.
まず、第７図において、３３はデコーダ、５１９゜５２
９・・・・・・・・・５８９はイライステートバッファ
であり、動作はクロック選択信号ＩＣ１，ＩＣ２゜ＩＣ
３をデコーダ３３によりデコードして、イネーブル信号
１ｇ＋２ｇｙ・・・・・・８ｇのいずれか１つを“Ｌ”
にして、抽出クロック１．ｂ、２ｂ、・・・・・・８ｂ
中いずれか１つを選択クロック］ｄとして出力するもの
である。First, in FIG. 7, 33 is a decoder, 519° 52
9...589 is an empty state buffer, and its operation is based on clock selection signals IC1, IC2゜IC.
3 is decoded by the decoder 33, and one of the enable signals 1g+2gy...8g is set to "L".
and extract clock 1. b, 2b,...8b
One of them is output as the selected clock ]d.
次に、第８図において、３４はセレクタであり、クロッ
ク選択信号ＩＣＩ、ＩＣ２，ＩＣ３をセレクタ３４の選
択入力端子ＳＡ、ＳＢ、ＳＣに入力し、抽出クロックｌ
ｂ、２ｂ・・・・・・８ｂをデータ入力端子Ｄｏ、ＤＩ
、・・・・・Ｄ７に入力して、出力Ｙを選択クロック１
ｄとすれば、抽出タロツクｌｂ。Next, in FIG. 8, 34 is a selector, which inputs clock selection signals ICI, IC2, IC3 to selection input terminals SA, SB, SC of the selector 34, and extracts clock l
b, 2b...8b are data input terminals Do, DI
,...Input to D7 and select output Y as clock 1
If it is d, then the extracted tarokku is lb.
２ｂ・・・・・・８ｂのいずれか１つが選択クロック１
ｄとなる。2b... Any one of 8b is selected clock 1
d.
また、前記実施例では、選択クロックの出力髪トライス
テートバッファで行なっているが、第９図に示すような
オープンコレクタＩＣを用いても、同様の効果がある。Further, in the above embodiment, the output tri-state buffer of the selected clock is used, but the same effect can be obtained even if an open collector IC as shown in FIG. 9 is used.
すなわち、同図において、３５はオープンコレクタアン
ドゲート、３６はインバータ、３７はプレアップ抵抗で
ある。ここでは、イネーブル信号１ｇが“Ｌ”のときの
み、抽出クロック１ｂが選択クロック１ｄとして出力さ
れる。That is, in the figure, 35 is an open collector and gate, 36 is an inverter, and 37 is a pre-up resistor. Here, the extracted clock 1b is output as the selected clock 1d only when the enable signal 1g is "L".
この回路を第１図におけるトライステートバッファ５１
９，５２９・・・・・・５Ｎ９の代りに用いればよ＝１
１−
ｂｌ。This circuit is the tri-state buffer 51 in FIG.
9,529... Use it instead of 5N9 = 1
1-bl.
以上のように、この発明によれば、互いに周波数同期し
ている複数の受信データから、それぞれクロック抽出を
行なって抽出クロックを発生させ、クロック断でない抽
出クロックのいずれか１つをＰＬＬに入力してフェイズ
ロックさせるようにしたので、回線断等の障害で受信デ
ータがなくなり、抽出クロックがクロック断となった回
線が生じても、残る回線中少なくとも１回線の受信デー
タからクロックを抽出することができ、つねに受信デー
タに同期したクロックをＰＬＬから出力できるものが得
られる効果がある。As described above, according to the present invention, clocks are extracted from a plurality of pieces of received data whose frequencies are synchronized with each other to generate extracted clocks, and any one of the extracted clocks that is not interrupted is inputted to the PLL. Since the clock is phase locked, even if there is a line where the received data is lost due to a failure such as line disconnection and the extraction clock is disconnected, the clock can be extracted from the received data of at least one of the remaining lines. This has the effect of allowing the PLL to output a clock that is always synchronized with the received data.
第１図はこの発明の一実施例によるクロック出力制御方
式を示すブロック接続図、第２図はクロック断を検出す
るクロック断検出回路図、第３図はクロックを選択する
クロック選択回路図、第４図は選択クロック出力回路図
、第５図は３ビツトスイツチの設定状態説明図、第６図
は回路各部の信号のタイムチャート、第７図および第８
図は他の実施例としての選択クロック出力回路図、第９
図はトライステートバッファの他の実施例を示す回路図
、第１０図は従来のクロック出力制御方式を示すブロッ
ク接続図である。
１はＰＬＬ、１ ａ ” Ｎ ａは受信データ、１ｂ〜
Ｎｂは抽出クロック、ＩＣ１〜ＩＣ３はクロック選択信
号、１ｄは選択クロック、１ｆは制御信号、２はクロッ
ク断検出回路、３はクロック選択回路、４１〜４Ｎはク
ロック抽出回路、５１〜５Ｎは選択クロック出力回路。
なお、図中、同一符号は同一、または相当部分を示す。
特許出願人 三菱電機株式会社
第６図
１ｂ
１ｈ
１Ｃ３；
１ｂ ２ｂ
第７図
第９図
第８図
千お、―補正書（自発）FIG. 1 is a block connection diagram showing a clock output control method according to an embodiment of the present invention, FIG. 2 is a clock disconnection detection circuit diagram for detecting clock disconnection, FIG. 3 is a clock selection circuit diagram for selecting a clock, and FIG. Figure 4 is a selection clock output circuit diagram, Figure 5 is a diagram explaining the setting state of the 3-bit switch, Figure 6 is a time chart of signals in each part of the circuit, and Figures 7 and 8.
FIG. 9 is a selection clock output circuit diagram as another embodiment.
This figure is a circuit diagram showing another embodiment of the tri-state buffer, and FIG. 10 is a block connection diagram showing a conventional clock output control system. 1 is PLL, 1 a ” N a is received data, 1 b ~
Nb is an extraction clock, IC1 to IC3 are clock selection signals, 1d is a selection clock, 1f is a control signal, 2 is a clock disconnection detection circuit, 3 is a clock selection circuit, 41 to 4N are clock extraction circuits, and 51 to 5N are selection clocks. Output circuit. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Patent applicant: Mitsubishi Electric Corporation Figure 6 1b 1h 1C3; 1b 2b Figure 7 Figure 9 Figure 8 1000 - Written amendment (voluntary)
Claims (2)
抽出クロックをフェーズロックドループに入力すること
により、上記受信データに同期したフェーズロックドル
ープ出力クロックを得るクロック出力制御方式において
、周波数同期している複数の上記受信データから抽出し
た抽出クロックを選択クロック出力回路に入力し、この
入力した抽出クロックの中からクロック選択回路によっ
て唯一の選択クロックを取り出し、この選択クロックを
前記フェーズロックドループと前記選択クロックのしや
断を検出するクロック断検出回路に入力し、このクロッ
ク断検出回路が前記しや断を検出した場合には、前記ク
ロック選択回路が前記選択クロック出力回路の他のもの
から、他の唯一の選択クロックを選択して、前記フエー
ズドロックループに入力するようにしたことを特徴とす
るクロック出力制御方式。(1) A clock output control method that extracts a clock from received data and inputs the extracted clock to a phase-locked loop to obtain a phase-locked loop output clock that is synchronized with the received data. The extracted clocks extracted from the plurality of received data are input to the selected clock output circuit, a clock selection circuit extracts a unique selected clock from among the input extracted clocks, and this selected clock is input to the phase-locked loop and the selected clock. If the clock interruption detection circuit detects the interruption, the clock selection circuit selects the selected clock output circuit from the other selected clock output circuits. A clock output control method characterized in that only one selected clock is selected and inputted to the phased lock loop.
択クロックを選択するまで繰り返し実行し、クロック断
でない選択クロックが得られたとき、この選択クロック
にもとづきフェーズロックドループ出力クロックを得る
ようにした特許請求の範囲第１項記載のクロック出力制
御方式。(2) A patent in which the output operation of the selected clock is repeatedly executed until a selected clock with no clock interruption is selected, and when a selected clock with no clock interruption is obtained, a phase-locked loop output clock is obtained based on this selected clock. A clock output control method according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152977A JPS639247A (en) | 1986-06-30 | 1986-06-30 | Clock output control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152977A JPS639247A (en) | 1986-06-30 | 1986-06-30 | Clock output control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639247A true JPS639247A (en) | 1988-01-14 |
Family
ID=15552265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152977A Pending JPS639247A (en) | 1986-06-30 | 1986-06-30 | Clock output control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639247A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19514644A1 (en) * | 1994-04-20 | 1995-10-26 | Nissei Plastics Ind Co | Pressing process for an injection and die casting device |
| JPH088891A (en) * | 1994-06-15 | 1996-01-12 | Nec Corp | Changeover controller |
| CN1080598C (en) * | 1997-02-05 | 2002-03-13 | 大日工业株式会社 | Insecticide sprayer |
-
1986
- 1986-06-30 JP JP61152977A patent/JPS639247A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19514644A1 (en) * | 1994-04-20 | 1995-10-26 | Nissei Plastics Ind Co | Pressing process for an injection and die casting device |
| US5609801A (en) * | 1994-04-20 | 1997-03-11 | Nissei Plastic Industrial Co., Ltd. | Clamping method of injection and compression molding machine |
| DE19514644C2 (en) * | 1994-04-20 | 1999-06-02 | Nissei Plastics Ind Co | Method for closing the mold of an injection press device |
| JPH088891A (en) * | 1994-06-15 | 1996-01-12 | Nec Corp | Changeover controller |
| CN1080598C (en) * | 1997-02-05 | 2002-03-13 | 大日工业株式会社 | Insecticide sprayer |
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