JPS6391692A - Color image display device - Google Patents
Color image display deviceInfo
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- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表示画面の垂直方向を高解像度化したアクテ
ィブカラーマトリックス型カラー画像表示装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an active color matrix type color image display device in which the vertical resolution of a display screen is increased.
液晶を用いた場合の従来のアクティブカラーマトリック
ス型カラー画像表示装置の回路構成を第５図に示す。第
５図（ａ）は回路構成及びセル配列の全体図を、第５図
（ｂ）は１つのカラー表示セルの回路構成を示している
。FIG. 5 shows the circuit configuration of a conventional active color matrix type color image display device using liquid crystal. FIG. 5(a) shows the overall circuit configuration and cell arrangement, and FIG. 5(b) shows the circuit configuration of one color display cell.
第５図（ａ）において、ＲＩ＋Ｉ ”’Ｒｍ ＋ ｎ
＋ Ｇ１１．〜Ｇ ＩＩＩ ＋ ｎ ＋ Ｂ ｌ
＋ Ｉ 〜ＢＩ、ｌ２．ｌはそれぞれカラー表示セル３
５であり、３６で示される部分に電界効果型トランジス
タが構成されている。選択回路３１は選択パルスを発生
し、ゲート線３３ （Ｇ、 −Ｇｏ）を通して線順次方
式により電界効果型トランジスタのゲートに印加する。In FIG. 5(a), RI+I '''Rm + n
+G11. ~ G III + n + B l
+ I ~ BI, l2. l is each color display cell 3
5, and a field-effect transistor is constructed in a portion indicated by 36. The selection circuit 31 generates a selection pulse and applies it to the gate of the field effect transistor in a line sequential manner through the gate line 33 (G, -Go).
信号処理回路３２では、映像信号を処理し各表示セルの
明暗に対応した電圧を発生し、ドレイン線３４（ＤＲ，
〜ＤＲｆｉ、ＤＧ、〜ＤＧ、、、ＤＢ、〜ＤＢ、）を通
して電界効果型トランジスタのドレインに印加する。カ
ラー表示セルＲ１１，〜Ｒｍ ＋ ｎ ＋ Ｇｌ＋ｌ
”ＧＭ ＋ ｎ ＋Ｂ ｌ＋ｌ ”Ｂｍ ＋ ｎは第５
図（ａ）に示すように三角配列されている。第５図（ｂ
）において４１は電界効果型トランジスタであり、４２
は信号電荷を保持する蓄積コンデンサであり、４３は液
晶４４に対向する表示電極である。The signal processing circuit 32 processes the video signal, generates a voltage corresponding to the brightness of each display cell, and connects the drain line 34 (DR,
~DRfi, DG, ~DG, , DB, ~DB,) to the drain of the field effect transistor. Color display cell R11, ~Rm + n + Gl+l
``GM + n +B l+l ''Bm + n is the fifth
As shown in Figure (a), they are arranged in a triangular arrangement. Figure 5 (b
), 41 is a field effect transistor, and 42
is a storage capacitor that holds signal charges, and 43 is a display electrode facing the liquid crystal 44.
この表示装置の動作を第５図により説明する。The operation of this display device will be explained with reference to FIG.
信号処理回路３２では、１水平走査期間内の映像信号を
処理することにより各表示セルに入力すべき信号電圧を
発生し、ドレイン線３４を通して各表示セルの電界効果
型トランジスタのドレインに印加する。次に、選択回路
３１により選択すべきゲート線３３に選択パルスを印加
する。選択パルスが印加されたゲート線に接続された各
表示セルの電界効果型トランジスタ４１は、ＯＮ状態に
なるので、ドレインに印加された信号電圧は、表示セル
内の蓄積コンデンサ４２に信号電荷として入力される。The signal processing circuit 32 generates a signal voltage to be input to each display cell by processing the video signal within one horizontal scanning period, and applies it to the drain of the field effect transistor of each display cell through the drain line 34. Next, the selection circuit 31 applies a selection pulse to the gate line 33 to be selected. The field effect transistor 41 of each display cell connected to the gate line to which the selection pulse has been applied is turned on, so the signal voltage applied to the drain is input as signal charge to the storage capacitor 42 in the display cell. be done.
−定時間、電界効果型トランジスタ４１をＯＮにし、蓄
積コンデンサ４２に十分信号電荷を蓄積した後、ゲート
線３３を非選択とし電界効果型トランジスタ４１をＯＦ
Ｆにすると、蓄積コンデンサ４２に信号電荷が保持され
るので、この電圧により表示電極４３に対向する液晶４
４を駆動することができる。このように、信号処理回路
で１水平走査期間内の映像信号を処理してドレイン線に
印加し、ゲート線には選択回路から線順次方式により順
番に選択パルスを印加することを繰り返すことによって
、画像を表示することができる。- After turning on the field effect transistor 41 for a certain period of time and accumulating sufficient signal charge in the storage capacitor 42, the gate line 33 is unselected and the field effect transistor 41 is turned off.
When set to F, the signal charge is held in the storage capacitor 42, so this voltage causes the liquid crystal 4 facing the display electrode 43 to
4 can be driven. In this way, by repeating the process of processing the video signal within one horizontal scanning period in the signal processing circuit and applying it to the drain line, and sequentially applying the selection pulse to the gate line from the selection circuit using the line sequential method, Images can be displayed.
ところで、ＮＴＳＣ方式の映像信号は飛び越し走査を行
っているので、映像信号を間引くことなくすべて表示す
るためには、第５図（ａ）において映像信号の奇数フィ
ールドではゲート線Ｇ１〜Ｇ０のうちの奇数番目のゲー
ト線を順次選択し、偶数フィールドでは偶数番目のゲー
ト線を順次選択しなければならない。この場合、各ゲー
ト線に選択パルスが印加されるのは１／３０秒″−３３
ミリ秒に１回の割合になるので、蓄積コンデンサでの電
荷保持時間を長くするために蓄積コンデンサの容量を大
きくしなければならないが、容量が大きいと選択パルス
が印加されている時間内に信号電荷が十分蓄積されなく
なるという欠点があった。By the way, since the video signal of the NTSC system performs interlaced scanning, in order to display all the video signals without thinning out, in the odd field of the video signal in Fig. 5(a), one of the gate lines G1 to G0 is Odd-numbered gate lines must be selected in sequence, and in even-numbered fields, even-numbered gate lines must be selected in sequence. In this case, the selection pulse applied to each gate line is 1/30 seconds''-33
Since this happens once every millisecond, the capacitance of the storage capacitor must be increased in order to extend the charge retention time in the storage capacitor. There was a drawback that sufficient charge could not be accumulated.
また、ＮＴＳＣ方式の有効水平走査線の数は約４８０本
であるので、奇数、偶数の各フィールドの有効水平走査
線数は、約２４０本ずつである。従って、第５図（ａ）
において、ゲート線の総数を２４０本として、飛び越し
走査をしないで奇数フィールドでも偶数フィールドでも
同一のゲート線を選択し、映像信号を表示する方法があ
る。この方法の場合には、各ゲート線に選択パルスが印
加されるのは１／６０秒＃１６．７ミリ秒に１回の割合
になるので、蓄積コンデンサの保持時間、蓄積時間は十
分であるが、垂直方向の解像度が半分に低下し、また奇
数フィールドと偶数フィールドでは本来映像は異なって
いるので、両フィールドの映像信号を同じ位置に表示す
ると、飛び越し走査している映像信号を正しく表示でき
ないという欠点があった。Furthermore, since the number of effective horizontal scanning lines in the NTSC system is about 480, the number of effective horizontal scanning lines for each odd-numbered field and even-numbered field is about 240. Therefore, Fig. 5(a)
There is a method in which the total number of gate lines is set to 240, the same gate line is selected in both odd and even fields, and the video signal is displayed without interlaced scanning. In this method, the selection pulse is applied to each gate line once every 1/60 seconds #16.7 milliseconds, so the retention time and storage time of the storage capacitor are sufficient. However, the vertical resolution is reduced by half, and since the images are originally different between odd and even fields, if the video signals of both fields are displayed at the same position, the interlaced scanning video signal cannot be displayed correctly. There was a drawback.
本発明の目的は、垂直方向の解像度を低下させることな
く、蓄積コンデンサの保持時間、蓄積時間の問題を解決
したカラー画像表示装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a color image display device that solves the problems of storage capacitor retention time and storage time without reducing vertical resolution.
本発明は、カラー表示素子とカラー表示素子に色信号を
印加するための電界効果型トランジスタとから成るカラ
ー表示セルが三角配列され、前記電界効果型トランジス
タを選択する選択線を２本同時に選択する選択回路を備
えるアクティブマトリックス型カラー画像表示装置であ
って、前記選択回路は同時に選択する２本の選択線の組
合せを、映像信号の１フィールド毎に変更することを特
徴としている。In the present invention, color display cells each consisting of a color display element and a field effect transistor for applying a color signal to the color display element are arranged in a triangular arrangement, and two selection lines for selecting the field effect transistor are simultaneously selected. The active matrix color image display device includes a selection circuit, and the selection circuit is characterized in that the combination of two selection lines selected simultaneously is changed for each field of a video signal.
本発明によれば、奇数フィールドと偶数フィールドとで
選択する２本のゲート線の組み合わせを変えることによ
り、飛び越し走査している映像信号の正しい位置への表
示が可能であり、解像度の低下をもたらすこともない。According to the present invention, by changing the combination of the two gate lines selected for odd and even fields, it is possible to display interlaced scanning video signals at the correct position, which reduces resolution. Not at all.
さらに、各表示セルへの選択パルスの印加も、奇数、偶
数の両フィールドで行われるので、蓄積コンデンサの蓄
積時間。Furthermore, since the selection pulse is applied to each display cell in both odd and even fields, the storage time of the storage capacitor is reduced.
保持時間も十分となる。The retention time is also sufficient.
第１図は、本発明によるアクティブマトリックス型カラ
ー画像表示装置の一実施例を示す回路構成図である。本
実施例では、飛び越し走査をしている映像信号を、カラ
ー表示素子として液晶を用いて表示をする。第１図（ａ
）は回路構成及びセル配列の部分図を、第１図（ｂ）は
１つのカラー表示セルの回路構成を示している。本実施
例では説明の便宜上、奇数フィールドおよび偶数フィー
ルドの各フィールドで２本の走査線に対応する回路部分
について説明する。FIG. 1 is a circuit diagram showing an embodiment of an active matrix color image display device according to the present invention. In this embodiment, a video signal subjected to interlaced scanning is displayed using a liquid crystal as a color display element. Figure 1 (a
) shows a partial diagram of the circuit configuration and cell arrangement, and FIG. 1(b) shows the circuit configuration of one color display cell. In this embodiment, for convenience of explanation, a circuit portion corresponding to two scanning lines in each of an odd field and an even field will be described.
第１図（ａ）においてＲｉ−１＋ ｊ＋１ ”’ Ｒｉ
４３＋ ｊ＋ｌ ＋Ｇ ｉ−１＋ ｊ ”” Ｇ ｉ＋
ｆｆ＋ ｊ ｒ Ｂ ｉ−１＋ ｊ。１〜Ｂ、ヤ３＋ｊ
＋１はカラー表示セル５であり、６は電界効果型トラン
ジスタ構成部である。また、ゲート線３ （Ｇ＝−＋〜
Ｇ１．３）は−本おきに選択回路１と接続されている（
第１図（ａ）のＧ＝ 、Ｇ＝−ｚ ） 。５Ｗ＝−＋〜
ＳＷ１＋ｆｆはスイッチ７であり、スイッチのＯＮ。In Fig. 1(a), Ri-1+ j+1 ''' Ri
43+ j+l +G i-1+ j ”” G i+
ff+ j r B i-1+ j. 1~B, ya3+j
+1 is a color display cell 5, and 6 is a field effect transistor component. In addition, gate line 3 (G=-+~
G1.3) is connected to selection circuit 1 every other book (
G= , G=-z ) in FIG. 1(a). 5W=-+~
SW1+ff is switch 7, and the switch is ON.
ＯＦＦを制御する１８０ ’位相の異なったパルスを、
端子Ｓ＋、Ｓｚからそれぞれ印加する。すなわち、スイ
ッチＳＷ□−＋ 、ＳＷｉやＩ ＋ ｓｗ、＋、には
端子Ｓ１から、スイッチｓｗ、、ｓｗ、や２には端子Ｓ
２からパルスが印加される。スイッチの素子としては、
例えば電界効果型トランジスタを用いることができる。Pulses with different phases of 180' to control OFF,
The voltage is applied from terminals S+ and Sz, respectively. That is, the terminal S1 is connected to the switches SW□-+, SWi, I + sw, +, and the terminal S is connected to the switches sw, , sw, and 2.
A pulse is applied from 2. As a switch element,
For example, a field effect transistor can be used.
ＤＲＪ、ＤＲ，、、、ＤＣ，、ＤＧ、。１、ＤＢ、７
、ＤＢＪ＋＋ はドレイン線４である。１つのカラー表
示セルは、第１図（ｂ）に回路構成を示すように、電界
効果型トランジスタ１１．蓄積コンデンサ１２９表示電
極１３．液晶１４からなる。DRJ, DR,,,DC,,DG,. 1, DB, 7
, DBJ++ is the drain line 4. One color display cell includes field effect transistors 11. as shown in the circuit configuration of FIG. 1(b). Storage capacitor 129 Display electrode 13. It consists of liquid crystal 14.
本実施例では第２図に示すように、端子Ｓ、、Ｓ。In this embodiment, as shown in FIG. 2, terminals S, , S.
に印加するパルスを奇数フィールド、偶数フィールドで
反転させることにより、奇数フィールドではスイッチ５
Ｗ＝−＋ 、５Ｗ＝−＋ がＯＮＬ、偶数フィールドで
はスイッチｓｗ、、ｓｗ、ヤ２がＯＮする。したがって
、第２図に示すように、奇数フィールドではＧ１−１
とＧｉ＊Ｇｉ＋Ｉ とＧ１゜２のそれぞれの組み合わせ
が選択され、偶数フィールドではＧ１とＧ、。ｒ ＋
Ｇｉ＋ｚとＧ、ヤ３のそれぞれの組み合わせが選択さ
れるので、飛び越し走査している映像信号は本来の正し
い位置に表示されることになる。By inverting the pulse applied to odd and even fields, switch 5 is switched on in odd fields.
W=-+, 5W=-+ is ONL, and switches sw, , sw, and layer 2 are turned on in even fields. Therefore, as shown in FIG. 2, in an odd field, G1-1
The respective combinations of , Gi*Gi+I and G1°2 are selected, and in the even field, G1 and G. r +
Since each combination of Gi+z, G, and Y3 is selected, the interlaced scanning video signal will be displayed at its original correct position.
本発明による他の実施例を第３図に示す。本実施例では
、第３図に示すように２１の選択回路は、複数のＤ型フ
リフプフロップ３０（ＤＡ＝−、〜ＤＡｉ＋ｆｆ ＋
ＤＢｉ−１〜ＤＢ、。３）が構成され、端子ＳＴＰ、
ＣＬＫＩ、ＣＬＫ２から入力されるパルスにより駆動さ
れる。Ｇ、、−ｃ、。３はゲート線２３、ＤＲ４〜ＤＢ
、。１は信号処理回路２２に接続されるドレイン線２４
である。また、カラー表示セル２５は２つ１組で構成さ
れており、本実施例においても各色のカラー表示セルは
三角配列されている。Another embodiment according to the invention is shown in FIG. In this embodiment, as shown in FIG.
DBi-1~DB,. 3) is configured, the terminal STP,
It is driven by pulses input from CLKI and CLK2. G,,-c,. 3 is gate line 23, DR4~DB
,. 1 is a drain line 24 connected to the signal processing circuit 22
It is. Further, the color display cells 25 are configured in pairs, and in this embodiment as well, the color display cells of each color are arranged in a triangular arrangement.
第４図は、選択回路２１の端子ＳＴＰ、ＣＬＫＩ。FIG. 4 shows terminals STP and CLKI of the selection circuit 21.
ＣＬＫ２に入力されるパルスと、選択回路２１からゲー
ト線２３に出力されるパルスのタイミングチャートを示
している。A timing chart of pulses input to CLK2 and pulses output from the selection circuit 21 to the gate line 23 is shown.
第４図に示すように、スタートパルスを選択回路２１の
端子ＳＴＰに入力し、端子ＣＬＫ １より入力されるク
ロックパルスａにより、スタートパルスをＤ型フリップ
プロップＤＡ、、〜ＤＡ、。３を用いてシフトする。さ
らにクロックパルスａの２分の１の周期のクロックパル
スｂを端子ＣＬＫ２より入力し、Ｄ型フリップフロップ
ＤＡ＝−＋ 〜ＤＡ８．３のＱ出力から出力されるデー
タをＤ型フリップフロップＤＢｉ−、〜ＤＢ、や３にお
いてラッチすることにより、ゲート線Ｇ、−１〜Ｇ１．
３には、第４図に示すような位相のパルスが出力される
。As shown in FIG. 4, a start pulse is input to the terminal STP of the selection circuit 21, and in response to the clock pulse a input from the terminal CLK1, the start pulse is applied to the D-type flip-flops DA, . Shift using 3. Furthermore, a clock pulse b having a period of 1/2 of the clock pulse a is inputted from the terminal CLK2, and the data outputted from the Q outputs of the D type flip-flops DA=-+ to DA8.3 are inputted to the D type flip-flops DBi-, ~DB, and 3, the gate lines G, -1~G1 .
3, a pulse with a phase as shown in FIG. 4 is output.
第４図のタイミングチャートかられかるように、端子Ｓ
ＴＰとＣＬＫ２とに印加されるパルスは、奇数フィール
ドと偶数フィールドとでは位相が異なっているので、第
３図に示すように奇数フィールド、偶数フィールドでは
それぞれ異なった組み合わせのゲート線が２本ずつ選択
される。As can be seen from the timing chart in Figure 4, terminal S
Since the pulses applied to TP and CLK2 have different phases in the odd and even fields, two gate lines with different combinations are selected in the odd and even fields, respectively, as shown in Figure 3. be done.
以上の実施例では表示素子として液晶を用いた場合につ
いて説明したが、本発明は、飛び越し走査をしている映
像信号を表示する、エレクトロルミネッセント素子等の
他の表示装置の場合にも適用できる。In the above embodiments, a case was explained in which a liquid crystal was used as a display element, but the present invention can also be applied to other display devices such as electroluminescent elements that display interlaced scanning video signals. can.
以上述べてきたように、本発明によれば、飛び越し走査
をしている映像信号の解像度の低下をもたらすことなく
正しい位置への表示が可能であり、実用上極めて有効で
ある。As described above, according to the present invention, it is possible to display the video signal in the correct position without reducing the resolution of the interlaced scanned video signal, and it is extremely effective in practice.
第１図は本発明による一実施例を表す回路構成図、
第２図は第１図の実施例の動作を説明するタイミングチ
ャート、
第３図は本発明による他の実施例を表す回路構成図、
第４図は第３図の実施例の動作を説明するタイミングチ
ャート、
第５図は従来方式による回路構成図である。
１．２Ｌ３１・・・・・選択回路
２．２２．３２・・・・・信号処理回路３．２３．３３
・・・・・ゲート線
４．２４．３４・・・・・ドレイン線
５．２５．３５・・・・・カラー表示セル６．２６．３
６・・・・・トランジスタ構成部７・・・・・・・・ス
イッチFIG. 1 is a circuit configuration diagram showing one embodiment of the present invention, FIG. 2 is a timing chart explaining the operation of the embodiment of FIG. 1, and FIG. 3 is a circuit configuration diagram showing another embodiment of the present invention. , FIG. 4 is a timing chart explaining the operation of the embodiment shown in FIG. 3, and FIG. 5 is a circuit configuration diagram according to a conventional system. 1.2L31...Selection circuit 2.22.32...Signal processing circuit 3.23.33
...Gate line 4.24.34...Drain line 5.25.35...Color display cell 6.26.3
6...Transistor component 7...Switch
Claims (1)
するための電界効果型トランジスタとから成るカラー表
示セルが三角配列され、前記電界効果型トランジスタを
選択する選択線を２本同時に選択する選択回路を備える
アクティブマトリックス型カラー画像表示装置であって
、前記選択回路は同時に選択する２本の選択線の組合せ
を、映像信号の１フィールド毎に変更することを特徴と
するカラー画像表示装置。(1) Color display cells each consisting of a color display element and a field effect transistor for applying a color signal to the color display element are arranged in a triangular arrangement, and two selection lines for selecting the field effect transistor are selected at the same time. 1. An active matrix color image display device comprising a circuit, wherein the selection circuit changes the combination of two selection lines selected simultaneously for each field of a video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236214A JPS6391692A (en) | 1986-10-06 | 1986-10-06 | Color image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236214A JPS6391692A (en) | 1986-10-06 | 1986-10-06 | Color image display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6391692A true JPS6391692A (en) | 1988-04-22 |
Family
ID=16997468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236214A Pending JPS6391692A (en) | 1986-10-06 | 1986-10-06 | Color image display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6391692A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0396992A (en) * | 1989-09-08 | 1991-04-22 | Canon Inc | Information processor |
| WO2017069213A1 (en) * | 2015-10-22 | 2017-04-27 | シャープ株式会社 | Liquid crystal display panel and method for driving same |
-
1986
- 1986-10-06 JP JP61236214A patent/JPS6391692A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0396992A (en) * | 1989-09-08 | 1991-04-22 | Canon Inc | Information processor |
| WO2017069213A1 (en) * | 2015-10-22 | 2017-04-27 | シャープ株式会社 | Liquid crystal display panel and method for driving same |
| CN108140353A (en) * | 2015-10-22 | 2018-06-08 | 夏普株式会社 | Liquid crystal display panel and its driving method |
| US10657909B2 (en) | 2015-10-22 | 2020-05-19 | Sharp Kabushiki Kaisha | Liquid crystal display panel and method for driving same |
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