JPH065478B2 - Active matrix circuit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアクティブマトリクス回路基板の信号線の構成
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a configuration of signal lines of an active matrix circuit substrate.

［従来の技術］及び［発明が解決しようとする問題点］ アクティブマトリクス回路基板の代表的なものとして薄
膜トランジスタ（以下TFTと略す）をアナログスイッチ
ング素子として用いた液晶表示装置が考えられる。この
液晶表示装置は近年、高密度化、大面積化が進み、その
信号線は2000本近くにものぼっており、外部回路との結
線の問題と、駆動用ICの増大という問題が深刻化し、歩
留り低下やコスト高を招いている。[Prior Art] and [Problems to be Solved by the Invention] A liquid crystal display device using a thin film transistor (hereinafter abbreviated as TFT) as an analog switching element is considered as a typical active matrix circuit substrate. In recent years, this liquid crystal display device has become higher in density and larger in area, and the number of its signal lines is close to 2,000, and the problem of connection with an external circuit and the problem of an increase in driving ICs are aggravated. This leads to lower yields and higher costs.

第７図は従来のアクティブマトリクス型液晶表示装置の
一例を示したものである。図中１は、表示部で、ANM
は、画素駆動用TFTスイッチング素子、２は、信号線駆
動回路、３は走査線駆動回路である。４は、表示部１と
信号線駆動回路２との接続部である。FIG. 7 shows an example of a conventional active matrix type liquid crystal display device. In the figure, 1 is the display unit, which is ANM.
Is a pixel driving TFT switching element, 2 is a signal line driving circuit, and 3 is a scanning line driving circuit. Reference numeral 4 is a connecting portion between the display unit 1 and the signal line driving circuit 2.

また、第８図は、表示部１の信号線Ｓ(1)〜Ｓ(M)に与え
るべく信号線駆動回路２でサンプルホールドされた映像
信号と、走査線Ｇ(1)〜Ｇ(N)信号とのタイミング図を表
わすものである。走査線数×信号線をＮ×Ｍのマトリク
スで構成した場合、接続部４はＭケ所あることになる。
密度に関しては、たとえば走査線数Ｎ＝480本、アスペ
クト比３：４、画面サイズ対角７インチの液晶フルカラ
ーテレビを考えた場合、信号線数Ｍ＝1920、画面の横の
長さｌは、 となり１mm当り13.5本の密度となる。In addition, FIG. 8 shows a video signal sampled and held by the signal line drive circuit 2 to be applied to the signal lines S (1) to S (M) of the display unit 1 and the scanning lines G (1) to G (N). FIG. 6 shows a timing diagram with signals. When the number of scanning lines × signal lines is formed in a matrix of N × M, there are M connecting portions 4.
Regarding the density, for example, in the case of a liquid crystal full-color TV with a scanning line number N = 480, an aspect ratio of 3: 4, and a screen size of 7 inches diagonal, the number of signal lines M = 1920 and the horizontal length l of the screen are That is, the density is 13.5 per 1 mm.

従来、この高密度且つ多数の信号線を外部の信号線駆動
回路２と接続するために実装の信頼性、歩留りの低下、
又、外部駆動用ICの増大に伴うコスト高が問題となっ
た。また、これらICを搭載するために基板サイズが大き
くなり、表示部に比べ外部回路部が大きいというアンバ
ランスも問題となっていた。Conventionally, since the high density and a large number of signal lines are connected to the external signal line driving circuit 2, the mounting reliability and the yield decrease,
In addition, the increase in cost for external drive ICs poses a problem. In addition, the size of the board is increased due to the mounting of these ICs, and the imbalance that the external circuit section is larger than the display section has been a problem.

本発明は上記従来技術の問題点に鑑みなされたもので、
アクティブマトリクス回路基板の信号線の外部駆動回路
との接続数を減らし、実装の簡素化、歩留りの向上、実
装コストの低減を図るとともに、外部信号線駆動用ICの
個数の低減、前記外部駆動回路の小規模、コンパクト
化、それに伴うコストの低減を図ることを目的とするも
のである。The present invention has been made in view of the above-mentioned problems of the prior art,
The number of connection of the signal line of the active matrix circuit board with the external drive circuit is reduced, the mounting is simplified, the yield is improved, the mounting cost is reduced, and the number of external signal line driving ICs is reduced. The purpose is to reduce the size, size, and cost of the product.

［問題点を解決するための手段］及び［作用］ 本発明は、Ｎ行×Ｍ列にマトリクス配置される複数の３
端子トランジスタからなる第１のトランジスタ群と、前
記第１のトランジスタ群のうち前記行に沿ったトランジ
スタのゲート端子を行毎にそれぞれ共通に接続したＮ本
の走査線と、前記第１のトランジスタ群のうち前記列に
沿ったトランジスタのソース端子を列毎にそれぞれ共通
に接続したＭ本の信号線と、前記第１のトランジスタ群
のドレイン端子にそれぞれ接続した画素電極、とを有す
るアクティブマトリクス型液晶表示装置に使用されるア
クティブマトリクス回路であって、 ａ．前記Ｍ本の信号線のそれぞれにドレイン端子を接続
した総計Ｍ個からなる第２のトランジスタ群と、上記信
号線とは並列に上記第２のトランジスタのドレイン端子
に接続したコンデンサとを備えたスイッチングトランジ
スタアレイ、 ｂ．前記Ｍ個からなる第２のトランジスタ群をｍ個ずつ
ｎ個のブロックに分割し、各ブロック毎にブロック内の
ｍ個のトランジスタのゲート端子を共通に接続して引き
出したｎ本の配線からなる第１の配線群、及び ｃ．上記Ｍ個の第２のトランジスタ群において、各ブロ
ックの１番目のトランジスタのみのソース端子をｎ個の
ブロックにまたがって共通に接続し、同様にして２〜ｍ
番目のトランジスタのソース端子をそれぞれｎ個のブロ
ックにまたがって共通に接続して引き出したｍ本の配線
からなる第２の配線群、 を有し、前記第２の配線群に映像信号が入力され、同時
に前記第１の配線群により前記第２のトランジスタ群が
ブロック毎に順次オンすることにより、前記第２のトラ
ンジスタ群を介してＭ本の信号線に順次映像信号が伝送
されることを特徴とするアクティブマトリクス回路であ
る。[Means for Solving the Problems] and [Operation] The present invention has a plurality of 3 elements arranged in a matrix of N rows × M columns.
A first transistor group including terminal transistors; N scanning lines in which gate terminals of transistors along the row of the first transistor group are commonly connected to each row; and the first transistor group An active matrix liquid crystal having M signal lines in which the source terminals of the transistors along the columns are commonly connected for each column, and pixel electrodes respectively connected to the drain terminals of the first transistor group. An active matrix circuit used in a display device, comprising: a. A switching including a second transistor group consisting of a total of M transistors each having a drain terminal connected to each of the M signal lines, and a capacitor connected to the drain terminal of the second transistor in parallel with the signal line. A transistor array, b. The M second transistor group is divided into n blocks of m each, and each block is composed of n wires drawn by commonly connecting gate terminals of m transistors in each block. A first wiring group, and c. In the above M second transistor groups, the source terminals of only the first transistors of each block are commonly connected across the n blocks, and 2 to m are similarly formed.
A second wiring group consisting of m wirings connected to the source terminals of the n-th transistors across the n blocks in common, and a video signal is input to the second wiring group. At the same time, the second transistor group is sequentially turned on for each block by the first wiring group, so that video signals are sequentially transmitted to the M signal lines through the second transistor group. Is an active matrix circuit.

本発明は、映像信号線をブロック毎に任意の本数に分割
し、各ブロック毎の信号線をスイッチング素子で共通化
して映像信号を制御するものである。すなわち、Ｍ本の
映像信号線を、ｍ本づつの共通化した映像信号線から成
るｎブロックから成るマトリクス回路で置き換えたもの
である。このため従来に比べ信号線の接続本数は著しく
減少する。The present invention divides the video signal line into an arbitrary number of blocks and controls the video signal by sharing the signal line of each block with a switching element. That is, the M video signal lines are replaced with a matrix circuit composed of n blocks each including m video signal lines in common. Therefore, the number of signal lines connected is significantly reduced as compared with the conventional case.

［実施例］ 第１図は本発明の実施例であり、第７図に示したＮ×Ｍ
画素毎にスイッチング素子を設けたＮ×Ｍアクティブマ
トリクス型液晶表示装置と同一基板上に破線で囲って示
したｎ×ｍアクティブマトリクス回路５を設けた全体図
を表わす。第２図は第１図のｎ×ｍアクティブマトリク
ス回路５の内部を表わし、図中６は、映像信号用アナロ
グスイッチングトランジスタ（以下A.S.トランジスタと
略す）、７は、映像信号サンプルホールド用コンデンサ
ーであり、Ｓ(1)〜Ｓ(m)はA.S.トランジスタ６へのラッ
チされた映像信号線、ｇ(1)〜ｇ(n)は、A.S.トランジス
タ６のスイッチング用信号線を示す。今、第７図におけ
るＭ本の信号線をｍ本に共通化したマトリクス配線とな
る様にすると第２図のＳ(1)〜Ｓ(m)の信号線とｇ(1)〜
ｇ(n)の信号線とｎ×ｍ個のA.S.トランジスタ６６及び
コンデンサー７から成るマトリクス回路とすることがで
きる。ただしｎは１以上の整数で、ｎ≧▲^M _m▼である。
この時の映像信号と、第２図のA.S.トランジスタ６のト
ランジスタ及び、第１図の表示部１のトランジスタとの
タイミングは第３図の映像信号ラッチ回路を用いると第
４図の関係となる。さらに詳しく見てみると、まず第３
図において、入力されたアナログ映像信号９がφ₁のタ
イミングで出力されると、シフトレジスタ８からのパル
スでトランジスタ10でサンプリングされ、コンデンサ11
でホールドされ、さらにソースフォロウバッファ12でバ
ッファリングされる。このＡ／Ｄ変換された映像信号が
トランジスタ13でφ₂の同一タイミングでラッチされて
第１図あるいは第２図のＳ(1)〜Ｓ(m)へ入力される。こ
のラッチタイミング等を各々ｔ₁，ｔ₂…とすると第４図
で示す映像信号とＳ(1)〜Ｓ(m)の関係となる。第２図の
のA.S.トランジスタ６のトランジスタはｔ₁，ｔ₂‐‐ｔ
ｎの各タイミングごとに△ｔ＝ｔ₂−ｔ₁＝ｔ₃−ｔ₂＝…
の間ONとなり各々の第３図より出力された映像信号をコ
ンデンサー７に保持する。そしてｔｎのタイミングでホ
ールドされた後映像信号の水平帰線時間、と次のラッチ
タイミング時ｔｎ＋１の間のｔＧの期間、第１図の表示
部１のトランジスタスイッチング信号線、すなわち画素
走査線の１本がONとなり画素へA/D変換された映像信号
が伝達される。[Embodiment] FIG. 1 shows an embodiment of the present invention, which is N × M shown in FIG.
1 is an overall view of an N × M active matrix type liquid crystal display device provided with a switching element for each pixel and an n × m active matrix circuit 5 surrounded by a broken line on the same substrate. FIG. 2 shows the inside of the n × m active matrix circuit 5 of FIG. 1, in which 6 is a video signal analog switching transistor (hereinafter abbreviated as AS transistor), and 7 is a video signal sample hold capacitor. , S (1) to S (m) are video signal lines latched to the AS transistor 6, and g (1) to g (n) are switching signal lines of the AS transistor 6. Now, if the M signal lines in FIG. 7 are made into matrix wiring common to m, the signal lines S (1) to S (m) and g (1) to S (m) in FIG.
A matrix circuit including g (n) signal lines, n × m AS transistors 66 and capacitors 7 can be used. However, n is an integer of 1 or more, and n ≧ ▲ ^M _m ▼.
The timing of the video signal at this time and the transistor of the AS transistor 6 of FIG. 2 and the transistor of the display unit 1 of FIG. 1 has the relationship of FIG. 4 when the video signal latch circuit of FIG. 3 is used. Looking at it in more detail, first
In the figure, when the input analog video signal 9 is output at the timing of φ ₁ , it is sampled by the transistor 10 by the pulse from the shift register 8 and the capacitor 11
Is held by the source follow buffer 12 and buffered by the source follow buffer 12. The A / D-converted video signal is latched by the transistor 13 at the same timing of φ ₂ and input to S (1) to S (m) in FIG. 1 or 2. When the latch timings are t ₁ , t _2, ..., respectively, the relationship between the video signal and S (1) to S (m) shown in FIG. 4 is obtained. The transistors of the AS transistor 6 in FIG. 2 are t ₁ , t ₂ --t
Δt = t ₂ −t ₁ = t ₃ −t ₂ = ... for each timing of n
During this period, it is turned on and the video signal output from each of FIGS. Then, the horizontal retrace time of the video signal after being held at the timing of tn and the period of tG between the next latch timing tn + 1 and the transistor switching signal line of the display unit 1 in FIG. 1, that is, 1 of the pixel scanning line. The book is turned on and the A / D converted video signal is transmitted to the pixel.

以上のことを走査線数くりかえすことで一画面分の映像
データが各画素へ伝達され一画面表示することとなる。By repeating the above operation for the number of scanning lines, the video data for one screen is transmitted to each pixel and displayed on one screen.

今、Ｎ＝480，Ｍ＝1920にフレーム周波数60HzのNTCSTV
信号をｍ＝240ｎ＝８で表示しようとすると１水平走査
期間は63.5μsec水平帰線時間は11μsecであるから、△
ｔ≦（63.5-11）／８＝6.56μsec ｔＧ≦（11＋6.56）
＝17.56μsecとなる。なおｇ(n)がONとなるタイミング
とＧ(ｉ)（ｉ番目の走査線の意味）がONとなるタイミン
グを同時とすることは実際上第３図より出力された（サ
ンプルホールドされた）映像信号を、第２図のA.S.トラ
ンジスタ６のトランジスタを介して直接画素へ伝達する
ことになるので問題はない。こうすることで画素用スイ
ッチングトランジスタの充電時間を長くとることができ
るので負荷を軽減することができ、コンパクトなトラン
ジスタで済ますことができる。NTCSTV with a frame frequency of 60 Hz for N = 480 and M = 1920
When trying to display a signal at m = 240n = 8, one horizontal scanning period is 63.5 μsec and the horizontal retrace time is 11 μsec.
t ≦ (63.5-11) /8=6.56 μsec tG ≦ (11 + 6.56)
= 17.56 μsec. It is actually output from FIG. 3 (sample-held) that the timing when g (n) is turned on and the timing when G (i) (meaning the i-th scanning line) is turned on are the same. There is no problem because the video signal is directly transmitted to the pixel via the transistor of the AS transistor 6 in FIG. By doing so, the charging time of the pixel switching transistor can be extended, so the load can be reduced and a compact transistor can be used.

この時、外部映像信号処理回路、第３図、と第１図ある
いは第２図のＳ(1)〜Ｓ(m)との接続本数はｍ＝240本で
あるので、信号線密度ｄは とすることが可能となる。第５図は、第１図又は第２図
のスイッチング用信号線Ｓ(1)〜Ｓ(m)を低密度配置した
場合の一例を示す。また、第６図はＳ(1)〜Ｓ(m)とｇ
(1)〜ｇ(n)の別の低密度配置例である。この場合は信号
線密度は、 とやや密度は上がるもののわずかであり、接続本数低減
効果にほとんど影響しないのに対し、第３図の外部信号
信理部の12のバッファを同一性能にそろえることができ
るという利点がある。つまり第６図のｇ(1)〜ｇ(n)のＳ
(1)〜Ｓ(m)のマトリクス回路基板上での上下交差部から
なる配線容量は同一となるため第３図の回路からのデー
タ変動を一様に抑えることができるので画像のバラツキ
を抑えやすく設計できる。At this time, since the number of connections of the external video signal processing circuit, FIG. 3, and S (1) to S (m) in FIG. 1 or 2 is m = 240, the signal line density d is It becomes possible to FIG. 5 shows an example of a case where the switching signal lines S (1) to S (m) of FIG. 1 or 2 are arranged at a low density. Further, FIG. 6 shows S (1) to S (m) and g
It is another low-density arrangement example of (1) to g (n). In this case, the signal line density is Although the density is slightly higher, it has little effect on the effect of reducing the number of connections, while there is an advantage that the 12 buffers of the external signal receiving section in FIG. 3 can be made to have the same performance. That is, S of g (1) to g (n) in FIG.
(1) to S (m) have the same wiring capacity consisting of the upper and lower crossing portions on the matrix circuit board, so that the data fluctuation from the circuit of FIG. It can be designed easily.

なお、分割用スイッチングトランジスタは、画素用スイ
ッチングトランジスタと同一構成であり、データ保持用
コンデンサーも既知の技術でトランジスタ製造プロセス
内で設けることができ、あるいは配線容量等を用いた場
合には不要となるので、同一基板上に設けられることは
特に詳細に述べることもなく明らかである。The dividing switching transistor has the same configuration as the pixel switching transistor, and the data holding capacitor can be provided in the transistor manufacturing process by a known technique, or becomes unnecessary when the wiring capacitance or the like is used. Therefore, it is obvious that they are provided on the same substrate without particularly describing them in detail.

又、本発明は、前述の画素毎のスイッチングトランジス
タを設けたアクティブマトリクス液晶素子に代えて、米
国特許第4367924号公報などに開示されたパツシブマト
リクス型強誘電性液晶素子を用いることができる。この
強誘電性液晶素子の信号線を、前述の方法でTETにより
ブロック化し、共通化することができる。この際、強誘
電性液晶としては、カイラルスメクティック液相、特に
そのＣ相、号相、Ｉ相、Ｊ相、Ｋ相、Ｇ相、Ｆ相が適し
ている。Further, in the present invention, instead of the above-mentioned active matrix liquid crystal element provided with a switching transistor for each pixel, a passive matrix type ferroelectric liquid crystal element disclosed in US Pat. No. 4,367,924 can be used. The signal line of this ferroelectric liquid crystal element can be made common by blocking it with TET by the method described above. At this time, as the ferroelectric liquid crystal, a chiral smectic liquid phase, particularly its C phase, sign phase, I phase, J phase, K phase, G phase, F phase is suitable.

［発明の効果］ 以上実施例から明らかなように、従来、1920本の信号線
を240本ないしは248本とすることができ、信号線密度を
13.5本／mmから1.69本／mm（87.5％減）ないしは1.75本
／mm（87.0％減）と大きく抑えることができる。したが
って、実装の簡素化、歩留りの向上、外部信号処理用IC
個数の低減等、コスト的に有利となるばかりでなく、外
部信号回路の小規模化、コンパクト化、低コスト化も可
能となる。[Advantages of the Invention] As is apparent from the above-described embodiments, conventionally, 1920 signal lines can be 240 or 248, and the signal line density can be reduced.
It can be greatly reduced from 13.5 lines / mm to 1.69 lines / mm (87.5% reduction) or 1.75 lines / mm (87.0% reduction). Therefore, simplification of mounting, improvement of yield, IC for external signal processing
Not only is there a cost advantage, such as a reduction in the number, but it is also possible to make the external signal circuit smaller, more compact, and less expensive.

なお、説明ではアナログの映像信号を例としたが、本発
明は他の信号、例えばデジタル信号でも良く、限定され
るものではない。In the description, an analog video signal is taken as an example, but the present invention may be another signal, for example, a digital signal, and is not limited.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明のアクティブマトリクス回路を用いた
Ｎ×Ｍ画素を有する液晶表示装置の一実施例を示す説明
図、第２図は、本発明のｎ×ｍマトリクス配線のＭ個の
アクティブマトリクス配置の部分拡大図、第３図は、本
発明によるｍ本の信号線への映像信号出力回路図、第４
図は、第１図あるいは第２図へ第３の回路を用いた場合
の映像信号と信号線と本発明でＭ個配置されたスイッチ
ング素子へのスイッチング信号と画素走査信号とのタイ
ミング図、第５図は本発明を用いた低密度信号線配置
図、第６図は、本発明の別の実施例の低密度信号線配置
図、第７図はＮ×Ｍアクィブマトリクス液晶表示装置第
８図は信号線と走査線のタイミング図である。 １…表示部、２…信号線駆動回路、 ３…走査線駆動回路、４…接続部、 ５…ｎ×ｍアクティブマトリクス回路、 ６…A.S.トランジスタ、７…コンデンサー、 ８…シフトレジスタ、９…アナログ映像信号、 10，13…トランジスタ、11…コンデンサ、 12…ソースフォロウバッファ、 14…画素用スイッチングトランジスタ、 15…−画素分に相当する液晶層の 電気的等価回路、 Ｓ(1)〜Ｓ(M)…信号線、Ｇ(1)〜Ｇ(N)…走査線、 Ｓ(1)〜Ｓ(m)…映像信号線、 ｇ(1)〜ｇ(n)…スイッチング用信号線。FIG. 1 is an explanatory view showing an embodiment of a liquid crystal display device having N × M pixels using an active matrix circuit of the present invention, and FIG. 2 is an M number of active matrixes of n × m matrix wiring of the present invention. FIG. 3 is a partially enlarged view of the matrix arrangement, and FIG. 4 is a circuit diagram of a video signal output circuit to m signal lines according to the present invention.
FIG. 1 is a timing diagram of a video signal and a signal line when the third circuit is used in FIG. 1 or FIG. FIG. 5 is a layout diagram of a low density signal line using the present invention, FIG. 6 is a layout diagram of a low density signal line of another embodiment of the present invention, and FIG. 7 is an N × M active matrix liquid crystal display device. FIG. 8 is a timing chart of signal lines and scanning lines. DESCRIPTION OF SYMBOLS 1 ... Display part, 2 ... Signal line drive circuit, 3 ... Scan line drive circuit, 4 ... Connection part, 5 ... nxm active matrix circuit, 6 ... AS transistor, 7 ... Capacitor, 8 ... Shift register, 9 ... Analog Video signal, 10, 13 ... Transistor, 11 ... Capacitor, 12 ... Source follow buffer, 14 ... Pixel switching transistor, 15 ...- Electrical equivalent circuit of liquid crystal layer corresponding to pixels, S (1) to S (M ) ... Signal lines, G (1) to G (N) ... Scanning lines, S (1) to S (m) ... Video signal lines, g (1) to g (n) ... Switching signal lines.

フロントページの続き (72)発明者 山下 伸逸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (56)参考文献 特開 昭58−203486（ＪＰ，Ａ)Front Page Continuation (72) Inventor Shinsuke Yamashita 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (56) Reference JP-A-58-203486 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】Ｎ行×Ｍ列にマトリクス配置される複数の
３端子トランジスタからなる第１のトランジスタ群と、
前記第１のトランジスタ群のうち前記行に沿ったトラン
ジスタのゲート端子を行毎にそれぞれ共通に接続したＮ
本の走査線と、前記第１のトランジスタ群のうち前記列
に沿ったトランジスタのソース端子を列毎にそれぞれ共
通に接続したＭ本の信号線と、前記第１のトランジスタ
群のドレイン端子にそれぞれ接続した画素電極、とを有
するアクティブマトリクス型液晶表示装置に使用される
アクティブマトリクス回路であって、 ａ．前記Ｍ本の信号線のそれぞれにドレイン端子を接続
した総計Ｍ個からなる第２のトランジスタ群と、上記信
号線とは並列に上記第２のトランジスタのドレイン端子
に接続したコンデンサとを備えたスイッチングトランジ
スタアレイ、 ｂ．前記Ｍ個からなる第２のトランジスタ群をｍ個ずつ
ｎ個のブロックに分割し、各ブロック毎にブロック内の
ｍ個のトランジスタのゲート端子を共通に接続して引き
出したｎ本の配線からなる第１の配線群、及び ｃ．上記Ｍ個の第２のトランジスタ群において、各ブロ
ックの１番目のトランジスタのみのソース端子をｎ個の
ブロックにまたがって共通に接続し、同様にして２〜ｍ
番目のトランジスタのソース端子をそれぞれｎ個のブロ
ックにまたがって共通に接続して引き出したｍ本の配線
からなる第２の配線群、 を有し、前記第２の配線群に映像信号が入力され、同時
に前記第１の配線群により前記第２のトランジスタ群が
ブロック毎に順次オンすることにより、前記第２のトラ
ンジスタ群を介した前記Ｍ本の信号線に順次映像信号が
伝送されることを特徴とするアクティブマトリクス回
路。1. A first transistor group composed of a plurality of three-terminal transistors arranged in a matrix of N rows × M columns,
In the first transistor group, the gate terminals of the transistors along the rows are commonly connected to each row.
Scanning lines, M signal lines in which the source terminals of the transistors along the column of the first transistor group are commonly connected for each column, and the drain terminals of the first transistor group, respectively. An active matrix circuit used in an active matrix type liquid crystal display device having a pixel electrode connected thereto, comprising: a. A switching including a second transistor group consisting of a total of M transistors each having a drain terminal connected to each of the M signal lines, and a capacitor connected to the drain terminal of the second transistor in parallel with the signal line. A transistor array, b. The M second transistor group is divided into n blocks of m each, and each block is composed of n wires drawn by commonly connecting gate terminals of m transistors in each block. A first wiring group, and c. In the above M second transistor groups, the source terminals of only the first transistors of each block are commonly connected across the n blocks, and 2 to m are similarly formed.
A second wiring group consisting of m wirings connected to the source terminals of the n-th transistors across the n blocks in common, and a video signal is input to the second wiring group. At the same time, the second transistor group is sequentially turned on for each block by the first wiring group, so that the video signal is sequentially transmitted to the M signal lines via the second transistor group. Characteristic active matrix circuit.