JPS6386550A - 多層配線層の形成方法 - Google Patents
多層配線層の形成方法Info
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- JPS6386550A JPS6386550A JP23256486A JP23256486A JPS6386550A JP S6386550 A JPS6386550 A JP S6386550A JP 23256486 A JP23256486 A JP 23256486A JP 23256486 A JP23256486 A JP 23256486A JP S6386550 A JPS6386550 A JP S6386550A
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- 230000015572 biosynthetic process Effects 0.000 title claims 2
- 239000004642 Polyimide Substances 0.000 claims abstract description 66
- 229920001721 polyimide Polymers 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 abstract description 5
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 abstract description 3
- 230000002349 favourable effect Effects 0.000 abstract 1
- 239000003795 chemical substances by application Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- PMYDPQQPEAYXKD-UHFFFAOYSA-N 3-hydroxy-n-naphthalen-2-ylnaphthalene-2-carboxamide Chemical compound C1=CC=CC2=CC(NC(=O)C3=CC4=CC=CC=C4C=C3O)=CC=C21 PMYDPQQPEAYXKD-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 125000000717 hydrazino group Chemical group [H]N([*])N([H])[H] 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線層の形成方法に関するものである。
一般に、ポリイミドギコナドロン層を用いて基板上に多
層の配線層を形成する場合には以１・の方法が採られて
いる。
層の配線層を形成する場合には以１・の方法が採られて
いる。
まず、第１の方法としては、基板−１−に第１配線層を
形成し、その上にポリイミドキコナドロン層を形成して
、このポリイミドキコナトしノン層を完全に硬化させた
後、通常のレジス）・を用いてマスク合わせ、露光、現
像を行い、ヒトシジンによりエツチングする。
形成し、その上にポリイミドキコナドロン層を形成して
、このポリイミドキコナトしノン層を完全に硬化させた
後、通常のレジス）・を用いてマスク合わせ、露光、現
像を行い、ヒトシジンによりエツチングする。
続いてレジストを除去した後、前記の、Ｊ−うにして露
出させた第１配線層に接触さＵて第２配線層を形成する
。
出させた第１配線層に接触さＵて第２配線層を形成する
。
第２の方法は、前記ポリイミドキコナト［１ン層を部分
硬化させ、通常のレノストを用いて、マスク合わせ、露
光を行いアルカリ現像液て連続（２て現像、エツチング
する。
硬化させ、通常のレノストを用いて、マスク合わせ、露
光を行いアルカリ現像液て連続（２て現像、エツチング
する。
さらにレジスト除去後完全にポリイミドキュナトロン層
を硬化させ、第１の方法と同様に第２配線層を形成する
。
を硬化させ、第１の方法と同様に第２配線層を形成する
。
第３の方法は、第７図に示すように、基板２ｏ上に第１
配線層２１を形成しく第７図（Ａ ）） 、続いて感光
性ポリイミドキュナトロン層２２を形成する（第７図（
Ｂ））。続いて、ホトマスク２４を用いてＵＶ照射２５
で感光性ポリイミドキュナトロン層を露光する（第７図
（Ｃ））。
配線層２１を形成しく第７図（Ａ ）） 、続いて感光
性ポリイミドキュナトロン層２２を形成する（第７図（
Ｂ））。続いて、ホトマスク２４を用いてＵＶ照射２５
で感光性ポリイミドキュナトロン層を露光する（第７図
（Ｃ））。
つぎに、感光性ポリイミドキュナトロン層２２上に現像
液２３を塗布しく第７図（Ｄ））、第１配線層２１の真
」二の感光性ポリイミドキュナトロン層２２の未露光部
分２６を除去する（第７図（Ｅ））。
液２３を塗布しく第７図（Ｄ））、第１配線層２１の真
」二の感光性ポリイミドキュナトロン層２２の未露光部
分２６を除去する（第７図（Ｅ））。
このようにして前記第１配線層２１を露出せしめた後、
感光性ポリイミドキュナトロン層２２を完全に硬化させ
、第２配線層２４をこれに接触させて形成する（第７図
（Ｆ））。
感光性ポリイミドキュナトロン層２２を完全に硬化させ
、第２配線層２４をこれに接触させて形成する（第７図
（Ｆ））。
〔発明が解決しようとする問題点〕
しかし、前記した従来のものにおいて（」、以下のよう
な欠点がある。
な欠点がある。
即ち、第１の方法は高精度のエツチングかり能であるが
、極めて有害なヒドラジンを用いるものであるため、危
険が伴う。また、工程が複雑となる。
、極めて有害なヒドラジンを用いるものであるため、危
険が伴う。また、工程が複雑となる。
第２の方法は、製造工程が簡素化されるという利点はあ
るが、硬化条件いかんでは精度が低下する虞れがある。
るが、硬化条件いかんでは精度が低下する虞れがある。
また、レンスト除去に有害な剥離剤が必要であり、この
剥離工程が複雑である。
剥離工程が複雑である。
また、第３の方法では、エツチング工程が極めて簡略化
されるが、後工程で感光剤が蒸発して感光性ポリイミド
キュナトロン層の膜厚が減少し、絶縁が悪化するという
問題がある。
されるが、後工程で感光剤が蒸発して感光性ポリイミド
キュナトロン層の膜厚が減少し、絶縁が悪化するという
問題がある。
本発明は前記事項に鑑みてなされたもので、エツチング
工程が容易となるのは勿論、有害な薬剤を用いる必要が
なく、しかも高精度で、絶縁も良好な多層配線層の形成
方法とすることを技術的課題とする。
工程が容易となるのは勿論、有害な薬剤を用いる必要が
なく、しかも高精度で、絶縁も良好な多層配線層の形成
方法とすることを技術的課題とする。
本発明は前記技術的課題を解決するために、以下のよう
な構成とした。
な構成とした。
即ち、基板上１に第１配線層２を形成し、さらにその上
面にポリイミドキュナトロン層３を形成した後、このポ
リイミドキュナトロン層３を部分硬化させる つぎに、そのポリイミドキュナトロン層３の上面に感光
性ポリイミドキュナトロン層４を形成し、そして、前記
感光性ポリイミドキュナトロン層４にお（Ｊる前記第１
配線層２の真上に対応する部位５を選択エツチングする
。
面にポリイミドキュナトロン層３を形成した後、このポ
リイミドキュナトロン層３を部分硬化させる つぎに、そのポリイミドキュナトロン層３の上面に感光
性ポリイミドキュナトロン層４を形成し、そして、前記
感光性ポリイミドキュナトロン層４にお（Ｊる前記第１
配線層２の真上に対応する部位５を選択エツチングする
。
さらに、前記感光性ポリイミドキュナトロン層４をマス
クとして前記ポリイミドキュナトロン層３をエツチング
して前記第１配線層２を露出せしめ、前記ポリイミドキ
ュナトロン層３及び感光性ポリイミドキュナトロン層４
を完全に硬化させ、続いて、この露出部分に接触させて
第２配線層６を形成して多層配線層を製造する。
クとして前記ポリイミドキュナトロン層３をエツチング
して前記第１配線層２を露出せしめ、前記ポリイミドキ
ュナトロン層３及び感光性ポリイミドキュナトロン層４
を完全に硬化させ、続いて、この露出部分に接触させて
第２配線層６を形成して多層配線層を製造する。
感光性ポリイミドキュナトロン層４は光学的手法により
パターニングされるため、充分な精度が得られ、またポ
リイミドキュナトロン層は部分硬化されるものであるた
めヒドラノン等の有害な薬剤を用いる必要がない。また
レジストを使用しないため、有害な剥離剤を用いる必要
がない。
パターニングされるため、充分な精度が得られ、またポ
リイミドキュナトロン層は部分硬化されるものであるた
めヒドラノン等の有害な薬剤を用いる必要がない。また
レジストを使用しないため、有害な剥離剤を用いる必要
がない。
さらに、ポリイミドキュナトロン層のエツチング工程に
あっては感光性ポリイミドキュナトロン層がマスク層と
なるから、絶縁層としてのポリイミドキュナトロン層が
必要量」二に蝕刻されることはない。
あっては感光性ポリイミドキュナトロン層がマスク層と
なるから、絶縁層としてのポリイミドキュナトロン層が
必要量」二に蝕刻されることはない。
本発明の実施例を第１図ないし第６図に基づいて説明す
る。
る。
まず、基板上ｌにアルミニウム層からなる第１配線層２
を形成し、さらに第１図に示すように、その上面にポリ
イミドキュナトロン層３を形成した後、このポリイミド
キュナトロン層３を部分硬化させる。
を形成し、さらに第１図に示すように、その上面にポリ
イミドキュナトロン層３を形成した後、このポリイミド
キュナトロン層３を部分硬化させる。
つぎに、第２図に示すように、そのポリイミドキュナト
ロン層３の上面に感光性ポリイミドキュナトロン層４を
形成する。
ロン層３の上面に感光性ポリイミドキュナトロン層４を
形成する。
続いて、第３図に示すように、ホトマスク７を用いてＵ
Ｖ照射８で感光性ポリイミドキュナトロン層４を露光す
る。
Ｖ照射８で感光性ポリイミドキュナトロン層４を露光す
る。
さらに、第４図に示すように、前記感光性ポリイミドキ
ュナトロン層４における前記第１配線層２の真」二に対
応する部位５を現像により選択エツチングする。
ュナトロン層４における前記第１配線層２の真」二に対
応する部位５を現像により選択エツチングする。
さらに、第５図に示すように、前記感光性ポリイミドキ
ュナトロン層４をマスクとして前記ポリイミドキュナト
ロン層３をエツチングして前記第１配線層２を露出せし
める。続いて、前記ポリイミドキュナトロン層３及び感
光性ポリイミドキュナトロン層４を完全に硬化させる。
ュナトロン層４をマスクとして前記ポリイミドキュナト
ロン層３をエツチングして前記第１配線層２を露出せし
める。続いて、前記ポリイミドキュナトロン層３及び感
光性ポリイミドキュナトロン層４を完全に硬化させる。
この場合、前記感光性ポリイミドキュナトロン層４の膜
厚は４０％減少する。
厚は４０％減少する。
続いて、第６図に示すように、この露出部分に接触させ
て第２配線層６を形成する。
て第２配線層６を形成する。
以上述べたように、本発明にあっては、光学的手法によ
るパターニングを採っているため充分な精度が得られ、
またポリイミドキュナトロン層は部分硬化させるだけで
よいからヒドラジノ等の有害な薬剤を用いる必要がない
。また、レンストを使用していないため、有害な剥離剤
を用いる必要がない。
るパターニングを採っているため充分な精度が得られ、
またポリイミドキュナトロン層は部分硬化させるだけで
よいからヒドラジノ等の有害な薬剤を用いる必要がない
。また、レンストを使用していないため、有害な剥離剤
を用いる必要がない。
さらに、ポリイミドキュナトロン層のエツチング工程に
あっては感光性ポリイミドキュナトロン層がマスク層と
なるから、絶縁層としてのポリイミドキュナトロン層が
必要具」−に蝕刻されることはなく絶縁性も良好となる
。
あっては感光性ポリイミドキュナトロン層がマスク層と
なるから、絶縁層としてのポリイミドキュナトロン層が
必要具」−に蝕刻されることはなく絶縁性も良好となる
。
本発明によれば、基板上に形成した第１配線層の上面に
ポリイミドキュナトロン層を形成した後、この上面に感
光性ポリイミドキュナトロン層を形成し、そして、前記
感光性ポリイミドキュナトロン層における前記第１配線
層の真上に対応する部位を選択エツチングし、さらに、
当該部分のポリイミドキュナトロン層をエツチングして
前記第１配線層を露出せしめ、続いて、この露出部分に
接触させて第２配線層を形成するものであるから、エツ
チング工程が容易となるのは勿論、有害な薬剤を用いる
必要がなく、しかも高精度で、絶縁も良好な多層配線層
を形成することができる。
ポリイミドキュナトロン層を形成した後、この上面に感
光性ポリイミドキュナトロン層を形成し、そして、前記
感光性ポリイミドキュナトロン層における前記第１配線
層の真上に対応する部位を選択エツチングし、さらに、
当該部分のポリイミドキュナトロン層をエツチングして
前記第１配線層を露出せしめ、続いて、この露出部分に
接触させて第２配線層を形成するものであるから、エツ
チング工程が容易となるのは勿論、有害な薬剤を用いる
必要がなく、しかも高精度で、絶縁も良好な多層配線層
を形成することができる。
第１図ないし第６図は本発明の実施例を示す多層配線層
の断面図、第７図は従来の多層配線層の製造過程を示す
多層配線層の断面図である。 １・・・基板上、 ２・・・第１配線
層、３・・ポリイミドキュナトロン層、 ４・・・感光性ポリイミドキュナトロン層、５・・感光
性ポリイミドキュナトロン層における前記第１配線層の
真上に対応する部位、 ６・・・第２配線層。 ７・・・ホトマスク、 ８・・・ＵＶ照
射。 第１図 第２図 第３図 第４図 第６図 第７図
の断面図、第７図は従来の多層配線層の製造過程を示す
多層配線層の断面図である。 １・・・基板上、 ２・・・第１配線
層、３・・ポリイミドキュナトロン層、 ４・・・感光性ポリイミドキュナトロン層、５・・感光
性ポリイミドキュナトロン層における前記第１配線層の
真上に対応する部位、 ６・・・第２配線層。 ７・・・ホトマスク、 ８・・・ＵＶ照
射。 第１図 第２図 第３図 第４図 第６図 第７図
Claims (1)
- （１）基板上に第１配線層を形成し、さらにその上面に
ポリイミドキュナドロン層を形成した後、このポリイミ
ドキュナドロン層を部分硬化させ、その上面に感光性ポ
リイミドキュナドロン層を形成し、そして、前記感光性
ポリイミドキュナドロン層における前記第１配線層の真
上に対応する部位を選択エッチングし、さらに、感光性
ポリイミドキュナドロン層をマスクとして前記ポリイミ
ドキュナドロン層をエッチングして前記第１配線層を露
出せしめ、前記ポリイミドキュナドロン層及び感光性ポ
リイミドキュナドロン層を完全に硬化させた後、この露
出部分に接触させて第２配線層を形成することを特徴と
する多層配線層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256486A JPS6386550A (ja) | 1986-09-30 | 1986-09-30 | 多層配線層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256486A JPS6386550A (ja) | 1986-09-30 | 1986-09-30 | 多層配線層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386550A true JPS6386550A (ja) | 1988-04-16 |
Family
ID=16941312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23256486A Pending JPS6386550A (ja) | 1986-09-30 | 1986-09-30 | 多層配線層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386550A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228132A (ja) * | 1988-03-08 | 1989-09-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH04323828A (ja) * | 1991-04-24 | 1992-11-13 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH0746755B2 (ja) * | 1990-11-15 | 1995-05-17 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層薄膜構造の製造方法 |
| US5474956A (en) * | 1995-03-14 | 1995-12-12 | Hughes Aircraft Company | Method of fabricating metallized substrates using an organic etch block layer |
-
1986
- 1986-09-30 JP JP23256486A patent/JPS6386550A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228132A (ja) * | 1988-03-08 | 1989-09-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0746755B2 (ja) * | 1990-11-15 | 1995-05-17 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層薄膜構造の製造方法 |
| JPH04323828A (ja) * | 1991-04-24 | 1992-11-13 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US5474956A (en) * | 1995-03-14 | 1995-12-12 | Hughes Aircraft Company | Method of fabricating metallized substrates using an organic etch block layer |
| GB2298959A (en) * | 1995-03-14 | 1996-09-18 | Hughes Aircraft Co | Fabricating metallised substrates |
| GB2298959B (en) * | 1995-03-14 | 1999-03-24 | Hughes Aircraft Co | Method of fabricating metallized substrates using an organic etch block layer |
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