JPS6385378A - 集積回路 - Google Patents
集積回路Info
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- JPS6385378A JPS6385378A JP61230085A JP23008586A JPS6385378A JP S6385378 A JPS6385378 A JP S6385378A JP 61230085 A JP61230085 A JP 61230085A JP 23008586 A JP23008586 A JP 23008586A JP S6385378 A JPS6385378 A JP S6385378A
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- 238000012360 testing method Methods 0.000 claims abstract description 65
- 238000000926 separation method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 101000617720 Homo sapiens Pregnancy-specific beta-1-glycoprotein 5 Proteins 0.000 description 3
- 102100022025 Pregnancy-specific beta-1-glycoprotein 5 Human genes 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、互いに接続されている複数の機能回路を有
する集積回路に関し、詳しくは、複数の機能回路をそれ
ぞれ独立に試験することができるように構成した集積回
路に関する。
する集積回路に関し、詳しくは、複数の機能回路をそれ
ぞれ独立に試験することができるように構成した集積回
路に関する。
(従来の技術)
近年、集積回路技術が進歩して集積回路の集積度が増大
するにつれて、1個の集積回路パッケージに複数の機能
回路を収納し、これらの機能回路を互いに接続して1つ
のシステム回路を構成するような集積回路、すなわち超
大規模集積回路■LSIが開発されている。更に具体的
に説明すると、例えば1個の集積回路パッケージにマイ
クロプロセッサ、プログラム用ROM、ビデオディスプ
レイプロセッサ、周辺インタフェース等の複数の機能回
路を収納するとともに、これらの各機能回路を互いに接
続して例えば画像処理システムのような1つのシステム
回路を構成する集積回路VLSIが開発されている。こ
のように複数の機能回路を集積して1つのシステム回路
を1個の集積回路として構成することにより、従来、複
数の集積回路パッケージを必要としてこれをプリント基
板に実装して構成していた場合に比較して、プリント基
板の大きさおよび枚数が低減するとともに、各集積回路
パッケージ間の接続本数も低減して全体のスペースを小
さくでき、経済性および信頼性も向上するという利点が
ある。
するにつれて、1個の集積回路パッケージに複数の機能
回路を収納し、これらの機能回路を互いに接続して1つ
のシステム回路を構成するような集積回路、すなわち超
大規模集積回路■LSIが開発されている。更に具体的
に説明すると、例えば1個の集積回路パッケージにマイ
クロプロセッサ、プログラム用ROM、ビデオディスプ
レイプロセッサ、周辺インタフェース等の複数の機能回
路を収納するとともに、これらの各機能回路を互いに接
続して例えば画像処理システムのような1つのシステム
回路を構成する集積回路VLSIが開発されている。こ
のように複数の機能回路を集積して1つのシステム回路
を1個の集積回路として構成することにより、従来、複
数の集積回路パッケージを必要としてこれをプリント基
板に実装して構成していた場合に比較して、プリント基
板の大きさおよび枚数が低減するとともに、各集積回路
パッケージ間の接続本数も低減して全体のスペースを小
さくでき、経済性および信頼性も向上するという利点が
ある。
このようなシステム回路を構成する集積回路■LSIに
おいては、各機能回路間の接続は集積回路VLSI内で
行なわれ、外部接続端子として現れてこない上に、内部
に収納されている各機能回路は通常外部から直接アクセ
スしたり接続できないように構成されている。
おいては、各機能回路間の接続は集積回路VLSI内で
行なわれ、外部接続端子として現れてこない上に、内部
に収納されている各機能回路は通常外部から直接アクセ
スしたり接続できないように構成されている。
このため、このような集積回路VLSIを試験するには
、外部接続端子から全体的に機能試験を行なうことがで
きるのみである。
、外部接続端子から全体的に機能試験を行なうことがで
きるのみである。
一方、このような集積回路VLSIに収納されている各
機能回路は、従来単一の集積回路パッケージでそれぞれ
構成されていたものであって、各集積回路パッケージ毎
に専用のICテスタが用意され、このICテスタによっ
て専用に試験されていたものであった。
機能回路は、従来単一の集積回路パッケージでそれぞれ
構成されていたものであって、各集積回路パッケージ毎
に専用のICテスタが用意され、このICテスタによっ
て専用に試験されていたものであった。
(発明が解決しようとする問題点)
上述したように複数の機能回路からなる1つのシステム
回路を1個の集積回路パッケージに構成すると、内蔵さ
れている個々の機能回路を適確に試験できない、すなわ
ち従来用意されていた専用のICテスタを使用して個々
の機能回路を試験できないという問題があるとともに、
該集積回路パッケージを全体的かつ機能的に試験する専
用の試Milを新たに開発することが必要となり、この
ようなシステム化された多機能を有する集積回路の開発
効率を著しく低下させるという問題がある。
回路を1個の集積回路パッケージに構成すると、内蔵さ
れている個々の機能回路を適確に試験できない、すなわ
ち従来用意されていた専用のICテスタを使用して個々
の機能回路を試験できないという問題があるとともに、
該集積回路パッケージを全体的かつ機能的に試験する専
用の試Milを新たに開発することが必要となり、この
ようなシステム化された多機能を有する集積回路の開発
効率を著しく低下させるという問題がある。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、従来開発されている既存のICテスタを
その・まま使用でき、新たに専用試験機を開発する必要
がなく、無駄な開発費の発生を防止して全体的経済化を
達成し、開発効率を向上し得る集積回路を提供すること
にある。
するところは、従来開発されている既存のICテスタを
その・まま使用でき、新たに専用試験機を開発する必要
がなく、無駄な開発費の発生を防止して全体的経済化を
達成し、開発効率を向上し得る集積回路を提供すること
にある。
[発明の目的]
(問題点を解決するための手段)
上記問題点を解決するために、互いに接続されている複
数の機能回路および外部回路との信号の授受を行なうた
めの入出力端子を有する集積回路であって、この発明は
、前記複数の機能回路の少なくとも1つを選択するため
の選択信号を入力する選択信号入力端子と、該選択信号
入力端子から入力される選択信号によって選択された機
能回路を他の機能回路から分離する分離手段と、前記選
択信号によって選択された機能回路を前記入出力端子か
ら試験できるように該選択された機能回路のみを前記入
出力端子と接続する試験用接続手段とを有することを要
旨とする。
数の機能回路および外部回路との信号の授受を行なうた
めの入出力端子を有する集積回路であって、この発明は
、前記複数の機能回路の少なくとも1つを選択するため
の選択信号を入力する選択信号入力端子と、該選択信号
入力端子から入力される選択信号によって選択された機
能回路を他の機能回路から分離する分離手段と、前記選
択信号によって選択された機能回路を前記入出力端子か
ら試験できるように該選択された機能回路のみを前記入
出力端子と接続する試験用接続手段とを有することを要
旨とする。
(作用)
この発明の集積回路においては、選択信号によって複数
の殿能回路の1つを選択し、該1択した(本能回路を他
の機能回路が分離し、該選択された機能回路のみを入出
力端子に接続し、該選択された機能回路のみを入出力端
子を介して外部から試験できるようにしている。
の殿能回路の1つを選択し、該1択した(本能回路を他
の機能回路が分離し、該選択された機能回路のみを入出
力端子に接続し、該選択された機能回路のみを入出力端
子を介して外部から試験できるようにしている。
(実施例)
以下、図面を用いてこの発明の詳細な説明する。
第1図はこの発明の一実滴例に係る集積回路のブロック
図である。同図に示す集積回路、すなわち集積回路VL
S Iは、複数の機能回路としてマイクロプロセッサ(
MPU)1と、ビデオディスプレイプロセッサ(VDP
)3と、プログラマブルサウンドジェネレータ(PSG
)5と、ペリフェラルパラレルインタフェース(PPI
)7とを有するとともに、更に試験回路(TEST)9
を有する。また、各機能回路、すなわちMPUI、VD
P3、PSG5、PPl7はそれぞれ接続線11.13
,15.17を介して試験回路9に接続され、試験回路
9を介して互いに接続されているとともに、試験回路9
は外部接続端子31およびテスト端子33に接続されて
いる。この結果、各機能回路1〜7は必要なものが対応
する接続線11〜17および試験回路9を介して外部接
続端子31に接続され、該外部接続端子31を介して信
号の授受を行なうようになっている。また、各握部回路
1.3.5.7はそれぞれ独立に個別接枝端子21,2
3.25.27に接続され、該端。
図である。同図に示す集積回路、すなわち集積回路VL
S Iは、複数の機能回路としてマイクロプロセッサ(
MPU)1と、ビデオディスプレイプロセッサ(VDP
)3と、プログラマブルサウンドジェネレータ(PSG
)5と、ペリフェラルパラレルインタフェース(PPI
)7とを有するとともに、更に試験回路(TEST)9
を有する。また、各機能回路、すなわちMPUI、VD
P3、PSG5、PPl7はそれぞれ接続線11.13
,15.17を介して試験回路9に接続され、試験回路
9を介して互いに接続されているとともに、試験回路9
は外部接続端子31およびテスト端子33に接続されて
いる。この結果、各機能回路1〜7は必要なものが対応
する接続線11〜17および試験回路9を介して外部接
続端子31に接続され、該外部接続端子31を介して信
号の授受を行なうようになっている。また、各握部回路
1.3.5.7はそれぞれ独立に個別接枝端子21,2
3.25.27に接続され、該端。
子を介して外部と接続されている部分もある。この独立
に個別接続端子に接続されている各機能回路の端子は各
機能回路間で相互接続される必要のない端子であり、各
機能回路に独自の特殊端子等が一例としである。
に個別接続端子に接続されている各機能回路の端子は各
機能回路間で相互接続される必要のない端子であり、各
機能回路に独自の特殊端子等が一例としである。
このような構成された集積回路VLSIは、通常テスト
端子33から非テスト信号が入力されている時、すなわ
ち通常モードの時、各機能回路1〜7が試験回路9を介
して相互に信号の授受を行ないながら外部接続端子31
および個別接続端子21を介して外部と信号の授受を行
なうという機能回路1〜7の協働動作により1つのシス
テム回路を構成している。
端子33から非テスト信号が入力されている時、すなわ
ち通常モードの時、各機能回路1〜7が試験回路9を介
して相互に信号の授受を行ないながら外部接続端子31
および個別接続端子21を介して外部と信号の授受を行
なうという機能回路1〜7の協働動作により1つのシス
テム回路を構成している。
一方、テスト端子33から非テスト信号の代りに選択信
号が供給され、この選択信号により4つの機能回路1〜
7の1つが選択されると、試験モードになり、この選択
された機能回路のみが外部接続端子31に試験回路9を
介して接続されるとともに、他の機能回路は電気的に分
離され、これにより選択された機能回路のみを外部接続
端子31および対応する個別接続端子から試験できるよ
うになっている。
号が供給され、この選択信号により4つの機能回路1〜
7の1つが選択されると、試験モードになり、この選択
された機能回路のみが外部接続端子31に試験回路9を
介して接続されるとともに、他の機能回路は電気的に分
離され、これにより選択された機能回路のみを外部接続
端子31および対応する個別接続端子から試験できるよ
うになっている。
具体的に説明すると、テスト端子33から選択信号が入
力されると、集積回路V L S Iは試験モードに設
定され、該選択信号によって選択された1つの機能回路
、例えばMPtJ 1 、VDP3、PSG5またはP
Pl7のうちの1つのみが伯のは能回路から分離される
。それから、この選択された機能回路のみが試験回路9
および外部接続端子31を介して図示しない外部の試験
機に接続され、この試験機から供給される試験信号によ
り該選択された機能回路のみが試験されるのである。す
なわち、この試験モードにおいては、互いに接続された
複数の別面回路は、選択された機能回路のみが他の回路
から分離され、通常外部接続端子31に出ていないよう
な信号線、すなわち選択された機能回路の信号線が試験
回路9の作用により外部接続端子31に接続され、この
外部接続端子31および信号線を介して該選択した機能
回路を外部から試験できるのである。換言すると、各機
能回路は通常試験回路9を介して相互に接続され、この
相互接続線は内部の信号線として処理され、通常外部接
続端子31を介して外部に出てこない信号線であるが、
上記試験モードの場合のみ、選択された機能回路の信号
線のうち必要な信号線が試験回路9の作用により外部接
続端子31に接続され、該信号線を介して機能回路を外
部から試験できるのである。従って、試験モードにおい
ては、MPU1、VDP3、PSG5またはPPl7が
各々従来から用意されている専用のICテスタで単独で
試験することができ、集積回路VLSI全体を試験する
特殊な試験機を開発する必要がないのである。
力されると、集積回路V L S Iは試験モードに設
定され、該選択信号によって選択された1つの機能回路
、例えばMPtJ 1 、VDP3、PSG5またはP
Pl7のうちの1つのみが伯のは能回路から分離される
。それから、この選択された機能回路のみが試験回路9
および外部接続端子31を介して図示しない外部の試験
機に接続され、この試験機から供給される試験信号によ
り該選択された機能回路のみが試験されるのである。す
なわち、この試験モードにおいては、互いに接続された
複数の別面回路は、選択された機能回路のみが他の回路
から分離され、通常外部接続端子31に出ていないよう
な信号線、すなわち選択された機能回路の信号線が試験
回路9の作用により外部接続端子31に接続され、この
外部接続端子31および信号線を介して該選択した機能
回路を外部から試験できるのである。換言すると、各機
能回路は通常試験回路9を介して相互に接続され、この
相互接続線は内部の信号線として処理され、通常外部接
続端子31を介して外部に出てこない信号線であるが、
上記試験モードの場合のみ、選択された機能回路の信号
線のうち必要な信号線が試験回路9の作用により外部接
続端子31に接続され、該信号線を介して機能回路を外
部から試験できるのである。従って、試験モードにおい
ては、MPU1、VDP3、PSG5またはPPl7が
各々従来から用意されている専用のICテスタで単独で
試験することができ、集積回路VLSI全体を試験する
特殊な試験機を開発する必要がないのである。
第2図はこのような集積回路VLSIの他の実施例に係
る具体的回路例である。この集積回路VLSIは、機能
回路として2つの回路、すなわち第1のLSI(1)4
1および第2のLSI(2)43を有するとともに、ア
ンド51〜55、オア回路57およびインバータ59か
らなる試験回路45を有し、更に試験回路45には出力
端子47およびテスト端子49が接続されている。
る具体的回路例である。この集積回路VLSIは、機能
回路として2つの回路、すなわち第1のLSI(1)4
1および第2のLSI(2)43を有するとともに、ア
ンド51〜55、オア回路57およびインバータ59か
らなる試験回路45を有し、更に試験回路45には出力
端子47およびテスト端子49が接続されている。
この集積回路VLSIは、テスト端子49に高レベル信
号が供給されている時には通常モードとして作動し、テ
スト端子49に低レベル信号が供給されている時にはL
SI(’I)試験モードとして作動するようになってい
る。
号が供給されている時には通常モードとして作動し、テ
スト端子49に低レベル信号が供給されている時にはL
SI(’I)試験モードとして作動するようになってい
る。
すなわち、テスト端子49に高レベル信号が供給された
通常モードの時には、該高レベル信号によりアンド回路
51.55がゲートされるとともに、インバータ59を
介してアンド回路53はインヒビットされる。この結果
、通常モードでは、第1のLSI(1)41の出力は、
出力端子47から外部に接続されることなく第2のLS
I(2)43に接続され、この互いに接続された第1お
よび第2の181 (2)41.43によって1つのシ
ステム回路が構成され、第2のLSI(2)43からの
出力のみがアンド回路55を介して出力端子47から外
部に出力されている。
通常モードの時には、該高レベル信号によりアンド回路
51.55がゲートされるとともに、インバータ59を
介してアンド回路53はインヒビットされる。この結果
、通常モードでは、第1のLSI(1)41の出力は、
出力端子47から外部に接続されることなく第2のLS
I(2)43に接続され、この互いに接続された第1お
よび第2の181 (2)41.43によって1つのシ
ステム回路が構成され、第2のLSI(2)43からの
出力のみがアンド回路55を介して出力端子47から外
部に出力されている。
一方、テスト端子49に低レベル信号が供給されたLS
I(1)試験モードでは、該低レベル信号によりアンド
回路51.55はインヒビットされ、第1のLSI(1
)41から第2のLSI(2)43への接続は中断され
、第1のLSI(1)41から第2のLSI(2)43
は分離されるとともに、第1のLSI(1)41の出力
がアンド回路53、オア回路57を介して出力端子47
から外部に出力され、第2のLSI(2>43の出力は
アンド回路55でインヒビットされて外部には出ないよ
うになっている。すなわち、第1のLSI(1)41の
みが第2のLSI(2)43から分離され独立に出力端
子47に接続されるようになっている。そして、この接
続状態において出力端子47に試験機を接続し、第1の
LSI(1)41のみを試験すれば出力端子47から第
1のLSI(1)41に関する試験データのみが試験機
に供給され、第1のLSI(1)41を確実に試験でき
るのである。
I(1)試験モードでは、該低レベル信号によりアンド
回路51.55はインヒビットされ、第1のLSI(1
)41から第2のLSI(2)43への接続は中断され
、第1のLSI(1)41から第2のLSI(2)43
は分離されるとともに、第1のLSI(1)41の出力
がアンド回路53、オア回路57を介して出力端子47
から外部に出力され、第2のLSI(2>43の出力は
アンド回路55でインヒビットされて外部には出ないよ
うになっている。すなわち、第1のLSI(1)41の
みが第2のLSI(2)43から分離され独立に出力端
子47に接続されるようになっている。そして、この接
続状態において出力端子47に試験機を接続し、第1の
LSI(1)41のみを試験すれば出力端子47から第
1のLSI(1)41に関する試験データのみが試験機
に供給され、第1のLSI(1)41を確実に試験でき
るのである。
このように試験回路45で選択した機能回路のみを分離
し、独立に外部接続端子を介して外部試験様に接続する
ことにより、第1のLSI(1)41用に既に開発され
ている専用のICテスタである外部試験機を使用して該
機能回路を試験することができるため、集積回路VLS
I用に新たに専用の試験機を開発する必要がなく、経
済化を図れ得るとともに、試験機の開発がネックとなっ
て集積回路VLSIの開発が遅れたり、にぶるというこ
とが無くなり、開発効率が向上するのである。
し、独立に外部接続端子を介して外部試験様に接続する
ことにより、第1のLSI(1)41用に既に開発され
ている専用のICテスタである外部試験機を使用して該
機能回路を試験することができるため、集積回路VLS
I用に新たに専用の試験機を開発する必要がなく、経
済化を図れ得るとともに、試験機の開発がネックとなっ
て集積回路VLSIの開発が遅れたり、にぶるというこ
とが無くなり、開発効率が向上するのである。
なお、この第2因の集積回路VLSIでは、テスト端子
49として1端子のみ設け、第1のLSI(1)41の
試験しか行なっていないが、例えば2端子設けることに
より、この2端子に供給される選択信号の組合わせによ
り第2のLSI(2)43の試験も単独で行なうことが
できる。すなわち、2端子に供給される選択信号の組合
わせを例えばroOJとした場合には上記通常モードを
実行し、「01」とした場合には第1のLSI(1)4
1を選択してこの第1のLSI(1)41の試験のみを
行ない、また「10」とした場合には第2のLSI(2
)43を選択してこの第2のし5r(2)43の試験の
みを行なうように構成すればよいことにある。
49として1端子のみ設け、第1のLSI(1)41の
試験しか行なっていないが、例えば2端子設けることに
より、この2端子に供給される選択信号の組合わせによ
り第2のLSI(2)43の試験も単独で行なうことが
できる。すなわち、2端子に供給される選択信号の組合
わせを例えばroOJとした場合には上記通常モードを
実行し、「01」とした場合には第1のLSI(1)4
1を選択してこの第1のLSI(1)41の試験のみを
行ない、また「10」とした場合には第2のLSI(2
)43を選択してこの第2のし5r(2)43の試験の
みを行なうように構成すればよいことにある。
第3図(a )はこの発明の更に他の実施例に係る集積
回路のブロック図である。同図に示す集積回路、すなわ
ち集積回路VLSIは、7回路までの機能回路を収納で
き、この7つの機能回路を個々に選択できるように3本
の試験端子61.63゜65を有し、この試験端子61
.63.65にそれぞれ選択信号TEST1〜3が供給
されるようになっている。しかしながら、この図におい
ては、7つの機能回路のうちの1つの機能回路であるC
PU67のみが示さている。なお、このCPU67は一
例としてインデル社から市販されている780マイクロ
コンピユータである。
回路のブロック図である。同図に示す集積回路、すなわ
ち集積回路VLSIは、7回路までの機能回路を収納で
き、この7つの機能回路を個々に選択できるように3本
の試験端子61.63゜65を有し、この試験端子61
.63.65にそれぞれ選択信号TEST1〜3が供給
されるようになっている。しかしながら、この図におい
ては、7つの機能回路のうちの1つの機能回路であるC
PU67のみが示さている。なお、このCPU67は一
例としてインデル社から市販されている780マイクロ
コンピユータである。
また、この集積回路VLSIは試験回路69を有する。
この試験回路6つは、各殿能回路を試験する場合、試験
しようとする機能回路を他の機能回路から分離し、該試
験しようとする機能回路のみを外部接続端子・を介して
外部の試験機に接続する線部を有するもである。
しようとする機能回路を他の機能回路から分離し、該試
験しようとする機能回路のみを外部接続端子・を介して
外部の試験機に接続する線部を有するもである。
第3図(b)は第3図(a )の試験回路69の部分的
詳細回路図であるが、同図に示すように試験端子61.
63.65から供給される選択信号TEST1〜3はデ
コーダ71で解読され、1つの機能回路のみが選択され
るようになっている。
詳細回路図であるが、同図に示すように試験端子61.
63.65から供給される選択信号TEST1〜3はデ
コーダ71で解読され、1つの機能回路のみが選択され
るようになっている。
第3図(b)では、デコーダ71の出力Y2によってC
PU67を選択し、このCPLI67を他の機能回路か
ら分離し、CPU67から他の機能回路に接続されてい
る信号端子を外部端子に接続するための各ゲート回路が
付勢されるように構成されている。
PU67を選択し、このCPLI67を他の機能回路か
ら分離し、CPU67から他の機能回路に接続されてい
る信号端子を外部端子に接続するための各ゲート回路が
付勢されるように構成されている。
なお、第3図の集積回路VLSIでは、選択信号TES
T1〜3 roooJの場合、上記通常モードが設定さ
れるようになっている。
T1〜3 roooJの場合、上記通常モードが設定さ
れるようになっている。
[発明の効果]
以上説明したように、この発明によれば、選択信号によ
って複数の機能回路の1つを選択し、該選択した機能回
路を他の機能回路が分離し、該選択された機能回路のみ
を入出力端子に接続し、該選択された機能回路のみを入
出力端子を介して外部から試験できるようにしているの
で、該選択された機能回路のみを従来の■Cテスタを使
用して確実に試験することができ、新たな専用の試験機
を開発する必要がないため、経済的であり、開発効率を
著しく向上することができる。
って複数の機能回路の1つを選択し、該選択した機能回
路を他の機能回路が分離し、該選択された機能回路のみ
を入出力端子に接続し、該選択された機能回路のみを入
出力端子を介して外部から試験できるようにしているの
で、該選択された機能回路のみを従来の■Cテスタを使
用して確実に試験することができ、新たな専用の試験機
を開発する必要がないため、経済的であり、開発効率を
著しく向上することができる。
第1図はこの発明の一実施例に係る集積回路のブロック
図、第2図はこの発明の他の実施例に係る集積回路の具
体的回路図、第3図はこの発明の更に他の実施例の回路
ブロック図である。 1〜4,41.43.67・・・機能回路9.45.6
9・・・試験回路
図、第2図はこの発明の他の実施例に係る集積回路の具
体的回路図、第3図はこの発明の更に他の実施例の回路
ブロック図である。 1〜4,41.43.67・・・機能回路9.45.6
9・・・試験回路
Claims (1)
- 互いに接続されている複数の機能回路および外部回路と
の信号の授受を行なうための入出力端子を有する集積回
路であつて、前記複数の機能回路の少なくとも1つを選
択するための選択信号を入力する選択信号入力端子と、
該選択信号入力端子から入力される選択信号によって選
択された機能回路を他の機能回路から分離する分離手段
と、前記選択信号によつて選択された機能回路を前記入
出力端子から試験できるように該選択された機能回路の
みを前記入出力端子と接続する試験用接続手段とを有す
ることを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61230085A JPS6385378A (ja) | 1986-09-30 | 1986-09-30 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61230085A JPS6385378A (ja) | 1986-09-30 | 1986-09-30 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6385378A true JPS6385378A (ja) | 1988-04-15 |
Family
ID=16902313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61230085A Pending JPS6385378A (ja) | 1986-09-30 | 1986-09-30 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6385378A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04302464A (ja) * | 1991-03-29 | 1992-10-26 | Sharp Corp | 集積回路装置 |
-
1986
- 1986-09-30 JP JP61230085A patent/JPS6385378A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04302464A (ja) * | 1991-03-29 | 1992-10-26 | Sharp Corp | 集積回路装置 |
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