JPS6385369A - Power source voltage detection circuit - Google Patents
Power source voltage detection circuitInfo
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産築上の利用分野）
本発明は、半導体集積回路において使用される電源電圧
検出回路に係り、特に電源電圧の複数のレベルを択一的
に検出する多匝レイル検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Field of Industrial Application) The present invention relates to a power supply voltage detection circuit used in a semiconductor integrated circuit, and particularly to a power supply voltage detection circuit that selectively detects multiple levels of power supply voltage. This invention relates to a multi-rail detection circuit.
（従来の技術）
従来の電源電圧検出回路は、第１０図（ａ）あるいは（
ｂ）に示すように、電源電圧ｖＤＤに対してし々ル遷移
傾向の異なる２つの中間レベル電圧ＶＡ，Ｖ。(Prior art) A conventional power supply voltage detection circuit is shown in FIG. 10(a) or (
As shown in b), two intermediate level voltages VA and V have different gradual transition tendencies with respect to the power supply voltage vDD.
を生成し、この両電圧ＶＡ， Ｖ，を電圧比較器ＣＰモ
比較し１両電圧ｖＡ、ＶＢが等しくなるｖＤＤ電圧レベ
ルを検出するものであった。この場合、上記電圧ＶＡｓ
ＶＢの一方ｖＡをｆ；準電圧とし、他方ｖ、ヲ比較電
圧とし、それぞれ抵抗ＲあるいはダイオードＤと定電流
源Ｉ。との直列回路ま念は電源電圧分割用抵抗Ｒ１＋Ｒ
２を用いて生成している。The voltage comparator CP compares both voltages VA and V to detect the vDD voltage level at which the two voltages vA and VB are equal. In this case, the above voltage VAs
One side of VB, vA, is used as a quasi voltage; The series circuit with the power supply voltage dividing resistor R1+R
It is generated using 2.
ところで、上記回路？＆とえはＬＳＩ（大規模集積回路
）内に設ける場合、回路定数が固定されているので設定
された一点のみｏ’ｉ圧しか検出できない。そこで、上
記従来の電源電圧検出回路によシ長鎖の電源レイルの検
出を行なおうとすると。By the way, what about the above circuit? When &e is installed in an LSI (Large Scale Integrated Circuit), the circuit constants are fixed, so only the o'i pressure can be detected at one set point. Therefore, if one tries to detect a long chain power supply rail using the conventional power supply voltage detection circuit described above.
回路定数が相異なる複数組の電源電圧検出回路を用意す
る必要があるが、これに伴ってチップ上で占有するパタ
ーン面積が大きくなると共に消費電流が増大するなどの
問題が生じる。It is necessary to prepare a plurality of sets of power supply voltage detection circuits having different circuit constants, but this causes problems such as an increase in the pattern area occupied on the chip and an increase in current consumption.
（発明が解決しようとする問題点）
本発明は、上記したような従来の電源電圧検出回路を集
積回路内に複数組設けて電源電圧の多直レベルを検出し
ようとするとパターン面積が大”ｔｒ−、くなると共に
消費電流が増大するという問題点！＋Ｖ
を解決すべくなされたもので、長鎖の電源しきルを択一
的に検出する次めの回路構成が簡素であり、パターン面
積が小さく、消費電流も小さい電源電圧検出回路を提供
することを目的とする。(Problems to be Solved by the Invention) The present invention solves the problem that if multiple sets of the above-described conventional power supply voltage detection circuits are provided in an integrated circuit to detect multiple levels of the power supply voltage, the pattern area becomes large. This was developed to solve the problem that the current consumption increases as the power supply threshold increases. It is an object of the present invention to provide a power supply voltage detection circuit that is small and has low current consumption.
［発明の構成コ
（問題点を解決する九めの手段）
本発明の電源電圧検出回路は、同一半導体基板内に定電
圧バイアス回路、基準電圧回路、電源電圧分割回路、電
圧比較器を有し、上記基準電圧回路および電源電圧分割
回路の少なくとも一方を制御して複数の基準電圧を択一
的に出力させ、または複数の分割電圧を択一的に制御さ
せる制御回路をさらに有することを特徴とする。[Configuration of the Invention (Ninth Means for Solving Problems) The power supply voltage detection circuit of the present invention includes a constant voltage bias circuit, a reference voltage circuit, a power supply voltage dividing circuit, and a voltage comparator in the same semiconductor substrate. , further comprising a control circuit that controls at least one of the reference voltage circuit and the power supply voltage dividing circuit to selectively output a plurality of reference voltages or to selectively control a plurality of divided voltages. do.
（作用）
制御信号によって基準電圧回路、電源電圧分割回路から
所要の電圧を出力させるように制御でき、長鎖の電源レ
ベルを択一的に検出することができる。し九がって、複
数組の電源電圧検出回路を用意する必要はなく、定数の
異った基準電圧回路〆るいは電源分割回路をいくつか用
意しておけばよいので、回路パターン面積が小さくて済
み、消費電流も少なくて済む。(Function) The reference voltage circuit and the power supply voltage dividing circuit can be controlled to output a required voltage by the control signal, and a long chain power supply level can be detected alternatively. Therefore, there is no need to prepare multiple sets of power supply voltage detection circuits, and it is sufficient to prepare several reference voltage circuits with different constants or power supply dividing circuits, so the circuit pattern area is small. The current consumption is also low.
（実施例）
以下、図面を参照して本発明の一実施例全詳細に説明す
る。(Embodiment) Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図はＬＳＩ内に設けられ九長鎖の電源レベルを検出
するための電源電圧検出回路を示している。FIG. 1 shows a power supply voltage detection circuit provided in an LSI for detecting the power supply level of a nine-long chain.
即ち、１は電源電圧ＶＤＤｔ分割した分割電圧を制御信
号入力に応じて複数の分割直の中から１つ選択して出力
する電源電圧分割回路である。２は電源電圧ｖＤＤの直
に依存しない一定レイルのバイアス電圧を出力するバイ
アス回路である。３！ 。That is, reference numeral 1 denotes a power supply voltage dividing circuit which selects and outputs one of the divided voltages obtained by dividing the power supply voltage VDDt from among a plurality of divided voltages in accordance with a control signal input. 2 is a bias circuit that outputs a constant rail bias voltage that does not directly depend on the power supply voltage vDD. 3! .
３１．・・・はそれぞれ上記バイアス電圧を受けて定電
流動作を行ない、互いに異なる基準電圧を発生する基準
電圧回路であり、それぞれ対応してスイッチ回路４１＊
４１ｗ・・・により動作、非動作状簡の制御が行なわれ
る。５は上記基準電圧回路３１゜３□ 、・・・の各出
力電圧（複数個の基準電圧出力）を制御信号入力に応じ
て択一的に導出する選択ｒ竺−ド′である。６は上記選
択ｒ−ト５の選択出力電圧と前記電源電圧分割回路１の
分割出力電圧とを電圧比較する電圧比較器である。７は
検出すべき長鎖の電源電圧レベルにそれぞれ対応して前
記スイッチ回路４１．４．、・・・に択一的に制御信号
を供給すると共に、前記電源電圧分割回路１に所定の分
割出力電圧を取り出すための制御信号および選択ゲート
５の選択動作を制御するための制御信号を供給する制御
回路でラシ、前記電圧比較器６の出力を上記検出すべき
長鎖の電源電圧レベルに対応づけて検出出力として送り
出すものである。31. . . . are reference voltage circuits that perform constant current operation in response to the above bias voltage and generate mutually different reference voltages, and the corresponding switch circuits 41*
The operation and non-operation states are controlled by 41w. Reference numeral 5 denotes a selection node' for selectively deriving each output voltage (a plurality of reference voltage outputs) of the reference voltage circuits 31°3□, . . . in accordance with a control signal input. A voltage comparator 6 compares the selected output voltage of the selection r-t 5 with the divided output voltage of the power supply voltage dividing circuit 1. 7 are the switch circuits 41.4.7 corresponding to the long chain power supply voltage levels to be detected, respectively. , . . . , and also supplies a control signal for extracting a predetermined divided output voltage to the power supply voltage dividing circuit 1 and a control signal for controlling the selection operation of the selection gate 5. A control circuit is used to correlate the output of the voltage comparator 6 with the long-chain power supply voltage level to be detected and send it out as a detection output.
なお、前記電源電圧分割回路１は、たとえば第２図（＆
）６るいは（ｂ）に示すように構成されている。Note that the power supply voltage dividing circuit 1 is illustrated in FIG. 2 (&
) 6 or (b).
即ち、第２図（ａ）の回路は、ｖＤＤ電源端とｖ８１１
電源端（接地端）との間にそれぞれｒ−）・ドレイン相
互が接続され次回−寸法の複数個（本例では４１固）の
ＮチャネルＭＯ８）ランジスタＴ１〜Ｔ４が直列に接続
され、上記トランジスタＴ３ｔＴ４の相互接続点と接地
端との間にスイッチ制御信号Ｓ１によシスイッチ制御さ
れるＮチャネルＭＯ８）２・ンジスタＴｓが接続され、
前記トランジスタ’ｒ、、’ｒ３の相互接続点と接地端
との間にスイッチ制御信号Ｓ２によシスイッチ制御され
るＮチャネルＭＯＳ ）ランジスタＴ６が接続されてお
り、前記トランジスタＴ１＋Ｔ１の相互接続点から分割
出力電圧が取り出されるようになっている。この場合、
前記トランジスタＴ６がオン制御されるとトランジスタ
Ｔ５およびＴ６が共にオフ制御されると分割出力電圧は
４ｖＤＤになる。That is, the circuit of FIG. 2(a) connects the vDD power supply terminal and the v811
A plurality of (in this example, 41) N-channel MO8) transistors T1 to T4 are connected in series, with their r-) and drains connected to the power supply terminal (ground terminal), respectively, and the transistors An N-channel MO resistor Ts controlled by the switch control signal S1 is connected between the interconnection point of T3tT4 and the ground terminal,
An N-channel MOS transistor T6, which is switch-controlled by a switch control signal S2, is connected between the interconnection point of the transistors 'r, , and 'r3 and the ground terminal. A divided output voltage is taken out. in this case,
When the transistor T6 is turned on and both transistors T5 and T6 are turned off, the divided output voltage becomes 4vDD.
ま九、第２図（ｂ）の回路は、上記第２図（ａ）の回路
と同様に■ＤＤ電源端と接地端との間に４個のＮチャネ
ルＭＯＳ ）ランジスタＴＩ−Ｔ４が接続されているが
、トランジスタＴ１ 、Ｔ、の相互接続点とｖＤＤ電源
端との間およびトランジスタＴ、、Ｔ３の相互接続点と
ｖＤＤＷ！、原端との間にそれぞれスイッチ制御用のＰ
チャネルＭＯ８）う／ジスタＴ７ 。9. In the circuit of Fig. 2(b), four N-channel MOS transistors TI-T4 are connected between the DD power supply terminal and the ground terminal, similar to the circuit of Fig. 2(a) above. However, between the interconnection point of transistors T1, T, and the vDD power supply terminal, and between the interconnection point of transistors T, , T3 and vDDW! , P for switch control between the progenitor and the progenitor.
Channel MO8) U/Jister T7.
Ｔｓが接続されており、トランジスタＴ３ｅＴ４の相互
接続点から分割出力電圧が取り出されるよ′トになって
いる。したがって、トランジスタＴ８がオン制御される
と分割出力電圧は２ｖＤＤになシ、トランジスタＴ７が
オン制御されると分割出力電が共にオフ制御されると分
割出力電圧はτｖＤＤになる。Ts is connected so that a divided output voltage is taken out from the interconnection point of transistors T3eT4. Therefore, when the transistor T8 is turned on, the divided output voltage becomes 2vDD, and when the transistor T7 is turned on, the divided output voltage becomes τvDD when both the divided output voltages are turned off.
なお、上記第２図（ａ） ＃ （ｂ）の回路において、
ダート・ドレイン相互が接続されたトランジスタＴ１〜
Ｔ４ＩＩｉ、電源電圧が分割された状態にてバイアスさ
れるので弱反転領域にて動作するようになシ。In addition, in the circuit of FIG. 2(a) #(b) above,
Transistor T1 with dirt and drain connected to each other
T4IIi is biased with the power supply voltage divided, so it operates in the weak inversion region.
非常に低い消費電流での動作が可能である。It is possible to operate with very low current consumption.
一方、前記・々イアス回路２は、たとえば第３図（ａ）
乃至（ｄ）に示すように構成され、低消費電流化、定消
費電流化、定電圧出力化が図られている。即ち、第３図
（１）の回路は、カレントミラー接続され７’ｃＰチャ
ネルＭＯ８）ランジスタ”９ ＃Ｔ１０と、抵抗Ｒと、
ＮチャネルＭＯＳトランジスタ”１１ ＃”１２とが図
示の如く接続されている。また、第３図（ｂ）の回路は
、ＰチャネルＭＯ８）ランジスタ”１３ Ｉ Ｔ１４と
、抵抗Ｒと、カレントミラー接続され九Ｎチャ尿”ｔｖ
ＭＯＳ トランジスタＴ１５ ＃ Ｔ１６とが図示の
如く接続されている。また、第３図（ｃ）の回路は、カ
レントミラー接続されたＰチャネルＭＯ８）ランジスタ
Ｔ 、Ｔ と、カレントミラー接続されたＮＴヤネ
ルＭＯＳトランジスタＴ１９ ＊ ”２０と、抵抗Ｒと
が図示の如く接続されている。また、第３図（ｄ）の回
路は、抵抗Ｒと、カレントミラー接続されｆｃＰチャネ
ルＭＯＳトランジスタ”２１ ＊ Ｔ２２と、カレント
ミラー接続されたＮチャネルＭＯＳ トランジスタＴ
、Ｔ とが図示の如く接続されている。On the other hand, the above-mentioned earth circuit 2 is, for example, as shown in FIG.
The configuration is as shown in (d), and low current consumption, constant current consumption, and constant voltage output are achieved. That is, the circuit of FIG. 3(1) has a current mirror connected 7'cP channel MO8) transistor "9 #T10, a resistor R,
N-channel MOS transistors "11 #"12 are connected as shown. In addition, the circuit of FIG. 3(b) has a P-channel MO8) transistor "13 I T14", a resistor R, and a current mirror connected to each other.
MOS transistors T15 #T16 are connected as shown. Further, in the circuit of FIG. 3(c), current mirror-connected P-channel MO8) transistors T, T, current mirror-connected NT Janel MOS transistors T19*'20, and resistor R are connected as shown in the figure. In addition, the circuit of FIG. 3(d) includes a resistor R, a current mirror connected fcP channel MOS transistor "21*T22," and a current mirror connected N channel MOS transistor T.
, T are connected as shown.
一方、前記基準電圧回路Ｊ１＊Ｊ２ｅ・・・とスイッチ
回路４１ ＊４２＊・・・との組合せ回路は、それぞれ
たとえば第４図（ａ）乃至（ｄ）に示すように構成され
、いずれもバイアス電圧入力の大きさによりて基準電圧
ｖｒ、〜Ｖ、の設定が容易に行なえ、且つスイッチ制御
入力ＯＰＺ〜ＯＰ４によって回路動作を停止させ得るも
のである。即ち、第４図（ａ）の回路は、ｙ−ト・ドレ
イン相互が接続されたＰチャネルＭＯ８）ランジスタＴ
２５と、バイアス入力用のＮチャネルＭＯＳトランジス
タテ２６と、スイッチ入力用のＮチャネルＭＯＳ ）ラ
ンジスタＴ２７とが直列に接続されており、上Ｈｐチャ
ネルトランジスタ”２５のダート閥ｉ電圧を利用して基
準電圧ｖｒ、ｔ−発生する。ま几、第４図（ｂ）の回路
は、抵抗Ｒと、バイアス入力用のＮチャネルＭＯＳ ）
ランジスタＴ２８と、スイッチ入力用のＮチャネルＭＯ
Ｓトランジスタテ２９とが直列に接続されており、上記
抵抗Ｒの電圧降下を利用して基準電圧ｖｒ２ｔ−発生す
る。On the other hand, the combination circuits of the reference voltage circuits J1*J2e... and the switch circuits 41*42*... are each configured as shown in FIGS. 4(a) to (d), and both have a bias The reference voltages vr, ~V, can be easily set depending on the magnitude of the voltage input, and the circuit operation can be stopped using the switch control inputs OPZ-OP4. That is, the circuit of FIG. 4(a) consists of a P-channel MO8) transistor T whose y-t and drain are connected to each other.
25, an N-channel MOS transistor T26 for bias input, and an N-channel MOS transistor T27 for switch input are connected in series. Voltages vr and t are generated.The circuit in Figure 4(b) consists of a resistor R and an N-channel MOS for bias input.
Transistor T28 and N-channel MO for switch input
An S transistor T29 is connected in series, and a reference voltage vr2t- is generated using the voltage drop across the resistor R.
ま次、第４図（ｅ）の回路は、ダート番ドレイン相互が
接続されたＮチャネルトランジスタＴ３０と、抵抗Ｒと
、バイアス入力用のＮチャネルＭＯＳトランジスタＴＳ
１と、スイッチ入力用のＮチャネルＭＯＳトランジスタ
Ｔ３□とが直列に接続さｎておシ、Ｎチャネルトランジ
スタＴｓａのｒ−ト閾［電圧と抵抗Ｒの電圧降下を利用
して基準電圧ｖｒ５を発生する。ま九、第４図（ｄ）の
回路は、々−ス・コレクタ相互が接続されたＮＰＮ形ト
ランジスタＱと、・々イアス入力用のＮチャネルＭＯＳ
）ランジスタＴ３３と、スイッチ人力用のＭＯＳ ）
ランジスタ”３４とが直列に接続されておＪ 、ＮＰＮ
トランジスタＱのペース・エミッタ間電圧を利用して
基準電圧ｖｒ４を発生する。Next, the circuit of FIG. 4(e) includes an N-channel transistor T30 whose dirt drains are connected to each other, a resistor R, and an N-channel MOS transistor TS for bias input.
1 and an N-channel MOS transistor T3□ for switch input are connected in series, and a reference voltage vr5 is generated using the r-threshold voltage of the N-channel transistor Tsa and the voltage drop across the resistor R. do. 9. The circuit in Figure 4(d) consists of an NPN transistor Q whose base and collector are connected to each other, and an N-channel MOS for ground input.
) Transistor T33 and MOS for manual switch)
The transistor "34" is connected in series with J, NPN.
A reference voltage vr4 is generated using the pace-emitter voltage of the transistor Q.
なお、上記第４図（ｄ）の回路における抵抗素子用のＮ
ＰＮ形トランジスタＱは、ＭＯＳプロセスに寄生したバ
イポーラトランジスタを使うことができ、ＭＯＳプロセ
スのばらつきによる特性への影響が少なく、パターン面
積が小さいという利点があり、さらに、ＭＯＳ ＬＳＩ
の製造プロセスを変えることなく内蔵可能であるのでＬ
ＳＩの製造コストに影響を与えない。Note that N for the resistor element in the circuit shown in FIG. 4(d) above is
The PN type transistor Q can use a bipolar transistor parasitic to the MOS process, has the advantage that characteristics are less affected by variations in the MOS process, and has a small pattern area.
Since it can be built in without changing the manufacturing process,
Does not affect the manufacturing cost of SI.
ここ、で、前記バイアス回路２として第３図（ＪＬ）の
回路を採用し、基準電圧回路３１ｅ３２ｍ・・・とスイ
ッチ回路４１ ｅ ４２ ＊””との組合せ回路と
してそれぞれ第４図（ｄ）の回路であって互いの回路定
数が異なる回路を採用した場合における電源電圧検出回
路の一部を第５図に示す、また、基準電圧回路３！ 、
３意 、・・・とスイッチ回路４１ｅＪ！ｅ・・・との
組合せ回路として、第４図（ｄ）の回路におけるバイア
ス入力用トランジスタＴｓｓとスイッチ入力用トランジ
スタＴ５４との直列回路ヨ、複数個並列に接続し、第６
図に示す回路のように構成してもよい、この場合、各直
列回路におけるバイアス入力用トランジスタＴｓｓの定
数を相異ならせておく必要がある。Here, the circuit shown in FIG. 3 (JL) is adopted as the bias circuit 2, and the circuit shown in FIG. 4 (d) is used as a combination circuit of the reference voltage circuit 31e32m... FIG. 5 shows a part of the power supply voltage detection circuit in the case where circuits having different circuit constants are used. Also, the reference voltage circuit 3! ,
3 meaning... and switch circuit 41eJ! As a combination circuit with e..., a series circuit of the bias input transistor Tss and the switch input transistor T54 in the circuit of FIG. 4(d) is connected in parallel, and a sixth
The circuit may be configured as shown in the figure; in this case, it is necessary to make the constants of the bias input transistors Tss in each series circuit different.
メ一方、前記電圧比較器６は、たとえば第７図（ａ）あ
るいは（ｂ）に示すようＫＭＯ８）ランジスタ差動増幅
器を用いて実現される。即ち、第７図（ａ）の回路は、
差動増幅用のＮチャネルＭＯＳトランジスタＴ７１ ＃
Ｔ７□と、バイアス電圧がダートに与えられる定電流
源用のＮチャネルＭＯ８）ランゾスタＴ７３と、カレン
トミラー接続された負荷用のＰチャネルＭＯ８）ランソ
スタＴ 、Ｔ とから収る。また、第７図（ｂ）の
回路は、差動増幅用のＰチャネルＭＯＳトランジスタＴ
７４ ＃ Ｔ７７と、バイアス電圧がダートに与えられ
る定電流源用のＰチャネルＭＯ８）ランゾスタＴ７８と
、カレントミラー接続された負荷用のＮチャネルＭＯ８
）ランジスタＴ７９ ｅ Ｔ２Ｏとから成る。なお、上
記第７図（ａ） ＊ （ｂ）の回路においては、バイア
ス回路（第１図２）からのバイアス電圧をそのまま利用
できるので、低消費電流動作が可能である。On the other hand, the voltage comparator 6 is realized using, for example, a KMO8) transistor differential amplifier as shown in FIG. 7(a) or (b). That is, the circuit of FIG. 7(a) is
N-channel MOS transistor T71 for differential amplification #
T7□, an N-channel MO8) Lanzostar T73 for a constant current source where a bias voltage is applied to the dart, and a P-channel MO8) Lanzostar T7, T2 for a current mirror-connected load. The circuit of FIG. 7(b) also includes a P-channel MOS transistor T for differential amplification.
74 # T77 and P-channel MO8 for constant current source where bias voltage is applied to dart) Lanzostar T78 and N-channel MO8 for current mirror connected load
) consists of transistors T79 e T2O. In the circuit shown in FIGS. 7(a)*(b), the bias voltage from the bias circuit (FIG. 1, FIG. 2) can be used as is, so low current consumption operation is possible.
次に、上記電源′ぼ圧検出回路による多値の電源レベル
の択一的な検出動作について説明する。制御回路７がス
イッチ回路４１ 、４２．・・・を択一的にオン制御す
ると、基準電圧回路’ｔ＄３１＊・・・が択一的に動作
状態になり、それぞれ対応する第１゜第２．・・・の基
準電圧Ｖ 、Ｖ 、・・・が択一的に発ｒ１
ｒ２
生し、これは選択？−）５が前記制御回路７によって制
御されることによりて選択されて電圧比較器６の一方の
入力となる。また、電源電圧分割回路１は、前記制御回
路７による制御に応じて分割電圧ｖｄ１ｖを発生して電
圧比較器の他方の入力とする。いま、電源電圧ｖＤＤが
何らかの原因によシ変化したとき、多値の電源レベルの
中の検出すべき１つの電源レベルに対応して選択されて
いる１組の基準電圧、分割出力電圧の大小関係が変化す
る事態が生じ、この変化が電圧比較器６によシ検出され
、上記検出すべき１つの電源レベルを検出したことを表
わす信号が制御回路７から出力する。Next, an explanation will be given of the operation of alternatively detecting multi-value power supply levels by the power supply voltage voltage detection circuit. The control circuit 7 includes switch circuits 41, 42 . When . The reference voltages V , V , . . . are alternatively generated r1
r2 Is this a choice? -) 5 is selected under the control of the control circuit 7 and becomes one input of the voltage comparator 6. Further, the power supply voltage dividing circuit 1 generates a divided voltage vd1v under the control of the control circuit 7 and uses it as the other input of the voltage comparator. Now, when the power supply voltage vDD changes for some reason, the magnitude relationship between a set of reference voltages and divided output voltages selected corresponding to one power supply level to be detected among the multi-value power supply levels. A situation occurs in which the voltage changes, this change is detected by the voltage comparator 6, and the control circuit 7 outputs a signal indicating that the one power supply level to be detected has been detected.
したがって、制御回路２により検出すべき多値の電源レ
ベルに対応した基準電圧、分割出力電圧の選択制御を行
なうことによって、多値の′電源レベルを択一的に検出
することが可能になる。Therefore, by selectively controlling the reference voltage and divided output voltage corresponding to the multi-value power supply levels to be detected by the control circuit 2, it becomes possible to alternatively detect the multi-value power supply levels.
なお、上記動作において、選択ゲート５および制御回路
７はデジタル的な回路動作を行なうので、消費電流は少
ない。また、選択ダート５、制御回路７はチップにおけ
る最小寸法のＭＯＳ ）ランゾスタを用いて構成するこ
とが可能であり、パターン面積は非常に小さい。Note that in the above operation, the selection gate 5 and the control circuit 7 perform digital circuit operations, so current consumption is small. Further, the selection dart 5 and the control circuit 7 can be constructed using a MOS (MOS) transistor with the smallest size on a chip, and the pattern area is extremely small.
上記実施例の電源電圧検出回路によれば、多値の電源レ
ベルを検出するために回路定数の異なる複数個の基準電
圧回路を選択制御すると共に１個の電源電圧分割回路か
ら複数の分割出力電圧を択一的に発生させるように制御
し、定電圧バイアス発生用のバイアス回路、′電圧比較
器、制御回路の各１個を多値レベル検出のために共用し
ているので、不必要な冗長回路を追加しなくて済む。し
たがって、上記検出回路をＬＳＩなどに内蔵する場合、
チップ上のＡターン面積が小さくて済み、消費電流も一
定で且つ低くて済むようになる。また、上記制御回路に
よって、電源レベルのシーケンシャルな動きに伴って検
出レベルを変化させるように制御させることも可能とな
シ、多値レベルの検出に関する設計の自由度が非常に高
くなる利点もあ石。According to the power supply voltage detection circuit of the above embodiment, in order to detect multi-value power supply levels, a plurality of reference voltage circuits having different circuit constants are selected and controlled, and a plurality of divided output voltages are output from one power supply voltage dividing circuit. Since the bias circuit for constant voltage bias generation, the voltage comparator, and the control circuit are shared for multilevel detection, unnecessary redundancy is eliminated. No need to add any circuit. Therefore, when the above detection circuit is built into an LSI etc.,
The A-turn area on the chip can be small, and the current consumption can be constant and low. Furthermore, the control circuit described above also allows the detection level to be controlled to change in accordance with the sequential movement of the power supply level, which has the advantage of greatly increasing the degree of freedom in design regarding multi-value level detection. stone.
なお、上記実施例では、制御信号によって、複数個の基
準電圧回路を選択制御すると共に１個の電源電圧分割回
路の電源電圧分割動作を制御したが、上記とは逆に制御
信号によって複数個の電源電圧分割回路（相異なる分割
出力電圧を発生するもの）を選択制御すると共に１個の
基準電圧回路（相異なる基準電圧を択一的に発生するも
の）の基準電圧発生動作を制御するようにしてもよい。In the above embodiment, the control signal selectively controls the plurality of reference voltage circuits and controls the power supply voltage dividing operation of one power supply voltage dividing circuit. The power supply voltage dividing circuit (which generates different divided output voltages) is selectively controlled, and the reference voltage generation operation of one reference voltage circuit (which selectively generates different reference voltages) is controlled. You can.
次に、本発明の一応用例として太陽電池のように発生す
る電圧が変動する電池を電源とするＬＳＩ（たとえば電
子式卓上計算器用ＬＳＩ ）に使用された電源電圧検出
回路について第８図を参照して説明する。即ち、８１は
２僅の分割出力電圧ｖｄｉ７を制御信号に応じて択一的
に出力する電源電圧分割回路、８２はバイアス回路、８
３は基準電圧回路、ｌｒ６は電圧比較器である。８８は
バッファ回路であり、ｖＤＤ電源端と接地端との間のＰ
チャネルＭＯ８）ランゾスタＴ８１とバイアス入力用の
ＮチャネルＭＯ８）ランジスタＴ８□とが直列に接続さ
れでなり、上記ＰチャネルトランジスタＴ８．のゲート
に前記電圧比較器８６の出力が与えられている。Next, as an application example of the present invention, FIG. 8 shows a power supply voltage detection circuit used in an LSI (for example, an LSI for an electronic desktop calculator) whose power source is a battery whose generated voltage fluctuates, such as a solar cell. I will explain. That is, 81 is a power supply voltage dividing circuit that selectively outputs a divided output voltage vdi7 of just 2 in accordance with a control signal, 82 is a bias circuit, and 82 is a bias circuit.
3 is a reference voltage circuit, and lr6 is a voltage comparator. 88 is a buffer circuit, which connects P between the vDD power supply terminal and the ground terminal.
The channel MO8) Lanzo star T81 and the N-channel MO8) transistor T8□ for bias input are connected in series, and the P-channel transistor T8. The output of the voltage comparator 86 is applied to the gate of the voltage comparator 86.
８７は制御回路であり、ＬＳＩ電源オン状態のときにパ
ワーオン信号が一方の入力として与えられる二人力の第
１のノアｐ−）ＧＺと、このノアグー）ＧＺの出力が一
方の入力として与えられると共に他方の入力として前記
バッファ回路８８の出力が与えられる二人力の第２のノ
アダートＧ２と、同じく前記第１のノアグー）ＧＺの出
力および前記バッファ回路８８の出力が入力として与え
られる二人力のナンドｒ −） Ｇ Ｊと、このナンド
ｙ −トＧ３の出力が入力するインバーター１と、前記
第２のノアｆ−）Ｇ ２の出力が入力するインツク−１
タＩ２とからなシ、第１のノアゲートＧ１の他方の入力
として第２のノアゲートＧ２の出力が与えられている。87 is a control circuit, to which the power-on signal is given as one input when the LSI power is on, and the output of the two-man powered first NOA p-)GZ is given as one input. and a two-man powered NAND G2 to which the output of the buffer circuit 88 is given as the other input; r-) GJ, an inverter 1 to which the output of this NAND y-to G3 is input, and an ink-1 to which the output of the second node f-) G2 is input.
The output of the second NOR gate G2 is provided as the other input of the first NOR gate G1.
上記インバータＩ２の出力は前記電源電圧分割回路８１
に分割制御信号ＤＩＶとして与えられ、この電源電圧分
割回路８１は上記制御信号ＤＩＶがロウレベルのときに
ＴｖＤＤの分割出力ｖｄ１ｖを発生し、上記制御信号Ｄ
ＩＶがノ・イレベルのときＫＴｖＤＤの分割出力ｖｄ
ｉ ｖを発生する。Ｔａ２はｖＤＤ電源端と接地端との
間に接続された電流経路用のＮチャネルＭＯ８） ９ン
ジスタであり、ダートに前記インバーター１の出力が加
えられている。The output of the inverter I2 is the power supply voltage dividing circuit 81.
This power supply voltage dividing circuit 81 generates a divided output vd1v of TvDD when the control signal DIV is at a low level, and the control signal D
When IV is at no level, KTvDD divided output vd
Generate iv. Ta2 is an N-channel MO8) transistor for a current path connected between the vDD power supply end and the ground end, and the output of the inverter 1 is added to the dirt.
次に、上記太陽電池を電源とするＬＳＩの電源電圧検出
回路の動作を第９図を参照して説明する。Next, the operation of the power supply voltage detection circuit of an LSI using the solar cell as a power source will be explained with reference to FIG.
太陽電池電源がオン状態のときには・臂ワーオン信号が
第１のノアｆ−）ＧＪに入力している。いま、たとえば
日照と共に電池電圧が緩やかに上昇すると、第２のノア
ｆ−）Ｇ２の出力（オートクリア信号ＡＣＬ ）が次第
に上昇する。このとき、基準電圧回路８３はｖＤＤ′成
位よシトランジスタＱのペース・エミッタ間電圧（たと
えば０．５ Ｖ ）低い基準電圧ｖｒｌＩｌｆが発生す
る。また、このときインバーター２の出力（分割制御信
号ＤＩＶ ）はロウレベルでそして、電圧比較器８６は
ｖｒ＠ｌｆ＞ＴｖＩ）Ｄ（たトエば１． ＯＶ ）にな
ると、その出力電位が低下し、バッファ回路８８の出力
電位が高くなる。これによって、第２のノアｒ−）Ｇ２
の出力ＡＣＬがロウレベルに低下し、インバーター２の
出力ＤＩＶは高くなシ、直源′ユ圧分割回路８１はトラ
ンジスタＴ８４って、電圧比較器８６はｖｒｅｆ＜Ｔｖ
ＤＤになシ、その出力′α位が高くなり、バッファ回路
８８の出力電位が低くなる。この状態において、太陽電
池の入射光の照度がさらに上がってＶ、。ｆ ） ａ
Ｖｏ ｎ （ｆｃとえば１．５ Ｖ ）になると、゛１
圧比較器８６はその出力気位が低下し、バッファ回路８
８の出力を位が高くなる。このとき、第１のノアダー）
ＧＪの出力はハイレベルになっているので、ナンドダー
）ＧＪは二人力ともハイレベルであってその出力はロウ
レベルにナシ、インバータｆｚの出力はハイレベルにな
る。これによって、電流経路用のＮチャネルトランジス
タで８．に電流（数百μＡ〜数ｍＡ程匿）が流れ、太陽
電池に過剰に発生した電圧が抑えられる。したがって、
太陽電池よシ発生する電圧レベルが変動しても、ＬＳＩ
の動作に適した一定逗圧が供給されるようになる。なお
、上記電流経路用トランジスタＴ８Ｍとして、電流駆動
能力の点セはパイＩ−ラトランジスタをダーリントン接
続することが有利であるが、電流増幅１”ｆｅのばらつ
きで上記電流、駆動能力が変化し易いという問題があシ
、ＭＯＳ）ランゾスタの方が特性を設定し易いという利
点がある。When the solar battery power source is on, an arm-warning signal is input to the first Noah f-)GJ. Now, for example, when the battery voltage gradually rises with sunlight, the output (auto clear signal ACL) of the second Noah f-)G2 gradually rises. At this time, the reference voltage circuit 83 generates a reference voltage vrlIlf that is lower than the voltage level between vDD' and the emitter voltage of the transistor Q (for example, by 0.5 V). Also, at this time, the output of the inverter 2 (division control signal DIV) is at a low level, and when the voltage comparator 86 becomes vr@lf>TvI)D (tatoeba 1.OV), its output potential decreases and the buffer The output potential of circuit 88 becomes high. This allows the second Noah r-)G2
The output ACL of the inverter 2 falls to a low level, and the output DIV of the inverter 2 is not high.
If DD is not present, its output 'α' becomes high, and the output potential of the buffer circuit 88 becomes low. In this state, the illuminance of the incident light on the solar cell further increases to V. f) a
When Von (fc for example 1.5 V) becomes ゛1
The output level of the pressure comparator 86 decreases, and the buffer circuit 8
The output of 8 becomes higher. At this time, the first noader)
Since the output of GJ is at a high level, both GJs (nandodar) are at a high level, their outputs are not at a low level, and the output of inverter fz is at a high level. This allows the N-channel transistor for the current path to 8. A current (from several hundred μA to several mA) flows through the solar cell, suppressing the excessive voltage generated in the solar cell. therefore,
Even if the voltage level generated by solar cells fluctuates, the LSI
A constant pressure suitable for the operation is supplied. In addition, as for the current path transistor T8M, it is advantageous to connect a pie I-Ra transistor in Darlington connection in terms of current drive capability, but the above current and drive capability are likely to change due to variations in current amplification 1"fe. However, MOS) Lanzostar has the advantage that it is easier to set the characteristics.
［発明の効果コ
上述したように本発明の電源電圧検出回路によれば、多
値の電源電圧レベルを検出するための回路構成が簡素で
あり、半導体集積回路内に設ける場合の回路パターン面
積が小さく、消費電流が小さくて済み、多値レベルをシ
ーケンシャルに検出するなど自由度の高い設定が可能で
あり、太陽電池を電源とするＬＳＩなどに適用して効果
的である。[Effects of the Invention] As described above, according to the power supply voltage detection circuit of the present invention, the circuit configuration for detecting multi-value power supply voltage levels is simple, and the circuit pattern area when provided in a semiconductor integrated circuit is reduced. It is small, requires low current consumption, and can be set with a high degree of freedom, such as sequentially detecting multilevel levels, and is effective when applied to LSIs that use solar cells as a power source.
第１図は本発明の電源電圧検出回路の一笑施例を示すブ
ロック図、第２図（ａ） 、 （ｂ）は第１図中の電源
電圧分割回路の相異なる具体例を示す回路図、第３図（
、）乃至（ｄ）は第１図中のバイアス回路の相異なる具
体例を示す回路図、第４図（、）乃至（ｄ）は第１曜中
″め基準電圧回路の相異なる具体例を示す回路図、第５
図は第１図中のバイアス回路と複数個の基準電圧回路を
取り出して一具体例を示す回路図、第６図は第１図中の
複数個の基ｆ！Ａｔ圧回路全回路の基準電圧回路に置き
換える場合の一具体例を示す回路図、第７図（ａ） 、
（ｂ）は第１図中の電圧比較器の相異なる具体例を示
す回路図、第８図は本発明の一応用例に係る太陽電池を
電源とするＬＳＩにおける電源電圧検出回路の一例を示
す回路図、第９図は第８図の回路の動作を示す電圧波形
図、第１０図（ａ） 、 （ｂ）はそれぞれ従来の電源
電圧検出回路を示す回路図である。
１．８Ｉ・・・電源電圧分割回路、２，８２・・・バイ
アス回路、３！、３．、・・・、８３・・・基準電圧回
路、４１．４．、・・・スイッチ回路、５・・・選択ダ
ート、６．８６・・・電圧比較器、７，８７・・・制御
回路。FIG. 1 is a block diagram showing a simple embodiment of the power supply voltage detection circuit of the present invention, and FIGS. 2(a) and (b) are circuit diagrams showing different specific examples of the power supply voltage dividing circuit in FIG. Figure 3 (
, ) to (d) are circuit diagrams showing different specific examples of the bias circuit in FIG. 1, and FIG. Circuit diagram shown, 5th
The figure is a circuit diagram showing a specific example of the bias circuit and a plurality of reference voltage circuits in FIG. 1, and FIG. A circuit diagram showing a specific example of replacing the entire At pressure circuit with a reference voltage circuit, FIG. 7(a),
(b) is a circuit diagram showing a different specific example of the voltage comparator in FIG. 1, and FIG. 8 is a circuit diagram showing an example of a power supply voltage detection circuit in an LSI using a solar cell as a power source according to an application example of the present invention. 9 are voltage waveform diagrams showing the operation of the circuit of FIG. 8, and FIGS. 10(a) and 10(b) are circuit diagrams showing conventional power supply voltage detection circuits, respectively. 1.8I...power supply voltage divider circuit, 2,82...bias circuit, 3! , 3. ,...,83...Reference voltage circuit, 41.4. , . . . switch circuit, 5 . . . selection dart, 6.86 . . . voltage comparator, 7, 87 . . . control circuit.
Claims (3)
発生するバイアス回路と、このバイアス回路からのバイ
アスが与えられて複数の基準電圧を発生可能な基準電圧
回路と、複数の電源電圧分割電圧を発生可能な電源電圧
分割回路と、この電源電圧分割回路から発生した１つの
分割電圧と前記基準電圧回路から発生した１つの基準電
圧とを電圧比較する電圧比較器と、前記基準電圧回路お
よび電源電圧分割回路の少なくとも一方を制御して複数
の基準電圧を択一的に出力させ、または複数の分割電圧
を択一的に出力させる制御回路とを具備することを特徴
とする電源電圧検出回路。(1) A bias circuit that is provided in a semiconductor integrated circuit and generates a constant voltage bias, a reference voltage circuit that can generate multiple reference voltages by applying bias from this bias circuit, and multiple power supply voltage division voltages. a voltage comparator that compares one divided voltage generated from the power supply voltage divider circuit with one reference voltage generated from the reference voltage circuit; and the reference voltage circuit and the power supply. 1. A power supply voltage detection circuit comprising: a control circuit that controls at least one of the voltage dividing circuits to selectively output a plurality of reference voltages or to selectively output a plurality of divided voltages.
能であって前記制御回路により択一的に動作可能状態に
制御される複数個の基準電圧回路であり、この複数個の
基準電圧回路の各出力を前記制御回路により択一的に選
択して前記電圧比較器に導く選択ゲートを具備すること
を特徴とする前記特許請求の範囲第１項記載の電源電圧
検出回路。(2) The reference voltage circuit is a plurality of reference voltage circuits that are capable of generating different reference voltages and are selectively controlled to be operable by the control circuit, and the plurality of reference voltage circuits are 2. The power supply voltage detection circuit according to claim 1, further comprising a selection gate for selectively selecting each output by said control circuit and guiding the selected output to said voltage comparator.
電源電圧分割電圧の大きさが制御されることを特徴とす
る前記特許請求の範囲第１項または第２項記載の電源電
圧検出回路。(3) The power supply voltage detection circuit according to claim 1 or 2, wherein in the power supply voltage dividing circuit, the magnitude of the power supply voltage divided voltage is controlled by the control signal.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231878A JPH0668521B2 (en) | 1986-09-30 | 1986-09-30 | Power supply voltage detection circuit |
| KR1019870002955A KR910001293B1 (en) | 1986-03-31 | 1987-03-30 | Power source voltage detector device incorporated in lsi circuit |
| DE8787104745T DE3778953D1 (en) | 1986-03-31 | 1987-03-31 | VOLTAGE CONTROL DEVICE FOR AN ENERGY SOURCE, BUILT IN A LSI CIRCUIT. |
| US07/032,244 US4792749A (en) | 1986-03-31 | 1987-03-31 | Power source voltage detector device incorporated in LSI circuit |
| EP87104745A EP0239989B1 (en) | 1986-03-31 | 1987-03-31 | Power source voltage regulator device incorporated in lsi circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231878A JPH0668521B2 (en) | 1986-09-30 | 1986-09-30 | Power supply voltage detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6385369A true JPS6385369A (en) | 1988-04-15 |
| JPH0668521B2 JPH0668521B2 (en) | 1994-08-31 |
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|---|---|---|---|
| JP61231878A Expired - Fee Related JPH0668521B2 (en) | 1986-03-31 | 1986-09-30 | Power supply voltage detection circuit |
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|---|---|
| JP (1) | JPH0668521B2 (en) |
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| CN110196397B (en) * | 2018-02-27 | 2023-04-21 | 精工爱普生株式会社 | Power supply voltage detection circuit, semiconductor device, and electronic apparatus |
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|---|---|
| JPH0668521B2 (en) | 1994-08-31 |
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