JPS6384066A - 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 - Google Patents
集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法Info
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- JPS6384066A JPS6384066A JP61229251A JP22925186A JPS6384066A JP S6384066 A JPS6384066 A JP S6384066A JP 61229251 A JP61229251 A JP 61229251A JP 22925186 A JP22925186 A JP 22925186A JP S6384066 A JPS6384066 A JP S6384066A
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
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- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
〔産業上の利用分野〕
本発明は、光トリガ静電誘導サイリスタ（Ｌｉｇｈｔ
Ｔ ｒｉｇｇｅｒｅｄ ５ｔａｔｉｃ Ｔ ｎｄ
ｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ、以下ＬＴＳ Ｉ
サイリスタと略称する）と静電誘導ホトトランジスタ（
３ｔａｔｉｃ Ｉｎｄｔｌｃｔｉｏｎ Ｐ ｈｏｔ
ｏｔｒａｎｓｉｓｔｏｒ、以下５ＩＰＴと略称する）、
もしくは静電誘導ホトトランジスタによるホトダーリン
トン回路を集積化した、集積化光トリガ・光クエンチ静
電誘導サイリスタ（（ｎｔｅｇｒａｔｅｄ ｌ ｉｇ
ｈｔ Ｔ ｒｉｇｇｅｒｅｄ ａｎｄＱ ｕｅｎｃｈ
ｅｄ ３ ｔａｔｉｃ Ｔ ｎｄｕｃｔｉｏｎ
Ｔ ｈｙｒｉｓｔｏｒ、以下集積化ＬＴＱＳ Ｉサイリ
スタと略称する）の構造と製造方法に関する。
Ｔ ｒｉｇｇｅｒｅｄ ５ｔａｔｉｃ Ｔ ｎｄ
ｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ、以下ＬＴＳ Ｉ
サイリスタと略称する）と静電誘導ホトトランジスタ（
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ｏｔｒａｎｓｉｓｔｏｒ、以下５ＩＰＴと略称する）、
もしくは静電誘導ホトトランジスタによるホトダーリン
トン回路を集積化した、集積化光トリガ・光クエンチ静
電誘導サイリスタ（（ｎｔｅｇｒａｔｅｄ ｌ ｉｇ
ｈｔ Ｔ ｒｉｇｇｅｒｅｄ ａｎｄＱ ｕｅｎｃｈ
ｅｄ ３ ｔａｔｉｃ Ｔ ｎｄｕｃｔｉｏｎ
Ｔ ｈｙｒｉｓｔｏｒ、以下集積化ＬＴＱＳ Ｉサイリ
スタと略称する）の構造と製造方法に関する。
本発明による集積化光トリガ・光クエンチＳＩサイリス
タの’ｘｉ工程はマスク枚ｖ１１２枚と比較的容易であ
り、このデバイスを用いることによって光トリガ、光ク
エンチの２つのパルスだけで大電力を高速、高効率に直
交変換でき、制御回路と大電力部分を完全に分離できる
ことから中小電力のみならず、大電力変換装置などに利
用されるものである。
タの’ｘｉ工程はマスク枚ｖ１１２枚と比較的容易であ
り、このデバイスを用いることによって光トリガ、光ク
エンチの２つのパルスだけで大電力を高速、高効率に直
交変換でき、制御回路と大電力部分を完全に分離できる
ことから中小電力のみならず、大電力変換装置などに利
用されるものである。
集積化光トリガ・光クエンチ静電ｙＪ導ザイリスタの構
造例は既に特開昭６０−１９８７７９号「光クエンチ可
能なサイリスタ装置」及び特開昭６１−５４６６８号［
光トリガ・光クエンチ静２Ｉ１２誘導サイリスタ」で１
２案され、またその製造方法は特願昭６０−２５１６７
４丹「集積化光トリガ・光クエンチ静７１！！導サイリ
スタの製造方法」に−例が述べられている。
造例は既に特開昭６０−１９８７７９号「光クエンチ可
能なサイリスタ装置」及び特開昭６１−５４６６８号［
光トリガ・光クエンチ静２Ｉ１２誘導サイリスタ」で１
２案され、またその製造方法は特願昭６０−２５１６７
４丹「集積化光トリガ・光クエンチ静７１！！導サイリ
スタの製造方法」に−例が述べられている。
しかるに上記発明においては、集積化された５ＩＰＴは
光クエンチ動作時には倒立動作となるため、正立動作の
５ＩＰＴに比べ電流和１ｒ１が低いという問題点があっ
た。
光クエンチ動作時には倒立動作となるため、正立動作の
５ＩＰＴに比べ電流和１ｒ１が低いという問題点があっ
た。
（問題点を解決するための手段〕
本発明は、集積化された５ＩＰＴを正立動作で動作させ
るべく、光トリガ静ｆｆ１ｉ導サイリスタの埋め込みゲ
ート領域と５ＩＰＴの主電極の一方となる埋め込み層領
域（ドレインとなる）を電気的に高耐圧で素子分離する
構造を導入し、さらに光クエンチ特性を良好とするため
の静電誘導トランジスタによるホトダーリントン回路を
集積化する構造を見出し、かつ光クエンチ時に発生する
ティルミ流を減少させ、ターンオフゲインを高くする新
規なアノードショート構造を導入した集積化光トリガ・
光クエンチ静電誘導サイリスタを提供するものである。
るべく、光トリガ静ｆｆ１ｉ導サイリスタの埋め込みゲ
ート領域と５ＩＰＴの主電極の一方となる埋め込み層領
域（ドレインとなる）を電気的に高耐圧で素子分離する
構造を導入し、さらに光クエンチ特性を良好とするため
の静電誘導トランジスタによるホトダーリントン回路を
集積化する構造を見出し、かつ光クエンチ時に発生する
ティルミ流を減少させ、ターンオフゲインを高くする新
規なアノードショート構造を導入した集積化光トリガ・
光クエンチ静電誘導サイリスタを提供するものである。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ ＞、（ｂ）は、本発明の集積化しＴＱＳ
Ｉサイリスタの実施例を示す構造図である。第１図（ａ
）は断面構造図、第１図（ｂ）は表面構造図である。本
発明の集積化ＬＴＱＳ■サイリスタは、アノード・エミ
ッタショート構）Δの埋め込みゲート型ＬＴＳＩサイリ
スタとフォトダーリントン構造の平面ゲート型ｐヂャン
ネル５ＩＰＴで構成され、ＬＴＳＩサイリスタと５ＩＰ
Ｔｆｊｎ 分離領域１３１により電気的に分離され、
相互配線には２層アルミ配線技術が用いられている。Ｌ
ＴＳ Ｉサイリスタは、ｎ＋カソード領Ｉ４１０１、ｎ
−高抵抗領域１０２．１０３、ｐ＋アノード領域１０４
、ｎ＋エミッタ領域１０５、ｐ＋ゲート領１或１０６、
カソード電極１０７、アノード電極１０８、ゲート電極
１０９により構成されている。ｐ＋ゲート領域１０６は
ストライブもしくはメッシコ状に形成されていてゲート
電極１０９に周辺部で接続されている。ｐ＋ゲート領域
１０６で挾まれたｎ−高抵抗領域は、ｎ＋カソード領域
からの電子が注入されるチャンネル領域で、ｐ＋ゲート
領ｖＪ、１０６・ｎ−高抵抗領域間の拡散電位あるいは
ゲート電極１０９に加えられる逆バイアス電圧′により
空乏化している。チャンネル領域の電位は、ｐ＋ゲート
領域１０６の電位により容量結合的に制御される。チャ
ンネルの幅、長さ、不純物密度は、ＬＴＳ Ｉサイリス
タの順方向阻止特性や光トリガ、光クエンチ特性を決定
する要因となる。ｐ＋アノード領ｆ！１０４とｎ＋エミ
ッタ領域１０５は、交互に配置されていて、ｐ＋アノー
ド領域１０４はｐ＋ゲート領域１０６の直下に、ｎ＋エ
ミッタ領域はチャンネル領域の直下に形成されている。
Ｉサイリスタの実施例を示す構造図である。第１図（ａ
）は断面構造図、第１図（ｂ）は表面構造図である。本
発明の集積化ＬＴＱＳ■サイリスタは、アノード・エミ
ッタショート構）Δの埋め込みゲート型ＬＴＳＩサイリ
スタとフォトダーリントン構造の平面ゲート型ｐヂャン
ネル５ＩＰＴで構成され、ＬＴＳＩサイリスタと５ＩＰ
Ｔｆｊｎ 分離領域１３１により電気的に分離され、
相互配線には２層アルミ配線技術が用いられている。Ｌ
ＴＳ Ｉサイリスタは、ｎ＋カソード領Ｉ４１０１、ｎ
−高抵抗領域１０２．１０３、ｐ＋アノード領域１０４
、ｎ＋エミッタ領域１０５、ｐ＋ゲート領１或１０６、
カソード電極１０７、アノード電極１０８、ゲート電極
１０９により構成されている。ｐ＋ゲート領域１０６は
ストライブもしくはメッシコ状に形成されていてゲート
電極１０９に周辺部で接続されている。ｐ＋ゲート領域
１０６で挾まれたｎ−高抵抗領域は、ｎ＋カソード領域
からの電子が注入されるチャンネル領域で、ｐ＋ゲート
領ｖＪ、１０６・ｎ−高抵抗領域間の拡散電位あるいは
ゲート電極１０９に加えられる逆バイアス電圧′により
空乏化している。チャンネル領域の電位は、ｐ＋ゲート
領域１０６の電位により容量結合的に制御される。チャ
ンネルの幅、長さ、不純物密度は、ＬＴＳ Ｉサイリス
タの順方向阻止特性や光トリガ、光クエンチ特性を決定
する要因となる。ｐ＋アノード領ｆ！１０４とｎ＋エミ
ッタ領域１０５は、交互に配置されていて、ｐ＋アノー
ド領域１０４はｐ＋ゲート領域１０６の直下に、ｎ＋エ
ミッタ領域はチャンネル領域の直下に形成されている。
本構造のＬＴＳＩサイリスタでは、ターン・オフ動作時
にｐ＋アノード領域１０４前面の電子はｎ十エミッタ領
域に流れ去ることで消滅する。このため、テイル時間を
低減でき、高速ターン・オフが実現できる。ターン・オ
フ電流和１り（アノード電流とターン・オフビークゲー
ト電流の比）も大きくできる。又、ｎ＋エミッタ構造を
導入することで、アノードからの正孔の注入効率が低下
するが、ＬＴＳ ｒサイリスタではゲートがＳＩＴ構造
であり、カソードからの電子の注入効率が非常に大ぎい
ために光トリ万感度がｎ＋エミッタ構造の導入で低下す
ることはほとんどない。ｐ＋アノード領域１０４とｎ＋
エミッタ領域１０５の配置は上述の限りではないが、ｎ
＋エミッタ領域１０５間の距離は、電子の拡散距離の２
倍以下がよい。又、ＬＴＳＩサイリスタの順方向阻止電
圧を確保するために、ゲート電極１０９の周囲にメサ領
域を設け、ｎ＋分離拡散領域１３１を形成し、さらに金
属電１ｔｉ１３２を設けている。ゲート電極１０９とメ
サ分離領域との距離は、ｐ＋ゲート領域１０６とｐ＋ア
ノード領域１０４間距離以上にする。この構造では、順
方向閉止状態において、ｎ＋分離拡散領域１３１の電位
はほぼｐ＋アノード領域１０４の電位に等しくなってい
て、ｐ＋ゲート領域１０６からメサ分離領域に向って空
乏層が拡がる。この結果、素子表面での電界集中を緩和
でき、順方向阻止耐圧を確保することができる。
にｐ＋アノード領域１０４前面の電子はｎ十エミッタ領
域に流れ去ることで消滅する。このため、テイル時間を
低減でき、高速ターン・オフが実現できる。ターン・オ
フ電流和１り（アノード電流とターン・オフビークゲー
ト電流の比）も大きくできる。又、ｎ＋エミッタ構造を
導入することで、アノードからの正孔の注入効率が低下
するが、ＬＴＳ ｒサイリスタではゲートがＳＩＴ構造
であり、カソードからの電子の注入効率が非常に大ぎい
ために光トリ万感度がｎ＋エミッタ構造の導入で低下す
ることはほとんどない。ｐ＋アノード領域１０４とｎ＋
エミッタ領域１０５の配置は上述の限りではないが、ｎ
＋エミッタ領域１０５間の距離は、電子の拡散距離の２
倍以下がよい。又、ＬＴＳＩサイリスタの順方向阻止電
圧を確保するために、ゲート電極１０９の周囲にメサ領
域を設け、ｎ＋分離拡散領域１３１を形成し、さらに金
属電１ｔｉ１３２を設けている。ゲート電極１０９とメ
サ分離領域との距離は、ｐ＋ゲート領域１０６とｐ＋ア
ノード領域１０４間距離以上にする。この構造では、順
方向閉止状態において、ｎ＋分離拡散領域１３１の電位
はほぼｐ＋アノード領域１０４の電位に等しくなってい
て、ｐ＋ゲート領域１０６からメサ分離領域に向って空
乏層が拡がる。この結果、素子表面での電界集中を緩和
でき、順方向阻止耐圧を確保することができる。
カソード電極は、トリガ光の間口率を向上させる様に窓
が開けである。
が開けである。
ｐチャンネル５ＩＰＴは、ｐ＋ソース領域１１１、ｎ−
高抵抗ｆ領域１１２、ｐ＋ドレイン領［１１３、ｎ
ゲート領域１１４、ｐ ソースポリシリコン層１１５、
ソース電極１１６、ドレイン電極１１７、ゲート電極１
１８より構成される主ＳＩＰ下と、ｐ＋ソース須ｔｆＡ
１２１、ロー高抵抗領域１２２、主５ＩＰＴと共通のｐ
“ドレイン電極１１３．ｎ＋ゲート領域１２４、ｐ＋ソ
ースポリシリコン層１２５、ソース電極１２６、ドレイ
ン電極１１７、ゲート電極１２８より構成される補助５
ＩＰＴとで成り、２層配線により補助ＳＩＰ丁のソース
と主ＳＩＰ丁のゲート、主５ＩＰＴのソースとＬＴＳＩ
サイリスタのゲートが接続されている。第１図（ａ）中
１４１は居間絶縁層、１４２．１４３は第二層金属配線
である。ｐ ドレイン領［１１３直下にはｎ 領域１５
１が形成されている。
高抵抗ｆ領域１１２、ｐ＋ドレイン領［１１３、ｎ
ゲート領域１１４、ｐ ソースポリシリコン層１１５、
ソース電極１１６、ドレイン電極１１７、ゲート電極１
１８より構成される主ＳＩＰ下と、ｐ＋ソース須ｔｆＡ
１２１、ロー高抵抗領域１２２、主５ＩＰＴと共通のｐ
“ドレイン電極１１３．ｎ＋ゲート領域１２４、ｐ＋ソ
ースポリシリコン層１２５、ソース電極１２６、ドレイ
ン電極１１７、ゲート電極１２８より構成される補助５
ＩＰＴとで成り、２層配線により補助ＳＩＰ丁のソース
と主ＳＩＰ丁のゲート、主５ＩＰＴのソースとＬＴＳＩ
サイリスタのゲートが接続されている。第１図（ａ）中
１４１は居間絶縁層、１４２．１４３は第二層金属配線
である。ｐ ドレイン領［１１３直下にはｎ 領域１５
１が形成されている。
クエンチ用光感応素子をフォトダーリントン５ＩＰＴと
することで大電流を光でオフすることが実現できる。ク
エンチ光は、補助５ＩＰＴに照射されるが、光の波長に
よっては、ｐ＋ドレイン領域よりも深く侵入する。ｐ
ドレイン領１或１１３直下がｐ＋領領域場合は、ｐ ＋
ドレイン領域よりも深く侵入する光により発生する電子
−正孔対のうちの電子がｐ″アノード領領域前転蓄積し
、アノードからの正孔の注入が起り、ｐ÷ドレイン領域
１１３、ｎ−高抵抗領域１０３、ｐ＋アノード領域から
成るｐｉｐミルフォトダイオードンする。このことを防
ぐために、ｐ＋ドレイン領域直下にはｎ＋領域１５１を
設けてｐ”ｉｎ＋ダイオードにすることで光利得を１以
下に抑えている。ＬＴＳＩサイリスタのｐ“ゲート領域
１０６とｐチャンネル５ＴＰＴのｐ＋ドレイン領域１１
３を電気的に分離するために、ｐ１ドレインｆＡＩ或１
１３のまわりにはｎ“分離拡散領域１３１が設けである
。第１図（ｂ）の表面構造図において１７１はＬＴＳ
Ｉサイリスタのカソード電極、１７２はＬＴＳｒサイリ
スタのゲート電極、１７３は主５ＩＰＴのソースＮ極、
１７４は主５ｒＰＴのゲート電極、１７５は５ＩＰＴの
ドレイン電極、１７６は増幅用ＳＩＰ丁のソース電極、
１７７は増幅用５ＩＰＴゲート電極、１７８は増幅用５
ＩＰＴのソースと主Ｓ［ＰＴのゲートを接続する第二層
金属配線、１７９は主５ＩＰＴのソースとしＴＳＩサイ
リスタのゲートを接続する第二層金属配線である。
することで大電流を光でオフすることが実現できる。ク
エンチ光は、補助５ＩＰＴに照射されるが、光の波長に
よっては、ｐ＋ドレイン領域よりも深く侵入する。ｐ
ドレイン領１或１１３直下がｐ＋領領域場合は、ｐ ＋
ドレイン領域よりも深く侵入する光により発生する電子
−正孔対のうちの電子がｐ″アノード領領域前転蓄積し
、アノードからの正孔の注入が起り、ｐ÷ドレイン領域
１１３、ｎ−高抵抗領域１０３、ｐ＋アノード領域から
成るｐｉｐミルフォトダイオードンする。このことを防
ぐために、ｐ＋ドレイン領域直下にはｎ＋領域１５１を
設けてｐ”ｉｎ＋ダイオードにすることで光利得を１以
下に抑えている。ＬＴＳＩサイリスタのｐ“ゲート領域
１０６とｐチャンネル５ＴＰＴのｐ＋ドレイン領域１１
３を電気的に分離するために、ｐ１ドレインｆＡＩ或１
１３のまわりにはｎ“分離拡散領域１３１が設けである
。第１図（ｂ）の表面構造図において１７１はＬＴＳ
Ｉサイリスタのカソード電極、１７２はＬＴＳｒサイリ
スタのゲート電極、１７３は主５ＩＰＴのソースＮ極、
１７４は主５ｒＰＴのゲート電極、１７５は５ＩＰＴの
ドレイン電極、１７６は増幅用ＳＩＰ丁のソース電極、
１７７は増幅用５ＩＰＴゲート電極、１７８は増幅用５
ＩＰＴのソースと主Ｓ［ＰＴのゲートを接続する第二層
金属配線、１７９は主５ＩＰＴのソースとしＴＳＩサイ
リスタのゲートを接続する第二層金属配線である。
次に、第１図（Ｃ）に示す本発明の集積化しＴＱＳ Ｉ
サイリスタの構造について説明する。
サイリスタの構造について説明する。
第１図（Ｃ）に示す構造は、アノード・エミッタショー
ト構造を有さないＬＴＳ Ｉサイリスタとクエンチ用フ
ォトダーリントン構造の平面ゲート形ｐチャンネル５Ｉ
ＰＴが集積化されているものである。５ＩＰＴのｐ′？
ドレイン領域１１３直下にもアノード領域と共通のｐ＋
拡散層が形成されている。
ト構造を有さないＬＴＳ Ｉサイリスタとクエンチ用フ
ォトダーリントン構造の平面ゲート形ｐチャンネル５Ｉ
ＰＴが集積化されているものである。５ＩＰＴのｐ′？
ドレイン領域１１３直下にもアノード領域と共通のｐ＋
拡散層が形成されている。
次に、第１図（ｄ ）に示す本発明の集積化しＴＱＳ
Ｉサイリスタの構造について説明する。
Ｉサイリスタの構造について説明する。
第１図（ｄ ）に示す構造は、ｎバッファ層１８１を導
入したしＴＳＴサイリスタとクエンチ用フォトダーリン
トン構造の平面ゲート形ｐチャンネル５ＩＰＴが集積化
されているものである。
入したしＴＳＴサイリスタとクエンチ用フォトダーリン
トン構造の平面ゲート形ｐチャンネル５ＩＰＴが集積化
されているものである。
ｎバッファを導入することでＬＴＳ Ｉサイリスタの順
方向阻止耐圧を向上できる。
方向阻止耐圧を向上できる。
次に、第１図（ｅ）に示す本発明の集積化ＬＴＱＳ Ｉ
サイリスタの構造について説明する。
サイリスタの構造について説明する。
第１図（ｅ ）に示す構造は、ＬＴＳ Ｉサイリスタの
アノード側の構造が、ｎ カソード領域直下の部分には
ｎ 工くツタ領域が形成され他の部分にはｐ＋アノード
領域が形成されているものであり、５ｉＰＴのｐ＋ドレ
イン領域の直下にはｒｌ＋領域が設けられていることを
特徴としている。ターン・オフ速度の高速化、ターン・
オフゲインの向上を目的としている。
アノード側の構造が、ｎ カソード領域直下の部分には
ｎ 工くツタ領域が形成され他の部分にはｐ＋アノード
領域が形成されているものであり、５ｉＰＴのｐ＋ドレ
イン領域の直下にはｒｌ＋領域が設けられていることを
特徴としている。ターン・オフ速度の高速化、ターン・
オフゲインの向上を目的としている。
次に、第１図（ｆ）に示す本発明の集積化り丁ＱＳＩサ
イリスタの構造について説明する。
イリスタの構造について説明する。
第１図（「）に示す構造は、ＬＴＳＩサイリスタの直下
は−様なｐ ＋アノード領域１０４が設けられていて、
その他の領域にはｐ＋アノード領１ｊｔ １０４と同程
度の拡散深さの０１領域が設けられていることを特徴と
している。
は−様なｐ ＋アノード領域１０４が設けられていて、
その他の領域にはｐ＋アノード領１ｊｔ １０４と同程
度の拡散深さの０１領域が設けられていることを特徴と
している。
；文１こ第１図（り）に示す本発明の集積化し丁ＱＳＩ
サイリスタの構造について説明する。第１図（ｇ）に示
す構造は、第１図（Ｍの構造にｎバッファ層１８１が導
入されたものである次に第１図（ｈ）に示す本発明の集
積化ＬＴＱＳＩサイリスタの構造について説明する。第
１図（ｈ ）に示す構造は、ＬＴＳ Ｉサイリスタのア
ノード側に、ｐ＋アノード領１ｉｉ！１８３とｎエミッ
タ領域１８４の２層構造が形成されていて、５ＩＰＴの
ｐ ドレイン領域１１３直下にｎｌ’ｊ域が形成されて
いることを特徴としている第１図（ｉ）は、第１図（ａ
）乃至（ｈ ）に示す構造の集積化ＬＴＱＳ Ｉサイ
リスタの回路的表現である。第１図（ｉ ）中、Ａ及び
Ｋは、夫々ＬＴＳ ｒサイリスタのアノード、カソード
であり、Ｇ１、Ｓｌは主５ＩＰＴのゲート及びソース、
Ｇ２、Ｇ２は増幅用５ＩＰＴのゲート及びソース、Ｄは
主５ＩＰＴと増幅用５ＩＰＴに共通のドレインである。
サイリスタの構造について説明する。第１図（ｇ）に示
す構造は、第１図（Ｍの構造にｎバッファ層１８１が導
入されたものである次に第１図（ｈ）に示す本発明の集
積化ＬＴＱＳＩサイリスタの構造について説明する。第
１図（ｈ ）に示す構造は、ＬＴＳ Ｉサイリスタのア
ノード側に、ｐ＋アノード領１ｉｉ！１８３とｎエミッ
タ領域１８４の２層構造が形成されていて、５ＩＰＴの
ｐ ドレイン領域１１３直下にｎｌ’ｊ域が形成されて
いることを特徴としている第１図（ｉ）は、第１図（ａ
）乃至（ｈ ）に示す構造の集積化ＬＴＱＳ Ｉサイ
リスタの回路的表現である。第１図（ｉ ）中、Ａ及び
Ｋは、夫々ＬＴＳ ｒサイリスタのアノード、カソード
であり、Ｇ１、Ｓｌは主５ＩＰＴのゲート及びソース、
Ｇ２、Ｇ２は増幅用５ＩＰＴのゲート及びソース、Ｄは
主５ＩＰＴと増幅用５ＩＰＴに共通のドレインである。
本発明の集積化ＬＴＱＳＩナイリスタは、ＬＴＳ Ｔサ
イリスタとフォトダーリントン形５ＩＰＴとで構成され
ている。ＬＴＳＩ９イリスタのゲートは、フォトダーリ
ントン形５ＩＰＴを構成する主５ＩＰＴのソースＳ１に
接続されている。フォトダーリントン形ＳＩＰ王は、主
５ＩＰＴと増幅用ｓｒｐ王から構成され、増幅用５ＩＰ
Ｔのソースは主５ＩＰＴのゲートに接続されていて、ド
レインＤは主５ＩＰＴと増幅用５ＩＰＴとで共通である
。
イリスタとフォトダーリントン形５ＩＰＴとで構成され
ている。ＬＴＳＩ９イリスタのゲートは、フォトダーリ
ントン形５ＩＰＴを構成する主５ＩＰＴのソースＳ１に
接続されている。フォトダーリントン形ＳＩＰ王は、主
５ＩＰＴと増幅用ｓｒｐ王から構成され、増幅用５ＩＰ
Ｔのソースは主５ＩＰＴのゲートに接続されていて、ド
レインＤは主５ＩＰＴと増幅用５ＩＰＴとで共通である
。
次に、本発明の集積化ＬＴＱＳ Ｉサイリスタの動作を
簡単に説明する。ＬＴＳｒサイリスタと５ＩＰＴが共に
オフしている状態で、トリガ光パルスがＬＴＳＩサイリ
スタの表面に照射されると、ＬＴＳＩサイリスタの内部
に侵入する光により主にＬＴＳＩサイリスタのｐ＋埋め
込みゲートとｐ＋アノード間のｎ−高抵抗層で電子−正
孔対が励起される。この励起された電子−正孔対のうち
電子は、ｐ１アノードとｎ−高抵抗層（またはｎバッフ
ァ層）間の接合部に形成される第２ベースに蓄積され、
正孔はｐ＋ゲートに蓄積される。ｐ＋ゲートに蓄積され
た正孔によりｐ＋ゲートの電子に対するポテンシャルが
低くなり、それにつれてｐ＋ゲート間のｎ−チャンネル
中に生じるポテンシャルの鞍点部である真のゲート点の
電子に対するポテンシャルも低下し、０＋カソードから
の電子の注入が増加し、同様に第２ベースに蓄積した電
子により第２ベースの正孔に対するポテンシャルが低下
しアノードからの正孔の注入が増加する。注入された電
子及び正孔は、それぞれ第２ベース、ｐ＋ゲートに蓄積
され、第２ベース、真のゲート点の電位障壁は低下し、
さらにキャリアの注入が増加し、遂にはＬＴＩサイリス
タはターン・オンする。−度オン状態になるとトリガ光
パルスが切れてもＬＴＳ Ｉサイリスタは、オン状態を
保つ。
簡単に説明する。ＬＴＳｒサイリスタと５ＩＰＴが共に
オフしている状態で、トリガ光パルスがＬＴＳＩサイリ
スタの表面に照射されると、ＬＴＳＩサイリスタの内部
に侵入する光により主にＬＴＳＩサイリスタのｐ＋埋め
込みゲートとｐ＋アノード間のｎ−高抵抗層で電子−正
孔対が励起される。この励起された電子−正孔対のうち
電子は、ｐ１アノードとｎ−高抵抗層（またはｎバッフ
ァ層）間の接合部に形成される第２ベースに蓄積され、
正孔はｐ＋ゲートに蓄積される。ｐ＋ゲートに蓄積され
た正孔によりｐ＋ゲートの電子に対するポテンシャルが
低くなり、それにつれてｐ＋ゲート間のｎ−チャンネル
中に生じるポテンシャルの鞍点部である真のゲート点の
電子に対するポテンシャルも低下し、０＋カソードから
の電子の注入が増加し、同様に第２ベースに蓄積した電
子により第２ベースの正孔に対するポテンシャルが低下
しアノードからの正孔の注入が増加する。注入された電
子及び正孔は、それぞれ第２ベース、ｐ＋ゲートに蓄積
され、第２ベース、真のゲート点の電位障壁は低下し、
さらにキャリアの注入が増加し、遂にはＬＴＩサイリス
タはターン・オンする。−度オン状態になるとトリガ光
パルスが切れてもＬＴＳ Ｉサイリスタは、オン状態を
保つ。
次に、ダーリントン形５ＩＰＴ中の増幅用５ＩＰＴにク
エンチ光パルスが照射されると、増幅用５ＩＰＴ内部に
侵入した光により増幅用５ＩＰＴがオンし、主５ＩＰＴ
を駆動する。主５ＩＰＴがオンすると、それまでＬＴＳ
Ｉサイリスタのｐ＋ゲートに蓄積していた正孔とアノー
ドから注入される正孔は、主５ｒＰＴを通して吸い出さ
れる。このため、ｐ＋ゲートの電子に対するポテンシャ
ル、真のゲート点の電子に対するポテンシャルが高くな
り、ｎ＋カソードからの電子の注入が阻止される。第２
ベースに蓄積していた電子も、再結合又は、ｐ１アノー
ドへの拡散により減少し、第２ベースの正孔に対するポ
テンシャルが高くなり、ｐ＋アノードからの正孔の注入
も阻止されＬＴＳＩサイリスタは、ターン・オフする。
エンチ光パルスが照射されると、増幅用５ＩＰＴ内部に
侵入した光により増幅用５ＩＰＴがオンし、主５ＩＰＴ
を駆動する。主５ＩＰＴがオンすると、それまでＬＴＳ
Ｉサイリスタのｐ＋ゲートに蓄積していた正孔とアノー
ドから注入される正孔は、主５ｒＰＴを通して吸い出さ
れる。このため、ｐ＋ゲートの電子に対するポテンシャ
ル、真のゲート点の電子に対するポテンシャルが高くな
り、ｎ＋カソードからの電子の注入が阻止される。第２
ベースに蓄積していた電子も、再結合又は、ｐ１アノー
ドへの拡散により減少し、第２ベースの正孔に対するポ
テンシャルが高くなり、ｐ＋アノードからの正孔の注入
も阻止されＬＴＳＩサイリスタは、ターン・オフする。
以上のプロセスで光トリガ・光クエンチが実現される。
次に、本発明の製造方法を説明する。第２図（ａ ）乃
至第２図（ｈ）は本発明のＬＴＱＳ Ｉサイリスタの製
造方法を示す断面図である。第１図＜ａ ＞に示す様に
、基板には例えば抵抗率ｐユ２５０〜５００Ω−ｃｍ、
厚さが３５０ａｍ程麿、面方位（１１１）のｎ−シリコ
ンウエハ２０１を用いる。シリコンウェハの抵抗率とｉ
ざは、製造するＬＴＳＩサイリスタの阻止耐圧により決
まる。次にｎ−シリコンウェハ２０１を酸化後、周知の
方法によりＬＴＳ［サイリスタのｐ＋アノード領域２０
２、ｎ＋分ＩＬＪｉ域直下のｐ 領域２０３、ＬＴＳ
Ｉサイリスタのｐ“ゲート領域２０４．５ＩＰＴのｐ＋
ドレイン領域２０５を形成するためにボロンＢを選択的
に熱拡散させる。ＬＴＳＩサイリスタのｐ＋ゲート領域
２０４の表面不純物濃度Ｎ３、拡散深さＸｊは、ｐ＋ゲ
ート間隔とともにＬＴＳ Ｉサイリスタの特性を決定す
る要素であり、例えばＮ５＝ＩＸ１０” 〜ＩＱ”ａｔ
ｍ／Ｃｍ”、Ｘｊ＝１０〜１５μｍに制御される。ＬＴ
Ｓ Ｉサイリスタのｐ＋アノード領域２０２及びｐ＋領
域２０３の形成は、ＬＴＳ Ｉサイリスタのｐ＋ゲート
領域２０４及び５ＩＰＴのｐ＋ドレイン領域２０５の形
成と同時でも別々に行なってもよい。次に第１図（ｂ
）に示す様に、ＬＴＳ！サイリスタのｐ＋ゲート・ｎ十
カソード間、及び５ＩＰＴ（７）ｎ−チャンネル領域に
相当するｎ−エピタキシャル層２０６を形成する。シリ
コンのエピタキシャル成長は、１１００℃程度の温度で
行イ１うので、ＬＴＳＩサイリスタのｐ＋ゲート領域２
０４及び５ＩＰＴのｐ＋ドレイン領域２０５からエピタ
キシャル成長層への不純物のオートドープが起きる。こ
のため不純物密度の小さいｎ−層を成長させると、エピ
タキシャル成長層がｐ形になり、ｐ＋ゲート領域２０４
のゲート・ゲート間がｐ形領滅でつながってしまいｎ−
チャンネルが形成できない。上記の問題点を解決するた
めにｎ形不純物密度が比較的大きい０層を薄く成長させ
た後にｎ−層を成長させる。例えば、基板のアノード側
の酸化膜２０６を残し四塩過りイ素３ｉ Ｃ１４とキャ
リアガスとして水素Ｈ２、不純物源としてＰＯＣＬ３を
用いた１１００℃での成長で、まず、５ｉＣ１４＋ＰＯ
（１、＋Ｈ２ｔ’１．５分間成長ヲ行ない、不純物密度
ユ２×１０ Ｃｌｌ１ 、厚さ＝１μｍのｎ＠を形成し
た後、５分間Ｈ２を流し反応答中のＰＯＣＬ、をパージ
する。その後、Ｓ＋ Ｃ１４＋ Ｈ２で２７分間成長を
行ない不純物密度＝１〜３Ｘ１０ Ｃ１１ｌ １厚
さユ１０〜２０μｍのｎ−層を成長させる。再び酸化し
た後、第１図（Ｃ）に示す様に周知の方法により酸化１
１１２２０６をマスクとしてＬＴＳＩサイリスタのｎ＋
カソード領１或、ｎ１エミツタ領域２０９．５ＩＰＴの
ｎ＋ゲート領［２１０、ｎ１分離領域２１１．５ＩＰＴ
直下のｎ 領域２１２を形成するためにリンＰを選択的
に熱拡散させる。
至第２図（ｈ）は本発明のＬＴＱＳ Ｉサイリスタの製
造方法を示す断面図である。第１図＜ａ ＞に示す様に
、基板には例えば抵抗率ｐユ２５０〜５００Ω−ｃｍ、
厚さが３５０ａｍ程麿、面方位（１１１）のｎ−シリコ
ンウエハ２０１を用いる。シリコンウェハの抵抗率とｉ
ざは、製造するＬＴＳＩサイリスタの阻止耐圧により決
まる。次にｎ−シリコンウェハ２０１を酸化後、周知の
方法によりＬＴＳ［サイリスタのｐ＋アノード領域２０
２、ｎ＋分ＩＬＪｉ域直下のｐ 領域２０３、ＬＴＳ
Ｉサイリスタのｐ“ゲート領域２０４．５ＩＰＴのｐ＋
ドレイン領域２０５を形成するためにボロンＢを選択的
に熱拡散させる。ＬＴＳＩサイリスタのｐ＋ゲート領域
２０４の表面不純物濃度Ｎ３、拡散深さＸｊは、ｐ＋ゲ
ート間隔とともにＬＴＳ Ｉサイリスタの特性を決定す
る要素であり、例えばＮ５＝ＩＸ１０” 〜ＩＱ”ａｔ
ｍ／Ｃｍ”、Ｘｊ＝１０〜１５μｍに制御される。ＬＴ
Ｓ Ｉサイリスタのｐ＋アノード領域２０２及びｐ＋領
域２０３の形成は、ＬＴＳ Ｉサイリスタのｐ＋ゲート
領域２０４及び５ＩＰＴのｐ＋ドレイン領域２０５の形
成と同時でも別々に行なってもよい。次に第１図（ｂ
）に示す様に、ＬＴＳ！サイリスタのｐ＋ゲート・ｎ十
カソード間、及び５ＩＰＴ（７）ｎ−チャンネル領域に
相当するｎ−エピタキシャル層２０６を形成する。シリ
コンのエピタキシャル成長は、１１００℃程度の温度で
行イ１うので、ＬＴＳＩサイリスタのｐ＋ゲート領域２
０４及び５ＩＰＴのｐ＋ドレイン領域２０５からエピタ
キシャル成長層への不純物のオートドープが起きる。こ
のため不純物密度の小さいｎ−層を成長させると、エピ
タキシャル成長層がｐ形になり、ｐ＋ゲート領域２０４
のゲート・ゲート間がｐ形領滅でつながってしまいｎ−
チャンネルが形成できない。上記の問題点を解決するた
めにｎ形不純物密度が比較的大きい０層を薄く成長させ
た後にｎ−層を成長させる。例えば、基板のアノード側
の酸化膜２０６を残し四塩過りイ素３ｉ Ｃ１４とキャ
リアガスとして水素Ｈ２、不純物源としてＰＯＣＬ３を
用いた１１００℃での成長で、まず、５ｉＣ１４＋ＰＯ
（１、＋Ｈ２ｔ’１．５分間成長ヲ行ない、不純物密度
ユ２×１０ Ｃｌｌ１ 、厚さ＝１μｍのｎ＠を形成し
た後、５分間Ｈ２を流し反応答中のＰＯＣＬ、をパージ
する。その後、Ｓ＋ Ｃ１４＋ Ｈ２で２７分間成長を
行ない不純物密度＝１〜３Ｘ１０ Ｃ１１ｌ １厚
さユ１０〜２０μｍのｎ−層を成長させる。再び酸化し
た後、第１図（Ｃ）に示す様に周知の方法により酸化１
１１２２０６をマスクとしてＬＴＳＩサイリスタのｎ＋
カソード領１或、ｎ１エミツタ領域２０９．５ＩＰＴの
ｎ＋ゲート領［２１０、ｎ１分離領域２１１．５ＩＰＴ
直下のｎ 領域２１２を形成するためにリンＰを選択的
に熱拡散させる。
５ＩＰＴのｎ”ゲート領域の間隔、拡散深さＸ、は５Ｉ
ＰＴの特性により決定される。例えばその拡散深さＸｊ
は３μＩ１１〜７μｍＰｉ！ＩＱである。次に第１図（
ｄ ）に示す様に、５ｔＰＴのｐ“ソース領域２１３を
形成する。ｐ＋ソース領ｌ或２１３の拡散深さＸＪは、
５ｔＰＴの特性上、なるべく浅くかつ高ＩＩＩ ＩＣｉ
でドープされる方がよい。また、薄い拡散層に直接電極
としてアルミを蒸着すると、アルミが拡散層を付き扱け
る可能性が高くなり歩留まりの低下の原因となる。
ＰＴの特性により決定される。例えばその拡散深さＸｊ
は３μＩ１１〜７μｍＰｉ！ＩＱである。次に第１図（
ｄ ）に示す様に、５ｔＰＴのｐ“ソース領域２１３を
形成する。ｐ＋ソース領ｌ或２１３の拡散深さＸＪは、
５ｔＰＴの特性上、なるべく浅くかつ高ＩＩＩ ＩＣｉ
でドープされる方がよい。また、薄い拡散層に直接電極
としてアルミを蒸着すると、アルミが拡散層を付き扱け
る可能性が高くなり歩留まりの低下の原因となる。
この問題点を解決するために、ボロンＢをドーピングし
たＣＶＤポリシリコンを拡散源とするか、ノンドープの
ＣＶＤポリシリコン上からボロンＢを熱拡散することに
よりｐ＋ソース領域２１３を形成し、ＣＶＤポリシリコ
ンｆｆ１３０３を金属電極とｐ＋ソース領域２１３のバ
ッファ層として用いる。例えば、Ｓｉ Ｃｌ ４＋ ｌ
−１２の系で６００℃、１７分間の成長で約３５００Ａ
のノンドープのポリシリコン層を形成できる。
たＣＶＤポリシリコンを拡散源とするか、ノンドープの
ＣＶＤポリシリコン上からボロンＢを熱拡散することに
よりｐ＋ソース領域２１３を形成し、ＣＶＤポリシリコ
ンｆｆ１３０３を金属電極とｐ＋ソース領域２１３のバ
ッファ層として用いる。例えば、Ｓｉ Ｃｌ ４＋ ｌ
−１２の系で６００℃、１７分間の成長で約３５００Ａ
のノンドープのポリシリコン層を形成できる。
その後、１０００℃、２０ ＋１１ｉｎ 、 （７）ホ
ロン’７） デポジション、さらに１１００℃、１５ｍ
１ｎ 、 （７）拡散工程で薄いｐ 領域を形成できる
。その後、周知のマスク工程を経て、プラズマエツチン
グによりポリシリコンをパターンニングする。
ロン’７） デポジション、さらに１１００℃、１５ｍ
１ｎ 、 （７）拡散工程で薄いｐ 領域を形成できる
。その後、周知のマスク工程を経て、プラズマエツチン
グによりポリシリコンをパターンニングする。
次に、ＬＴＳＩサイリスタのｎ カソード領域２０８．
５ＩＰＴのｎ ゲート領域２１０及び０＋分離ｆｆ１１
４２１’１と金属電極とのコンタクトホールをあけた後
、シリコン窒化膜をデポジションする。このシリコン窒
化膜層２１５は、ＬＴＳ［サイリスタのｐ＋ゲート領域
２０４及び５ＩＰＴのｐ ドレイン電極滅２０５に電極
をとり、ＬＴＳ Ｉサイリスタのｐ＋ゲート・ｎ＋カソ
ード間のｎ−Ｂ２１６とＳＩＰ丁（７）Ｉ） ” ’、
ｚ −ス・ｐ＋ドレイン間のｎ−層２１７を分離するた
めのシリコンエツチングのためのマスク材料として用い
る。シリコン窒化膜は、例えば７８０℃、１５ｍ１ｎ
、の成長で約１３００Ａ程度堆積させることができる。
５ＩＰＴのｎ ゲート領域２１０及び０＋分離ｆｆ１１
４２１’１と金属電極とのコンタクトホールをあけた後
、シリコン窒化膜をデポジションする。このシリコン窒
化膜層２１５は、ＬＴＳ［サイリスタのｐ＋ゲート領域
２０４及び５ＩＰＴのｐ ドレイン電極滅２０５に電極
をとり、ＬＴＳ Ｉサイリスタのｐ＋ゲート・ｎ＋カソ
ード間のｎ−Ｂ２１６とＳＩＰ丁（７）Ｉ） ” ’、
ｚ −ス・ｐ＋ドレイン間のｎ−層２１７を分離するた
めのシリコンエツチングのためのマスク材料として用い
る。シリコン窒化膜は、例えば７８０℃、１５ｍ１ｎ
、の成長で約１３００Ａ程度堆積させることができる。
ここで用いるシリコンエツチングのマスク材料の特性と
して要求されるのは、それまでの工程で形成されている
不純物プロファイルを変えない程度の低温で形成できる
ことと、シリコンとのエツチング選択比が大キイコ（！
： テアリ、ＣＶＤＳｎ ０２ 、ＣＶＤ５ｉ０２等も
利用できる。マスク工程後、窒化膜をプラズマエツチン
グでパターンニングし、さらにプラズマエツチングで取
り除いたシリコン窒化膜をエツチングする。その後、シ
リコン窒化膜層３０４をマスクとしてシリコンをエツチ
ングし、第１図（ｅ）に示される様に、ＬＴＳ■サイリ
スタのｐ ゲート領域２０４及び５ｒＰＴのｐ ドレイ
ン領域２０５の一部を露出させる。このシリコンエツチ
ングは、プラズマエツチングまたはケミカルウエットエ
ツヂングで行なわれる。ｐ＋ゲート領域２０４及びｐ＋
ドレイン領域２０５が露出したかどうかは、四探針法に
よる抵抗率の測定、ホットプローブによる導電型判定な
どでもモニターできる。例えば）−ＩＦ ： ＨＮＯ，
： Ｃ１−１３ＣＯＯＩ−１＝１５ ： １００：５の
体積比のエツチング液を使用すると約１０μｍ ７＝ｎ
、のエツチングレートでシリコンがエツチングされる
。シリコンエツチング工程により露出したｐ 領域の表
面不純物密度は、シリコンエツチングの制御性やウェハ
面内のエツチング深さの分布等により、低下している可
能性がある。このことにより金属電極との接触抵抗が大
きくなり、またｐ＋領域２０４．２０５の露出した部分
の抵抗も高くなる。この抵抗の増大は、ＬＴＳＩサイリ
スタのスイッチング特性の低下をまねく。上記の問題点
を解消するため、シリコンエツチング後ｐ＋領［２０４
，２０５の表面露出部分にボロンＢをイオン注入により
拡散する。マスク材料としては、例えばアルミを用いる
。加速電圧５０ｋＶで３×１０” １ｏｎｓ／ ｃｍ
”のボロンＢをイオン注入し、マスクのアルミとシリコ
ン窒化膜ＦＩ２１５を取り除き、９５０℃で２Ｑｍｉｎ
、アニールすることで数Ω／口のシート抵抗が得られる
。又、この工程４．！ ＣＶ Ｄ窒化膜やＣＶＤ５ｎ０
２、ＣＶＤＳｉＯ２をマスクとした熱拡散でも可能であ
る（第２図（ｆ））。次に第２図（ａ）に示す様に電極
としてのアルミを半導体基板の両面に蒸着しパターンニ
ングする。アルミ電極のマスク工程は、ＬＴＳＩサイリ
スタのｐ＋ゲート・ｎ＋カソード間ｎ−［２１６及び５
ＩＰＴのｐ＋ソース・ｐ＋ドレイン間ｎ”−ＦＩ２１７
の厚みが比較的小さく、又、５ＩＰＴのアルミ電極パタ
ーンの間隔が比較的広ければ、１回で行なえる。
して要求されるのは、それまでの工程で形成されている
不純物プロファイルを変えない程度の低温で形成できる
ことと、シリコンとのエツチング選択比が大キイコ（！
： テアリ、ＣＶＤＳｎ ０２ 、ＣＶＤ５ｉ０２等も
利用できる。マスク工程後、窒化膜をプラズマエツチン
グでパターンニングし、さらにプラズマエツチングで取
り除いたシリコン窒化膜をエツチングする。その後、シ
リコン窒化膜層３０４をマスクとしてシリコンをエツチ
ングし、第１図（ｅ）に示される様に、ＬＴＳ■サイリ
スタのｐ ゲート領域２０４及び５ｒＰＴのｐ ドレイ
ン領域２０５の一部を露出させる。このシリコンエツチ
ングは、プラズマエツチングまたはケミカルウエットエ
ツヂングで行なわれる。ｐ＋ゲート領域２０４及びｐ＋
ドレイン領域２０５が露出したかどうかは、四探針法に
よる抵抗率の測定、ホットプローブによる導電型判定な
どでもモニターできる。例えば）−ＩＦ ： ＨＮＯ，
： Ｃ１−１３ＣＯＯＩ−１＝１５ ： １００：５の
体積比のエツチング液を使用すると約１０μｍ ７＝ｎ
、のエツチングレートでシリコンがエツチングされる
。シリコンエツチング工程により露出したｐ 領域の表
面不純物密度は、シリコンエツチングの制御性やウェハ
面内のエツチング深さの分布等により、低下している可
能性がある。このことにより金属電極との接触抵抗が大
きくなり、またｐ＋領域２０４．２０５の露出した部分
の抵抗も高くなる。この抵抗の増大は、ＬＴＳＩサイリ
スタのスイッチング特性の低下をまねく。上記の問題点
を解消するため、シリコンエツチング後ｐ＋領［２０４
，２０５の表面露出部分にボロンＢをイオン注入により
拡散する。マスク材料としては、例えばアルミを用いる
。加速電圧５０ｋＶで３×１０” １ｏｎｓ／ ｃｍ
”のボロンＢをイオン注入し、マスクのアルミとシリコ
ン窒化膜ＦＩ２１５を取り除き、９５０℃で２Ｑｍｉｎ
、アニールすることで数Ω／口のシート抵抗が得られる
。又、この工程４．！ ＣＶ Ｄ窒化膜やＣＶＤ５ｎ０
２、ＣＶＤＳｉＯ２をマスクとした熱拡散でも可能であ
る（第２図（ｆ））。次に第２図（ａ）に示す様に電極
としてのアルミを半導体基板の両面に蒸着しパターンニ
ングする。アルミ電極のマスク工程は、ＬＴＳＩサイリ
スタのｐ＋ゲート・ｎ＋カソード間ｎ−［２１６及び５
ＩＰＴのｐ＋ソース・ｐ＋ドレイン間ｎ”−ＦＩ２１７
の厚みが比較的小さく、又、５ＩＰＴのアルミ電極パタ
ーンの間隔が比較的広ければ、１回で行なえる。
しかし、ＬＴＳＩサイリスタのｐ＋ゲート・ｎ１力ソー
ド間のｎ−層２１６及び５ＩＰＴのｐ÷ソース・ｐ＋ド
レイン間のｎ−層２１７の厚みが大きい場合や、５ＩＰ
Ｔのアルミ電極パターンが細く、間隔が狭い場合には、
ＬＴＳ Ｉサイリスタのカソード？ｔ２［１２２０，５
ＩＰＴのソース電極２２２、ゲート電極２２３、ｎ＋分
離領域−Ｆの電極２２６のパターンニングとＬＴＳＩサ
イリスタのゲート電極２２１．５ＩＰＴのドレイン電極
２２４のパターンニングを別に行なう方がよい。又、大
゛眉流の流れるＬＴＳ（サイリスタの電極を厚くして、
微細パターンの５ｆＰＴの電極を簿くする方法もある。
ド間のｎ−層２１６及び５ＩＰＴのｐ÷ソース・ｐ＋ド
レイン間のｎ−層２１７の厚みが大きい場合や、５ＩＰ
Ｔのアルミ電極パターンが細く、間隔が狭い場合には、
ＬＴＳ Ｉサイリスタのカソード？ｔ２［１２２０，５
ＩＰＴのソース電極２２２、ゲート電極２２３、ｎ＋分
離領域−Ｆの電極２２６のパターンニングとＬＴＳＩサ
イリスタのゲート電極２２１．５ＩＰＴのドレイン電極
２２４のパターンニングを別に行なう方がよい。又、大
゛眉流の流れるＬＴＳ（サイリスタの電極を厚くして、
微細パターンの５ｆＰＴの電極を簿くする方法もある。
この場合には、アルミの蒸着を２回に分けて行なう。さ
らに、アルミ電極のマスク工程の前に、シリコンエツチ
ングした部分をレジスト材料やＣｖＤＳ＋ Ｏ２膜、ポ
リイミド系樹脂等で埋めて平坦にすることで、より微細
な５ＩＰＴの電極もパターンニングできる。次に、第２
図（ｈ）に示す様に層間絶縁膜２２７を挾んで第２層の
電極２２８の配線を行なう。居間絶縁膜としては、ＣＶ
Ｄ Ｓ ！ ０２ 、ポリイミド系樹脂等を用いる、
、層間絶縁１１１２２２７を堆積または塗付した後、各
電極の一部を露出するためにパターンニングして、次に
第２層のアルミを蒸着する。増幅用５ＩＰＴのソースと
主５ＩＰＴのゲート、主５ｒＰＴのソースとＬＴＳＩサ
イリスタのゲートを配線するためのパターンニングを行
なう。
らに、アルミ電極のマスク工程の前に、シリコンエツチ
ングした部分をレジスト材料やＣｖＤＳ＋ Ｏ２膜、ポ
リイミド系樹脂等で埋めて平坦にすることで、より微細
な５ＩＰＴの電極もパターンニングできる。次に、第２
図（ｈ）に示す様に層間絶縁膜２２７を挾んで第２層の
電極２２８の配線を行なう。居間絶縁膜としては、ＣＶ
Ｄ Ｓ ！ ０２ 、ポリイミド系樹脂等を用いる、
、層間絶縁１１１２２２７を堆積または塗付した後、各
電極の一部を露出するためにパターンニングして、次に
第２層のアルミを蒸着する。増幅用５ＩＰＴのソースと
主５ＩＰＴのゲート、主５ｒＰＴのソースとＬＴＳＩサ
イリスタのゲートを配線するためのパターンニングを行
なう。
以上の製造方法によれば１２回のマスク工程と比較的容
易なプロセス技術で第１図（ａ ）の構造の集積化ＬＴ
ＱＳＩサイリスタが実現できる。
易なプロセス技術で第１図（ａ ）の構造の集積化ＬＴ
ＱＳＩサイリスタが実現できる。
次に、第１図（Ｃ）に示す構造の本発明の集積化ＬＴＱ
Ｓ ［サイリスタの製造方法について説明する。この構
造では、アノード側には一様にｐ＋拡散を行なえばよい
から、ＬＴＳ Ｉサイリスタのｐ＋アノード領域、ｐ１
ゲート領域及び５ＩＰＴのｐ＋ドレイン領域を形成する
ためのボロンＢ拡散前のマスク工程は、アノード側に対
しては不用である。又、ｎ十エミッタ領域を形成する必
要もないので、ＬＴＳＩサイリスタのｐ十カソード領域
、５ＩＰＴのｎ＋ゲート領域及びｎ＋分離領域を形成す
るだめのリンＰ拡散前のマスク工程もアノード側に対し
ては不用である。他の工程は、第２図で説明した工程と
同様である。この工程では、マスク工程を２回減らすこ
とができる。
Ｓ ［サイリスタの製造方法について説明する。この構
造では、アノード側には一様にｐ＋拡散を行なえばよい
から、ＬＴＳ Ｉサイリスタのｐ＋アノード領域、ｐ１
ゲート領域及び５ＩＰＴのｐ＋ドレイン領域を形成する
ためのボロンＢ拡散前のマスク工程は、アノード側に対
しては不用である。又、ｎ十エミッタ領域を形成する必
要もないので、ＬＴＳＩサイリスタのｐ十カソード領域
、５ＩＰＴのｎ＋ゲート領域及びｎ＋分離領域を形成す
るだめのリンＰ拡散前のマスク工程もアノード側に対し
ては不用である。他の工程は、第２図で説明した工程と
同様である。この工程では、マスク工程を２回減らすこ
とができる。
次に、第１図（ｄ ）に示す構造の本発明の集積化ＬＴ
ＱＳ Ｉサイリスタの製造方法について説明する。ｎバ
ッファ層１８１形成のためにｐ“アノード拡散の前に、
ボロンＢのデポジションまたはイオン注入、拡散を行な
う。その後の工程は第１図（ｂ）の構造の製造工程と同
じである。また、ｊｌ −Ｊｔ板にｎバッファ層を形成
した後、その上にｐ 基板をはり合せて熱処理して接着
し、機械的にｐ＋基板を薄く削りｐ＋アノード領域を形
成する方法もある。。
ＱＳ Ｉサイリスタの製造方法について説明する。ｎバ
ッファ層１８１形成のためにｐ“アノード拡散の前に、
ボロンＢのデポジションまたはイオン注入、拡散を行な
う。その後の工程は第１図（ｂ）の構造の製造工程と同
じである。また、ｊｌ −Ｊｔ板にｎバッファ層を形成
した後、その上にｐ 基板をはり合せて熱処理して接着
し、機械的にｐ＋基板を薄く削りｐ＋アノード領域を形
成する方法もある。。
次に第１図（ｅ ）に示す構造の本発明の集積化ＬＴＱ
ＳＩサイリスタの製造方法について説明する。第１図（
ｆ３）の構造の製造方法は、アノード拡散マスクとｎ＋
エミッタ拡散マスクの形状が違うだけで、第２図で説明
した方法と同じである。
ＳＩサイリスタの製造方法について説明する。第１図（
ｆ３）の構造の製造方法は、アノード拡散マスクとｎ＋
エミッタ拡散マスクの形状が違うだけで、第２図で説明
した方法と同じである。
次に、第１図（「）に示す構造の本発明の集積化ＬＴＱ
Ｓ Ｉサイリスタの製造方法について説明する。第１図
（ｆ）の構造の製造方法においては、ｎ＋領域１８２の
拡散深さは、ｎ＋カソード領域や５ＩＰＴのｎ＋ゲート
領域の拡散深さよりも深いため、ｎ＋領域１８２の拡散
と０＋カソード領域や５ＩＰＴのｎ＋ゲート領域の拡散
を別に行なう必要がある。ｐ型不純物としてボロン３．
ｎ型不純物としてリンＰを使用する場合には、ボロンＢ
の拡散係数がリンＰの拡散係数よりも小さいことを考慮
して、はじめにｐ＋アノード領域、ｐ＋ゲート領域及び
ｐ＋ドレイン領域を形成するためのボロンＢの拡散を行
ない、次に、０＋領域１８２形成のためのリンＰの拡散
を行なう。次のｎ−層エピタキシャル成長の工程以降は
、第１図（Ｃ）の構造の′Ｉ！Ａ造方法上方法である。
Ｓ Ｉサイリスタの製造方法について説明する。第１図
（ｆ）の構造の製造方法においては、ｎ＋領域１８２の
拡散深さは、ｎ＋カソード領域や５ＩＰＴのｎ＋ゲート
領域の拡散深さよりも深いため、ｎ＋領域１８２の拡散
と０＋カソード領域や５ＩＰＴのｎ＋ゲート領域の拡散
を別に行なう必要がある。ｐ型不純物としてボロン３．
ｎ型不純物としてリンＰを使用する場合には、ボロンＢ
の拡散係数がリンＰの拡散係数よりも小さいことを考慮
して、はじめにｐ＋アノード領域、ｐ＋ゲート領域及び
ｐ＋ドレイン領域を形成するためのボロンＢの拡散を行
ない、次に、０＋領域１８２形成のためのリンＰの拡散
を行なう。次のｎ−層エピタキシャル成長の工程以降は
、第１図（Ｃ）の構造の′Ｉ！Ａ造方法上方法である。
次に、第１図（ｑ）に示す構造の本発明の集積化ＬＴＱ
ＳＩサイリスタの製造方法について説明する。第１図（
Ｑ ）の構造の製造方法では、はじめに、ｎバッフ７層
形成のためのリンＰの拡散を行なう。以後は、第１図（
ｆ）の構造の製造方法と同じである。
ＳＩサイリスタの製造方法について説明する。第１図（
Ｑ ）の構造の製造方法では、はじめに、ｎバッフ７層
形成のためのリンＰの拡散を行なう。以後は、第１図（
ｆ）の構造の製造方法と同じである。
次に、第１図＜ｈ）に示す構造の本発明の集積化ＬＴＱ
Ｓ Ｉサイリスタの製造方法について説明する。第１図
（ｈ）の構造の製造方法は、アノード拡散マスクとｎエ
ミッタ拡散マスクの形状の違いだけで、第２図で説明し
た！）Ｊ遣方法と同じである。
Ｓ Ｉサイリスタの製造方法について説明する。第１図
（ｈ）の構造の製造方法は、アノード拡散マスクとｎエ
ミッタ拡散マスクの形状の違いだけで、第２図で説明し
た！）Ｊ遣方法と同じである。
以上に述べた本発明の集積化ＬＴＱＳＩザイリスタの製
造方法に＆３いて、ターン・オフ時のティルミ流の低減
、ターン・オフゲインの向上のために、ＬＴＳＩサイリ
スタの第２ベース領域に金、白金等の重金属の拡散やプ
ロトン、電子線、γ線、β線等の放射線等を照射するこ
とも有効である。
造方法に＆３いて、ターン・オフ時のティルミ流の低減
、ターン・オフゲインの向上のために、ＬＴＳＩサイリ
スタの第２ベース領域に金、白金等の重金属の拡散やプ
ロトン、電子線、γ線、β線等の放射線等を照射するこ
とも有効である。
本発明による集積化光トリガ・光クエンチ静電誘導サイ
リスタでは、光クエンチ動作時のティルミ流を減らすこ
とができるためターン・オフゲインＧ。任を高くするこ
とができる。
リスタでは、光クエンチ動作時のティルミ流を減らすこ
とができるためターン・オフゲインＧ。任を高くするこ
とができる。
従って光クエンヂ用の５ＩＰＴもしくは５ＩＰＴダ一リ
ントン回路部分の占有する面積はチップ面積全体に対し
て約１ ／ Ｇ ｏｊ＋とすることができる。例えば、
１００△を光クエン升する際はＩ（ｘｏ、、＝１０△、
Ｇ 、、、 ＝ １０として、ホトダーリントンの主５
ＩＰＴ及び補助５ＩＰＴの占有面積は光トリガ３１９イ
リスタ部分の面積の約１１％でよい。１００Ａ級素子で
チップ全体の面積は約１８１φ程度である。もちろんタ
ーン・オフゲインを２〜３程度と設定することによって
５ＩＰＴ部分の面積を大きく設計して、より高速動作を
実現することもできる。
ントン回路部分の占有する面積はチップ面積全体に対し
て約１ ／ Ｇ ｏｊ＋とすることができる。例えば、
１００△を光クエン升する際はＩ（ｘｏ、、＝１０△、
Ｇ 、、、 ＝ １０として、ホトダーリントンの主５
ＩＰＴ及び補助５ＩＰＴの占有面積は光トリガ３１９イ
リスタ部分の面積の約１１％でよい。１００Ａ級素子で
チップ全体の面積は約１８１φ程度である。もちろんタ
ーン・オフゲインを２〜３程度と設定することによって
５ＩＰＴ部分の面積を大きく設計して、より高速動作を
実現することもできる。
従って、光クエンチ用５ＩＰＴもしくは５ＩＰＴダーリ
ントンの占有面積は光トリガＳｔサイリスタに比べ小さ
く設計することができるわけである。
ントンの占有面積は光トリガＳｔサイリスタに比べ小さ
く設計することができるわけである。
光トリガパルス（ＬＴ）及び光クエンチパルス（ＬＱ）
については、それぞれ光トリガＳＩサイリスタ及び５Ｉ
ＰＴの分光感度ピークを与える波長λγ、λ。の近傍の
光源を選、Ｓことが望ましい。例えばλＱニア８０ｎｍ
１λＴ≧９５Ｑｎｍ程度である。あるいλＱとλ□の中
間域にカット域を右づるフィルタを５ＩＰＴ部分の上部
に装着してもよい。
については、それぞれ光トリガＳＩサイリスタ及び５Ｉ
ＰＴの分光感度ピークを与える波長λγ、λ。の近傍の
光源を選、Ｓことが望ましい。例えばλＱニア８０ｎｍ
１λＴ≧９５Ｑｎｍ程度である。あるいλＱとλ□の中
間域にカット域を右づるフィルタを５ＩＰＴ部分の上部
に装着してもよい。
（発明の効果）
以上説明した本発明の実施例のうち、もつとも基本的な
部分であるところの第１図（ａ ）乃至第１図（ｂ ’
）に示す実施例の構造の集積化ＬＴＱＳ Ｉサイリスタ
の特性例を説明する。最大順方向阻止電圧１０００Ｖ、
平均順Ｔｉ流１０Ａ級の素子を作成した。、ＬＴＳＩサ
イリスタの面積は５．３４Ｘ３．９２１ｎｌｌｌ”、マ
スク上での単位チャンネル長さは３０４μｍ１チヤンネ
ル数は７７７、ｐ＋ゲート間距離は２９μｍ 、 ｐ
＋ゲートの拡散窓の幅は５μｍ、入射光に対する開く目
串は３３．２％である。一方、クエンチ用フォトダーリ
ントン形５ＩＰＴ中の主５ＩＰＴの面積は、２．１６Ｘ
３．５６１１１１ｎ”、単位ソース長さは１２１９μｍ
１ソース数は１７４、ｎ＋ゲート間距離は１０μｉｔ、
ｎ＋ゲート１広敗窓の幅は１５μｌ、入射光に対する開
口率は１９．８％である。又、増幅用５ＩＰＴの面積は
０．５３Ｘ１．６８！１１１１１”、単位ソース長は１
２８１．５μｍ、ソース数は２１、ｎ＋ゲート間距離は
１０μｍ、ｎ＋ゲート拡散窓の幅は１５μｍ、入射光に
対する開口率は３９．５％である。第３図に本発明によ
り試作された集積化しＴＱＳ Ｉサイリスタの静特性の
写真を示す。第３図（ａ ）は、ＬＴＳ Ｉサイリスタ
の順方向阻止特性を丞す写真である。 ノーマリオン形
の特性で、ゲートバイアス電圧ＶＧに一−３Ｖでアノー
ド電圧■＾に−ｉ ｏｏｏｖを阻止している。電圧増幅
率μ’、３３０である。第３図（ｂ）及び（Ｃ）は、ク
エンチ用フォトダーリントン形ｐチャンネル５ＩＰＴの
うちの主５ＩＰＴのドレイン電流ｌＤ−ドレイン電圧Ｖ
Ｄ特性を示す写真である。この素子の面積は２．１６Ｘ
１．７８ｍｍ２である。第３図（ｂ）は、低電流領域で
の１．−Ｖ、特性の写真であり、第３図（ｃ）は、大電
流ｌ１ｌＶｉでの１ｏＶｏ特性の写真である。ゲートバ
イアス電圧Ｖ、５−ＯＶで約５０Ｖを阻止している。又
、ゲート電流ｆＬＪ−−５０ｍＡで１．−−６００ｍＡ
を流すことができる。第３図（ｄ ）、＜ｅ ＞は、ク
エンチ用フォトダーリントン形ｐチャンネル５ＩＰＴの
うちの増幅用５ＩＰＴのドレイン電流■ｐ−ドレイン電
圧■。特性の写真である。第３図（ｄ）は、低電流ｆｌ
ｉ域での■。−Ｖ、特性の写真であり、第３図（ｅ ）
は、大電流領域での１２−ＶＤ特性の写真である。ゲー
トバイアス電圧ＶＧＳ−ＯＶでＶ。５−−２０ＶＳＶ、
ｓ＝＋５．０ＶでＶ −−１２０Ｖｌｆｌ止Ｌｒい
るｓ 。また、Ｉ（、＝−５０ｍＡで１ 、＝−３００ｍＡを
流すことができる。第３図（ｆ）は本発明により試作さ
れた１００ＯＶ−１０Ａクラスの集積化ＬＴＱＳ Ｉサ
イリスタの光スイツチング波形の写真である。光源には
、波長７８０ ｎｍ、立ち上がり時間１２ｎＳのＧａ
Ａｓ ＬＥＤを使用した。第３図（ｆ）中ＶＡにはアノ
ード雷圧波形、Ｉ ＡＫはアノード電流波形、ＬＴはト
リガ光パルスの電圧波形、ＬＱはクエンチ光パルスの電
流波形であり、トリガ光はＬＴＳＩサイリスタに、クエ
ンチ光は増幅用５ＴＰＴに照射されている。第４図は、
光クエンチ動作時の、ターン・オフ時間、ターン・オフ
ゲート電流、ターン・オフゲインのアノード電流■＾に
依存性である。■八に＝５００Ｖ、Ｉ ＡＫ＝８．８Ａ
が２０μｓｅＣ以下でオフしている。この時のターン・
オフゲインはっである。第５図は、５ＩＰＴ、ＬＴＳ
ｌサイリスタ、ゲート・アノード間ダイオードの分光感
度特性である。５ＩＰＴは７７５ ｎｍの波長でピーク
感度を持ち、ＬＴＳ■サイリスタは９５０ｎｍにピーク
感度波長を持つ。従って、トリガ光源としては７７ Ｓ
ｎｌｌ付近の波長の光、クエンチ光源としては９５０
ｎｍ付近の波長の光が有効である。ＬＴＳ ｌサイリス
タ及び５ＩＰＴ上に波長カットフィルタを′ｌＡ着する
ことで、トリガ光が５ＩＰＴに及ぼす影響、クエンチ光
がＬＴＳＩサイリスタのトリガ光として働く効果を抑え
ることができる。
部分であるところの第１図（ａ ）乃至第１図（ｂ ’
）に示す実施例の構造の集積化ＬＴＱＳ Ｉサイリスタ
の特性例を説明する。最大順方向阻止電圧１０００Ｖ、
平均順Ｔｉ流１０Ａ級の素子を作成した。、ＬＴＳＩサ
イリスタの面積は５．３４Ｘ３．９２１ｎｌｌｌ”、マ
スク上での単位チャンネル長さは３０４μｍ１チヤンネ
ル数は７７７、ｐ＋ゲート間距離は２９μｍ 、 ｐ
＋ゲートの拡散窓の幅は５μｍ、入射光に対する開く目
串は３３．２％である。一方、クエンチ用フォトダーリ
ントン形５ＩＰＴ中の主５ＩＰＴの面積は、２．１６Ｘ
３．５６１１１１ｎ”、単位ソース長さは１２１９μｍ
１ソース数は１７４、ｎ＋ゲート間距離は１０μｉｔ、
ｎ＋ゲート１広敗窓の幅は１５μｌ、入射光に対する開
口率は１９．８％である。又、増幅用５ＩＰＴの面積は
０．５３Ｘ１．６８！１１１１１”、単位ソース長は１
２８１．５μｍ、ソース数は２１、ｎ＋ゲート間距離は
１０μｍ、ｎ＋ゲート拡散窓の幅は１５μｍ、入射光に
対する開口率は３９．５％である。第３図に本発明によ
り試作された集積化しＴＱＳ Ｉサイリスタの静特性の
写真を示す。第３図（ａ ）は、ＬＴＳ Ｉサイリスタ
の順方向阻止特性を丞す写真である。 ノーマリオン形
の特性で、ゲートバイアス電圧ＶＧに一−３Ｖでアノー
ド電圧■＾に−ｉ ｏｏｏｖを阻止している。電圧増幅
率μ’、３３０である。第３図（ｂ）及び（Ｃ）は、ク
エンチ用フォトダーリントン形ｐチャンネル５ＩＰＴの
うちの主５ＩＰＴのドレイン電流ｌＤ−ドレイン電圧Ｖ
Ｄ特性を示す写真である。この素子の面積は２．１６Ｘ
１．７８ｍｍ２である。第３図（ｂ）は、低電流領域で
の１．−Ｖ、特性の写真であり、第３図（ｃ）は、大電
流ｌ１ｌＶｉでの１ｏＶｏ特性の写真である。ゲートバ
イアス電圧Ｖ、５−ＯＶで約５０Ｖを阻止している。又
、ゲート電流ｆＬＪ−−５０ｍＡで１．−−６００ｍＡ
を流すことができる。第３図（ｄ ）、＜ｅ ＞は、ク
エンチ用フォトダーリントン形ｐチャンネル５ＩＰＴの
うちの増幅用５ＩＰＴのドレイン電流■ｐ−ドレイン電
圧■。特性の写真である。第３図（ｄ）は、低電流ｆｌ
ｉ域での■。−Ｖ、特性の写真であり、第３図（ｅ ）
は、大電流領域での１２−ＶＤ特性の写真である。ゲー
トバイアス電圧ＶＧＳ−ＯＶでＶ。５−−２０ＶＳＶ、
ｓ＝＋５．０ＶでＶ −−１２０Ｖｌｆｌ止Ｌｒい
るｓ 。また、Ｉ（、＝−５０ｍＡで１ 、＝−３００ｍＡを
流すことができる。第３図（ｆ）は本発明により試作さ
れた１００ＯＶ−１０Ａクラスの集積化ＬＴＱＳ Ｉサ
イリスタの光スイツチング波形の写真である。光源には
、波長７８０ ｎｍ、立ち上がり時間１２ｎＳのＧａ
Ａｓ ＬＥＤを使用した。第３図（ｆ）中ＶＡにはアノ
ード雷圧波形、Ｉ ＡＫはアノード電流波形、ＬＴはト
リガ光パルスの電圧波形、ＬＱはクエンチ光パルスの電
流波形であり、トリガ光はＬＴＳＩサイリスタに、クエ
ンチ光は増幅用５ＴＰＴに照射されている。第４図は、
光クエンチ動作時の、ターン・オフ時間、ターン・オフ
ゲート電流、ターン・オフゲインのアノード電流■＾に
依存性である。■八に＝５００Ｖ、Ｉ ＡＫ＝８．８Ａ
が２０μｓｅＣ以下でオフしている。この時のターン・
オフゲインはっである。第５図は、５ＩＰＴ、ＬＴＳ
ｌサイリスタ、ゲート・アノード間ダイオードの分光感
度特性である。５ＩＰＴは７７５ ｎｍの波長でピーク
感度を持ち、ＬＴＳ■サイリスタは９５０ｎｍにピーク
感度波長を持つ。従って、トリガ光源としては７７ Ｓ
ｎｌｌ付近の波長の光、クエンチ光源としては９５０
ｎｍ付近の波長の光が有効である。ＬＴＳ ｌサイリス
タ及び５ＩＰＴ上に波長カットフィルタを′ｌＡ着する
ことで、トリガ光が５ＩＰＴに及ぼす影響、クエンチ光
がＬＴＳＩサイリスタのトリガ光として働く効果を抑え
ることができる。
本構造の集積化ＬＴＱＳＩサイリスタでは、直径２０ｍ
Ｉｎ以下の素子面積で耐圧１６００Ｖ−平均順電流１０
０Ａ級の素子も容易に実現することができる。
Ｉｎ以下の素子面積で耐圧１６００Ｖ−平均順電流１０
０Ａ級の素子も容易に実現することができる。
第１図（ａ ）乃至第１図（ｈ）は本発明の集積化ＬＴ
ＱＳ ｌサイリスタの構造の実施例を示す断面図又は表
面図、第１図（ｉ）は本発明の集積化ＬＴＱＳ ｌサイ
リスタの回路的表現、第２図（ａ ）乃至（ｈ）は本発
明の集積化ＬＴＱＳＩサイリスタの製造方法の実施例を
示す断面図、第３図（ａ ）は本発明により試作された
集積化ＬＴＱＳ ｌサイリスタのＬＴＳ Ｔサイ１２９
部分の順方向ブロッキング特性の写真、第３図（ｂ ）
及び（Ｃ）は集積化された主５ＩＰＴの静特性の写真、
第３図（ｄ ）及び（ｅ）は集積化された増幅用５ＩＰ
Ｔの静特性の写真、第３図（ｆ）は本発明により試作さ
れた１０００Ｖ−１０Ａクラスの集積上ＬＴＱＳＩサイ
リスタの光スイツチング波形の写真、第４図は本発明に
より試作された１０００Ｖ−１０Ａクラスの集積化ＬＴ
ＱＳ ｌサイリスタのターン・オフ時間、ターン・オフ
ゲート電流、ターン・オフゲインとアノード電流との関
係、第５図は本発明により試作された集積化ＬＴＱＳ
Ｔサイリスタの各部の分光感度特性を示す図である。 １０１．２０８ ・ｎ＋カソード領域、１０２．１０３
．１１２．１２２．２０７．２１６．２１７．２１８−
ｎ−高抵抗領域、１０４．２０２・・・ｐ＋アノード領
域、１０５．２０９・・・ｎ＋エミッタ領域、１０６．
２０４・・・ｐ＋ゲート領域、１０７．１７１．２２０
・・・カソード電極、１０８．２２５・・・アノード電
極、１０９．１７２．２２１・・・ＬＴＳ ｌサイリス
タのゲート電極、１１１．１２１．２１３・・・ｐ ソ
ース領域、１１３．２０５・・・ｐ ドレイン領域、１
１４．１２４．２１０・・・ｎ＋ゲート領域、１１５．
２１４・・・ｐ＋ソースポリシリコンｌｉ’ｆＪ、１１
６．１２６．１７３．１７６．２２２・・・ソース電極
、１１７．２２４・・・ドレイン電極、１１８．１２８
．１７４．１７７．２２３・・・ＳＩ’ＰＴのゲート電
極、１３１．２１１・・・ｎ 分離拡散領域、１３２．
２２６・・・金属電極、１４１．２２７・・・居間絶縁
層、１４２．１４３．１７８．１７９．２２８・・・第
二層金属配線、１５１．１８２．２１２−ｎ＋拡散領域
、１５２．２０３−ｐ ”拡散領域、１８１・・・ｎバ
ッファ層、２０１・・・ｎ″″″基板０６・・・Ｓｉ０
．２１５・・・シリコン窒化膜、２１９・・・アルミ
マスク 図面の浄＝（＋ ”ｊ’ｌ’：’に変更なし）結３図 図面の浄さく＋’−；古に変更なし） ＶＣ）Ｓ（Ｖ） ｏｓ く Ｌ２ ） 第３図 図面の浄ｔ７（内容；二変史なしン ＜Ｃ） 館 ３ 図 Ｎ面の浄書（内容に変更なし） ＶＧＳ（Ｖ） ｏｓ （（ｉ） 町３図 ：１Ｉｉｌの１）１′心ＩＩ；′語ニー３ρなし；（ｅ
） １：Ｌノ’ｌ’ｔ’＋’（ｌ’＋’、−ｊ ：＝ 、−
’−’ｒｆｗ’ Ｌ ：（、＋） 手 続 補 正 占 （方式）
１号 ２、発明の名称 集積化光トリガ・光クエンチ静電誘導
サイリスタ及びその製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 宮城県仙台市川内（番地なし）、本願明細書第
４１頁第７行乃至第４２頁第１７行記載の「第３図・・
・ある。」を次の通り補正する。 ［第３図は、本発明により試作された集積化しＴＱＳ
ｒサイリスタの静特性を示すオシロ波形の写真である。 第３図（ａ ）は、ＬＴＳＩサイリスタの順方向阻止特
性を示すオシロ波形の写真である。ノーマリオン形の特
性で、ゲートバイアス電圧Ｖ −−３Ｖでアノ−ｑ
に ド電圧ｖＡＫ＝１０００■を阻止している。 電圧増幅率μｍ３３０である。第３図＜ｂ＞及び（Ｃ）
は、クエンチ用フォトダーリントン形ｐチャンネル５Ｉ
ＰＴのうちの主５ＩＰＴのドレイン電流ＩＤ−ドレイン
電圧Ｖ、特性を示すオシロ波形の写真である。この素子
の面積は２．１６Ｘ１゜７８１１Ｉｌｌ である。第
３図（ｂ）は、低電流領域でのＩ、−Ｖ。特性を示すオ
シロ波形の写真であり、第３図（Ｃ）は、大電流領域で
のｒ 、−ｖ、特性を示すオシロ波形の写真である。ゲ
ートバイアス電圧■。、＝ＯＶで約５０Ｖを阻止してい
る。又、ゲート電流ｒＧ＝−５０ｍ ＡでＩ、＝−６０
０ｍＡを流すことができる。第３図（ｄ）、（ｅ）は、
クエンチ用フォトダーリントン形ｐチャンネル５ＩＰＴ
のうちの増幅用５ＩＰＴのドレイン電流■、−ドレイン
電圧ＶＤ特性を示すオシロ波形の写真である。第３図（
ｄ ）は、低電流領域でのｒ 、−ｖ、特性を示すオシ
ロ波形の写真であり、第３図（ｅ）は、大電流領域での
ｔ −Ｖ。特性をホロ すオシロ波形の写真である。ゲートバイアス電圧ＶＧＳ
−ＯＶでＶ ｏｓ−−２０Ｖ１ＶＧｓ−＋５．０ＶでＶ
、５＝−１２０Ｖを阻止している。また、Ｉ、−−５０
ｍＡでＩｏ−一３０（ＭＡを流すことができる。第３図
（ｆ）は本発明により試作された１０００Ｖ−１０Ａク
ラスの集積化ＬＴＱＳ Ｉサイリスタの光スイツチング
波形を示すオシロ波形の写真である。」 ２、開山第４４頁第１２行乃至第２０行記載の「第３図
・・・写真、」を次の通り補正する。 ［第３図（ａ ）は本発明により試作された集積化ＬＴ
ＱＳＩサイリスタのＬＴＳ Ｉサイ９２９部分の順方向
ブロッキング特性を示すオシロ波形の写真、第３図（ｂ
）及び（Ｃ）は集積化された主５ＩＰＴの静特性を示す
オシロ波形の写真、１１３図（ｄ ＞及び（ｅ ）は集
積化された増幅用５ＩＰＴの静特性を示すオシロ波形の
写真、第３図（「）は本発明により試作された１０００
Ｖ−１０Ａクラスの集積化ＬＴＱＳ Ｉサイリスタの光
スイツチング波形を示すオシロ波形の写真、」 ３、図面第３図（ａ ）乃至（ｆ ）を添付図面の如く
補正する。
ＱＳ ｌサイリスタの構造の実施例を示す断面図又は表
面図、第１図（ｉ）は本発明の集積化ＬＴＱＳ ｌサイ
リスタの回路的表現、第２図（ａ ）乃至（ｈ）は本発
明の集積化ＬＴＱＳＩサイリスタの製造方法の実施例を
示す断面図、第３図（ａ ）は本発明により試作された
集積化ＬＴＱＳ ｌサイリスタのＬＴＳ Ｔサイ１２９
部分の順方向ブロッキング特性の写真、第３図（ｂ ）
及び（Ｃ）は集積化された主５ＩＰＴの静特性の写真、
第３図（ｄ ）及び（ｅ）は集積化された増幅用５ＩＰ
Ｔの静特性の写真、第３図（ｆ）は本発明により試作さ
れた１０００Ｖ−１０Ａクラスの集積上ＬＴＱＳＩサイ
リスタの光スイツチング波形の写真、第４図は本発明に
より試作された１０００Ｖ−１０Ａクラスの集積化ＬＴ
ＱＳ ｌサイリスタのターン・オフ時間、ターン・オフ
ゲート電流、ターン・オフゲインとアノード電流との関
係、第５図は本発明により試作された集積化ＬＴＱＳ
Ｔサイリスタの各部の分光感度特性を示す図である。 １０１．２０８ ・ｎ＋カソード領域、１０２．１０３
．１１２．１２２．２０７．２１６．２１７．２１８−
ｎ−高抵抗領域、１０４．２０２・・・ｐ＋アノード領
域、１０５．２０９・・・ｎ＋エミッタ領域、１０６．
２０４・・・ｐ＋ゲート領域、１０７．１７１．２２０
・・・カソード電極、１０８．２２５・・・アノード電
極、１０９．１７２．２２１・・・ＬＴＳ ｌサイリス
タのゲート電極、１１１．１２１．２１３・・・ｐ ソ
ース領域、１１３．２０５・・・ｐ ドレイン領域、１
１４．１２４．２１０・・・ｎ＋ゲート領域、１１５．
２１４・・・ｐ＋ソースポリシリコンｌｉ’ｆＪ、１１
６．１２６．１７３．１７６．２２２・・・ソース電極
、１１７．２２４・・・ドレイン電極、１１８．１２８
．１７４．１７７．２２３・・・ＳＩ’ＰＴのゲート電
極、１３１．２１１・・・ｎ 分離拡散領域、１３２．
２２６・・・金属電極、１４１．２２７・・・居間絶縁
層、１４２．１４３．１７８．１７９．２２８・・・第
二層金属配線、１５１．１８２．２１２−ｎ＋拡散領域
、１５２．２０３−ｐ ”拡散領域、１８１・・・ｎバ
ッファ層、２０１・・・ｎ″″″基板０６・・・Ｓｉ０
．２１５・・・シリコン窒化膜、２１９・・・アルミ
マスク 図面の浄＝（＋ ”ｊ’ｌ’：’に変更なし）結３図 図面の浄さく＋’−；古に変更なし） ＶＣ）Ｓ（Ｖ） ｏｓ く Ｌ２ ） 第３図 図面の浄ｔ７（内容；二変史なしン ＜Ｃ） 館 ３ 図 Ｎ面の浄書（内容に変更なし） ＶＧＳ（Ｖ） ｏｓ （（ｉ） 町３図 ：１Ｉｉｌの１）１′心ＩＩ；′語ニー３ρなし；（ｅ
） １：Ｌノ’ｌ’ｔ’＋’（ｌ’＋’、−ｊ ：＝ 、−
’−’ｒｆｗ’ Ｌ ：（、＋） 手 続 補 正 占 （方式）
１号 ２、発明の名称 集積化光トリガ・光クエンチ静電誘導
サイリスタ及びその製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 宮城県仙台市川内（番地なし）、本願明細書第
４１頁第７行乃至第４２頁第１７行記載の「第３図・・
・ある。」を次の通り補正する。 ［第３図は、本発明により試作された集積化しＴＱＳ
ｒサイリスタの静特性を示すオシロ波形の写真である。 第３図（ａ ）は、ＬＴＳＩサイリスタの順方向阻止特
性を示すオシロ波形の写真である。ノーマリオン形の特
性で、ゲートバイアス電圧Ｖ −−３Ｖでアノ−ｑ
に ド電圧ｖＡＫ＝１０００■を阻止している。 電圧増幅率μｍ３３０である。第３図＜ｂ＞及び（Ｃ）
は、クエンチ用フォトダーリントン形ｐチャンネル５Ｉ
ＰＴのうちの主５ＩＰＴのドレイン電流ＩＤ−ドレイン
電圧Ｖ、特性を示すオシロ波形の写真である。この素子
の面積は２．１６Ｘ１゜７８１１Ｉｌｌ である。第
３図（ｂ）は、低電流領域でのＩ、−Ｖ。特性を示すオ
シロ波形の写真であり、第３図（Ｃ）は、大電流領域で
のｒ 、−ｖ、特性を示すオシロ波形の写真である。ゲ
ートバイアス電圧■。、＝ＯＶで約５０Ｖを阻止してい
る。又、ゲート電流ｒＧ＝−５０ｍ ＡでＩ、＝−６０
０ｍＡを流すことができる。第３図（ｄ）、（ｅ）は、
クエンチ用フォトダーリントン形ｐチャンネル５ＩＰＴ
のうちの増幅用５ＩＰＴのドレイン電流■、−ドレイン
電圧ＶＤ特性を示すオシロ波形の写真である。第３図（
ｄ ）は、低電流領域でのｒ 、−ｖ、特性を示すオシ
ロ波形の写真であり、第３図（ｅ）は、大電流領域での
ｔ −Ｖ。特性をホロ すオシロ波形の写真である。ゲートバイアス電圧ＶＧＳ
−ＯＶでＶ ｏｓ−−２０Ｖ１ＶＧｓ−＋５．０ＶでＶ
、５＝−１２０Ｖを阻止している。また、Ｉ、−−５０
ｍＡでＩｏ−一３０（ＭＡを流すことができる。第３図
（ｆ）は本発明により試作された１０００Ｖ−１０Ａク
ラスの集積化ＬＴＱＳ Ｉサイリスタの光スイツチング
波形を示すオシロ波形の写真である。」 ２、開山第４４頁第１２行乃至第２０行記載の「第３図
・・・写真、」を次の通り補正する。 ［第３図（ａ ）は本発明により試作された集積化ＬＴ
ＱＳＩサイリスタのＬＴＳ Ｉサイ９２９部分の順方向
ブロッキング特性を示すオシロ波形の写真、第３図（ｂ
）及び（Ｃ）は集積化された主５ＩＰＴの静特性を示す
オシロ波形の写真、１１３図（ｄ ＞及び（ｅ ）は集
積化された増幅用５ＩＰＴの静特性を示すオシロ波形の
写真、第３図（「）は本発明により試作された１０００
Ｖ−１０Ａクラスの集積化ＬＴＱＳ Ｉサイリスタの光
スイツチング波形を示すオシロ波形の写真、」 ３、図面第３図（ａ ）乃至（ｆ ）を添付図面の如く
補正する。
Claims (19)
- （１）高抵抗基板の第１の主表面に形成された第１の導
電型のアノード領域と、前記高抵抗基板の第２の主表面
近傍の高抵抗基板中に一部を埋め込まれた第１の導電型
で高不純物密度領域で形成されたゲート領域と、前記ゲ
ート領域を埋め込むように形成された第２の導電型の高
抵抗エピタキシャル層と、前記エピタキシャル層に対し
拡散によって形成された第２の導電型の高不純物密度領
域によりなるカソード領域と、前記カソード領域上に形
成された光トリガパルス（ＬＴ）に対する侵入窓を持つ
カソード電極と、前記カソード領域が形成された主表面
よりエッチングによつて表面領域が一部露出された前記
ゲート領域上に形成されたゲート電極と、前記第１の主
表面上に形成されたアノード電極よりなる埋め込みゲー
ト型光トリガ静電誘導サイリスタと、前記ゲート領域と
同時に形成された第１の導電型高不純物密度領域よりな
る共通ドレイン領域と前記エピタキシャル層と同時に形
成された第２の導電型よりなる第１及び第２の高抵抗チ
ャンネル領域と前記第１及び第２のチャンネル領域に対
して前記カソード領域と同時に形成された第２の導電型
の高不純物密度領域よりなる第１及び第２のゲート領域
と前記第１及び第２のゲート領域にそれぞれ挾まれる第
１及び第２の高抵抗チャンネルに対し浅く形成される第
１の導電型高不純物密度領域よりなる第１及び第２のソ
ース領域と、前記第１及び第２のゲート領域及びカソー
ド領域の形成と同時に形成される第２の導電型高不純物
密度領域よりなる分離領域と、前記カソード領域が形成
された主表面よりのエッチング時に同時にエッチングに
よって互いに前記第１及び第２の高抵抗チャンネル領域
は分離され、かつ前記エッチングによつて一部が露出し
た共通ドレイン領域上に形成された共通ドレイン電極と
、前記第１及び第２のゲート領域上に各々形成される第
１及び第２のゲート電極と、前記第１及び第２のソース
領域上に各々形成される第１及び第２のゲート電極と、
前記第１及び第２のソース領域上に各々形成される第１
及び第２のソース電極とを有し、前記第１のゲート電極
と第２のソース電極は絶縁層を介した２層目の電極によ
つて接続され、前記共通ドレイン領域、第１のチャンネ
ル領域、第１のゲート領域、第１のソース領域によつて
形成される第１の静電誘導ホトトランジスタと前記共通
ドレイン領域、第２のチャンネル領域、第２のゲート領
域、第２のソース領域によつて形成される第２の静 d誘導ホトトランジスタがホトダーリントン回路を形成
し、かつ前記埋め込みゲート型光トリガ静電誘導サイリ
スタのゲート電極と前記第１のソース電極が絶縁層を介
した２層目の電極によって接続され、かつ前記分離領域
は、前記埋め込みゲート型光トリガ静電誘導サイリスタ
と前記ホトダーリントン回路を電気的に分離し、かつ両
者の周辺部分に配置され、前記埋め込みゲート型光トリ
ガ静電誘導サイリスタと前記第１及び第２の静電誘導ホ
トトランジスタによるホトダーリントン回路が同一高抵
抗基板上に集積化されたことを特徴とする集積化光トリ
ガ・光クエンチ静電誘導サイリスタ。 - （２）前記分離領域が、前記共通ドレイン領域と前記埋
め込みゲート領域を分離する高抵抗基板に対するエッチ
ング工程によつて形成されることを特徴とする前記特許
請求の範囲第１項記載の集積化光トリガ・光クエンチ静
電誘導サイリスタ。 - （３）前記アノード領域が同一深さの均一な拡散層であ
ることを特徴とする前記特許請求の範囲第１項記載の集
積化光トリガ・光クエンチ静電誘導サイリスタ。 - （４）前記アノード領域が、前記埋め込みゲート領域及
び分離領域が形成される領域の第１の主表面上への投影
領域に形成されることを特徴とする前記特許請求の範囲
第１項記載の集積化光トリガ・光クエンチ静電誘導サイ
リスタ。 - （５）前記アノード領域が形成された領域の中間部分の
第１の主表面上にアノード領域よりも浅くアノード領域
と反対導電型高不純物密度領域が形成されることを特徴
とする前記特許請求の範囲第４項記載の集積化光トリガ
・光クエンチ静電誘導サイリスタ。 - （６）前記ホトダーリントン回路が形成される共通ドレ
イン領域の第１の主表面上への投影領域にも前記アノー
ド領域と反対導電型高不純物密度領域が同時に浅く形成
されたことを特徴とする前記特許請求の範囲第５項記載
の集積化光トリガ・光クエンチ静電誘導サイリスタ。 - （７）隣り合う前記アノード領域間の寸法が、アノード
領域近傍における電子の拡散距離Ｌｎの２倍以下である
ことを特徴とする前記特許請求の範囲第５項又は第６項
記載の集積化光トリガ・光クエンチ静電誘導サイリスタ
。 - （８）隣り合うアノード領域間の高抵抗基板領域が、ア
ノード領域と高抵抗基板領域間の拡散電位によつて実質
的に空乏化していることを特徴とする前記特許請求の範
囲第５項乃至第７項のいずれか一項に記載の集積化光ト
リガ・光クエンチ静電誘導サイリスタ。 - （９）さらに前記アノード領域と前記高抵抗基板間に前
記アノード領域と反対導電型で不純物密度が１０＾１＾
５〜１０＾１＾８ｃｍ＾−＾３のバッファ層を介在させ
たことを特徴とする前記特許請求の範囲第３項記載の集
積化光トリガ・光クエンチ静電誘導サイリスタ。 - （１０）前記カソード領域及び前記共通ドレイン領域の
第１の主表面上への投影領域に対して前記アノード領域
とは反対導電型でかつアノード領域よりは浅い高不純物
密度領域が形成され、第１の主表面の残りの領域にアノ
ード領域が形成されたことを特徴とする前記特許請求の
範囲第１項記載の集積化光トリガ・光クエンチ静電誘導
サイリスタ。 - （１１）前記カソード領域の第１の主表面上への投影領
域に対して前記アノード領域が形成され、第１の主表面
の残りの領域にはアノード領域とは反対導電型でかつア
ノード領域と同程度の深さで高不純物密度領域が形成さ
れたことを特徴とする前記特許請求の範囲第１項記載の
集積化光トリガ・光クエンチ静電誘導サイリスタ。 - （１２）前記アノード領域及び前記アノード領域と反対
導電型高不純物密度領域が前記高抵抗基板と接する面に
前記アノード領域とは反対導電型の均一な厚さを持つバ
ッファ層を介在させたことを特徴とする前記特許請求の
範囲第１１項記載の集積化光トリガ・光クエンチ静電誘
導サイリスタ。 - （１３）前記カソード領域及び分離領域が第１の主表面
上に投影された領域にアノード領域が形成され、前記共
通ドレイン領域が第１の主表面上に投影する領域には前
記アノード領域とは反対導電型高不純物密度領域がアノ
ード領域よりも浅く形成され、かつ前記カソード領域及
び埋め込みゲート領域が第１の主表面上に投影する領域
にも前記アノード領域とは反対導電型高不純物密度領域
がアノード領域よりも浅く形成されたことを特徴とする
前記特許請求の範囲第１項記載の集積化光トリガ・光ク
エンチ静電誘導サイリスタ。 - （１４）前記アノード領域の不純物密度を１０＾１＾７
ｃｍ＾−＾３以下としたことを特徴とする前記特許請求
の範囲第１項乃至第１３項のいずれか一項に記載の集積
化光トリガ・光クエンチ静電誘導サイリスタ。 - （１５）前記アノード領域近傍におけるアノード領域に
対する少数キャリアのライフタイムを減少させるための
重金属拡散もしくは電子線、γ線、プロトンのいずれか
の放射線を照射したことを特徴とする前記特許請求の範
囲第１項乃至第１３項のいずれか一項に記載の集積化光
トリガ・光クエンチ静電誘導サイリスタ。 - （１６）前記ホトダーリントン回路を形成する静電誘導
ホトトランジスタの光クエンチパルス（ＬＱ）を受光す
る表面上に、光トリガ静電誘導サイリスタの分光感度ピ
ーク波長λ＿γと静電誘導ホトトランジスタの分光感度
ピーク波長λ＿Ｑの中間にカット域を有する赤外カット
フィルタを装着したことを特徴とする前記特許請求の範
囲第１項乃至第１５項のいずれか一項に記載の集積化光
トリガ・光クエンチ静電誘導サイリスタ。 - （１７）光トリガ光ＬＴ及び光クエンチ光ＬＱを同一光
伝送媒体によって静電誘導ホトトランジスタ上に伝送し
、互いに分光感度ピーク波長λ＿γ、λ＿Ｑ近傍の光を
それぞれオンオフ時に照射することを特徴とする前記特
許請求の範囲第１項乃至第１６項のいずれか一項に記載
の集積化光トリガ・光クエンチ静電誘導サイリスタ。 - （１８）前記静電誘導ホトトランジスタによるホトダー
リントン回路部分の面積が前記光トリガ埋め込みゲート
型静電誘導サイリスタ部分の面積よりも小さいことを特
徴とする前記特許請求の範囲第１項乃至第１７項のいず
れか一項に記載の集積化光トリガ・光クエンチ静電誘導
サイリスタ。 - （１９）前記特許請求の範囲第１項記載の集積化光トリ
ガ・光クエンチ静電誘導サイリスタの製造方法であり、
第２の導電型の低不純物密度の半導体基板に第１の導電
型の不純物を拡散させて光トリガ静電誘導サイリスタの
アノード領域と埋め込みゲート領域及び静電誘導ホトト
ランジスタのドレイン領域とを形成する第一の工程と、
前記半導体基体上に第２の導電型のエピタキシャル層と
第２の導電型の高抵抗エピタキシャル層を形成する第二
の工程と、第１の導電型の不純物を拡散することにより
前記光トリガ静電誘導サイリスタのカソード領域とエミ
ッタ領域と前記静電誘導ホトトランジスタのゲート領域
と分離拡散領域とを同時に形成する第三の工程と、前記
静電誘導ホトトランジスタのソース領域を形成するため
の拡散窓を形成し、低不純物密度の多結晶シリコン層を
堆積させ、第１の導電型の不純物を前記多結晶シリコン
層を通して拡散させることで前記ソース領域を形成し、
多結晶シリコン電極を形成するために前記多結晶シリコ
ンをエッチングする第四の工程と、シリコン窒化膜等の
マスク材料を前記半導体基体上に付け、前記光トリガ静
電誘導サイリスタの前記埋め込みゲート領域と前記カソ
ード領域間の第２の導電型の高抵抗エピタキシャル層と
、前記静電誘導ホトトランジスタの第１及び第２の高抵
抗チャンネル領域及び前記分離拡散領域を分離し、前記
光トリガ静電誘導サイリスタの埋め込みゲート領域と前
記ドレイン領域の一部を露出させるために、前記エピタ
キシャル層と前記高抵抗エピタキシャル層をエッチング
する第五の工程と、前記光トリガ静電誘導サイリスタの
埋め込みゲート領域と前記静電誘導ホトトランジスタの
ドレイン領域の表面露出部分に第１の導電型の不純物を
イオン注入し、アニールする第六の工程と、前記光トリ
ガ静電誘導サイリスタのカソード電極、ゲート電極、ア
ノード電極、前記静電誘導ホトトランジスタの第１及び
第２のソース電極、第１及び第２のゲート電極、ドレイ
ン電極を形成する第七の工程と、前記半導体基体表面に
層間絶縁膜を形成後、コンタクトホールを形成し、さら
に前記光トリガ静電誘導サイリスタのゲート電極と前記
静電誘導ホトトランジスタの第１のソース電極とを接続
する第１の電極配線と前記静電誘導ホトトランジスタの
第１のゲート電極と前記静電誘導ホトトランジスタの第
２のソース電極とを接続する第２の電極配線を形成する
第八の工程とを含むことを特徴とする集積化光トリ K・光クエンチ静電誘導サイリスタの製造方法。
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|---|---|---|---|
| JP61229251A JPS6384066A (ja) | 1986-09-26 | 1986-09-26 | 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 |
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| DE198787113798T DE261631T1 (de) | 1986-09-26 | 1987-09-22 | Integrierter licht-geregelter und licht-geloeschter, statischer induktionsthyristor und sein herstellungsverfahren. |
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