JPS6381700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6381700A JPS6381700A JP61225995A JP22599586A JPS6381700A JP S6381700 A JPS6381700 A JP S6381700A JP 61225995 A JP61225995 A JP 61225995A JP 22599586 A JP22599586 A JP 22599586A JP S6381700 A JPS6381700 A JP S6381700A
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- memory array
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- ary
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Links
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したEFROM(エレクトリカ
リ・プログラマブル・リード・オンリー・メモリに利用
して有効な技術に関するものである。
予備メモリアレイを内蔵したEFROM(エレクトリカ
リ・プログラマブル・リード・オンリー・メモリに利用
して有効な技術に関するものである。
例えば、ダイナミック型RAMのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビットe済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路(予備メモリアレイ)のような付加回路が設けら
れる。
においては、その製品歩留りを向上させるために、欠陥
ビットe済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路(予備メモリアレイ)のような付加回路が設けら
れる。
上記冗長回路を付加したダイナミック型RA Mの例と
して、日経マグロウヒル社1980年7月21日付「日
経エレクトロニクス」の頁189〜頁201がある。
して、日経マグロウヒル社1980年7月21日付「日
経エレクトロニクス」の頁189〜頁201がある。
しかしながら、上記予備メモリアレイへの切り換えは、
破壊的なヒユーズ手段の切断によって行われるものであ
るため上記予備メモリアレイそのものの欠陥の有無が検
出できない。特に、EPROM装置にあっては、データ
リテンション保証が完全に行えない。例えば、半導体ウ
ェハ上にEP ’ROMが完成された後のブロービン
グにおいて、メモリセルに論理“O” (FAMOS
トランジスタのフローティングゲートに電荷を注入し
た状態)を書き込んでおいて、高温度による注入電荷の
リークを調べることによって、ゲート絶縁膜等の欠陥の
有無を検出することができる。この結果、不良メモリセ
ルが発見された場合、上記予備メモリアレイへの切り換
えが行なわれる。しかしながら、予備メモリアレイに対
しては上記論理“0”書き込み後の高温処理による欠陥
の有無を調べてないため完全な欠陥救済にはならない。
破壊的なヒユーズ手段の切断によって行われるものであ
るため上記予備メモリアレイそのものの欠陥の有無が検
出できない。特に、EPROM装置にあっては、データ
リテンション保証が完全に行えない。例えば、半導体ウ
ェハ上にEP ’ROMが完成された後のブロービン
グにおいて、メモリセルに論理“O” (FAMOS
トランジスタのフローティングゲートに電荷を注入し
た状態)を書き込んでおいて、高温度による注入電荷の
リークを調べることによって、ゲート絶縁膜等の欠陥の
有無を検出することができる。この結果、不良メモリセ
ルが発見された場合、上記予備メモリアレイへの切り換
えが行なわれる。しかしながら、予備メモリアレイに対
しては上記論理“0”書き込み後の高温処理による欠陥
の有無を調べてないため完全な欠陥救済にはならない。
そこで、上記予備メモリアレイへの切り換えの後に再び
上記同じように論理“0′書き込み及び高温度を与える
ことが考えられる。しかしながら、このようにすると、
工数が増加するばかりでなく、ブロービングの回数が増
加してポンディングパッドの表面に発生する針傷が多く
なってポンダビリティを悪化させる原因となるものであ
る。
上記同じように論理“0′書き込み及び高温度を与える
ことが考えられる。しかしながら、このようにすると、
工数が増加するばかりでなく、ブロービングの回数が増
加してポンディングパッドの表面に発生する針傷が多く
なってポンダビリティを悪化させる原因となるものであ
る。
この発明の目的は、予備メモリアレイを含む全ピントの
スクリーニングを可能にした半導体記憶装置を提供する
ことにある。
スクリーニングを可能にした半導体記憶装置を提供する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子から供給される所定の信号を検出し
て欠陥救済のための予備メモリアレイへの切り換えを行
う冗長回路を動作状態にさせるようにするものである。
て欠陥救済のための予備メモリアレイへの切り換えを行
う冗長回路を動作状態にさせるようにするものである。
上記した手段によれば、外部端子から所定の高レベルの
信号を供給することによって、予備メモリアレイへのア
クセスが可能にされるから、予備メモリアレイとメモリ
アレイのデータリテンション保証を同時に行うことがで
きる。
信号を供給することによって、予備メモリアレイへのア
クセスが可能にされるから、予備メモリアレイとメモリ
アレイのデータリテンション保証を同時に行うことがで
きる。
第1図には、この発明が適用されたEPROM装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知の集積回路の製造技術によって、特に制限されない
が、1個の単結晶シリコンのような半導体基板上におい
て形成される。
実施例の回路図が示されている。同図の各回路素子は、
公知の集積回路の製造技術によって、特に制限されない
が、1個の単結晶シリコンのような半導体基板上におい
て形成される。
この実施例のEPROM装置は、特に制限されないが、
8つのデータ入出力端子を持つようにされ、8ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。E P ROM装置は、+5ボルトのような電源電
圧と、十数ボルトのような高いレベルの書き込み電圧V
ppとによって動作される。F、 F ROM装置は、
通常の読み出し動作において+5Vのような電源電圧■
ccによって動作される。EPROM装置は、アドレス
入力端子を介して供給される外部アドレス信号、及び制
御端子CE、OE、PGMを介して供給されるチップイ
ネーブル信号、出力イネーブル信号、プログラム信号に
よってその動作が制御される。
8つのデータ入出力端子を持つようにされ、8ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。E P ROM装置は、+5ボルトのような電源電
圧と、十数ボルトのような高いレベルの書き込み電圧V
ppとによって動作される。F、 F ROM装置は、
通常の読み出し動作において+5Vのような電源電圧■
ccによって動作される。EPROM装置は、アドレス
入力端子を介して供給される外部アドレス信号、及び制
御端子CE、OE、PGMを介して供給されるチップイ
ネーブル信号、出力イネーブル信号、プログラム信号に
よってその動作が制御される。
この実施例では、上記のように8ビツト構成のデータ書
き込み/読み出しを行うため、8組のメモリアレイM−
ARY (x8)とデータ人カバソファDIB(X8)
及びデータ出カバソファDOB(X8)が設けられる。
き込み/読み出しを行うため、8組のメモリアレイM−
ARY (x8)とデータ人カバソファDIB(X8)
及びデータ出カバソファDOB(X8)が設けられる。
同図では、そのうちの1つのメモリアレイM−ARYと
、データ入力回路DIB及びデータ出力回路DO8が代
表として例示的に示されている。
、データ入力回路DIB及びデータ出力回路DO8が代
表として例示的に示されている。
メモリアレイM−ARYは、複数のF AMOSトラン
ジスタ(不揮発性メモリ素子・・MOSFETQ1〜Q
6)と、ワード線Wl、W2及びデータ線Di、D2〜
Dnとにより構成されている。
ジスタ(不揮発性メモリ素子・・MOSFETQ1〜Q
6)と、ワード線Wl、W2及びデータ線Di、D2〜
Dnとにより構成されている。
メモリアレイM−ARYにおいて、同じ行に配置された
FAMOSトランジスタQ1〜Q3 (Q4〜Q6)
のコントロールゲートは、それぞれ対応するワードvA
TW1.W2に接続され、同じ列に配置されたFAMO
3)ランジスタQl、Q4、Q2、Q5及びQ3.Q6
のドレインは、それぞれ対応するデータ線D I 、D
2〜Dnに接続されている。
FAMOSトランジスタQ1〜Q3 (Q4〜Q6)
のコントロールゲートは、それぞれ対応するワードvA
TW1.W2に接続され、同じ列に配置されたFAMO
3)ランジスタQl、Q4、Q2、Q5及びQ3.Q6
のドレインは、それぞれ対応するデータ線D I 、D
2〜Dnに接続されている。
上記FAMO3)ランジスタの共通ソース*C8は、特
に制限されないが、書込み信号weを受けるディプレッ
ション型MO3FETQIOを介して接地されている。
に制限されないが、書込み信号weを受けるディプレッ
ション型MO3FETQIOを介して接地されている。
このMO3FETQIOは、次の理由によって設けられ
ている。すなわち、メモリセル、例えばメモリセルQ1
にデータを書き込む場合には、ワード線W1に書き込み
レベルの高電圧が与えられ、データ&ID1に書き込む
べきデータに従った高電圧もしくははVQ’t/の低電
圧が与えられる。この場合、選択データ線DIに結合さ
れた非選択とされるべきメモリセルQ2のようなメモリ
セルのフローティングゲートは、それとデータ線D1と
の間に生ずる静電結合によって、データiD1が高電位
にされると、それに応じてその電位が不所望に上昇され
てしまう、その結果、非選択であることによってオフ状
態に維持されるべきメモリセルQ2のようなメモリセル
が不所望に導通してしまう。すなわち、非選択であるべ
きメモリセルにリーク電流が流れてしまう、これに応じ
て選択されるべきメモリセルQ1に流れるべき書き込み
電流が減少されてしまう0図示のMO3FETQIOは
、書き込み時の上記内部制御信号;1のロウレベルによ
ってそのコンダクタンスが比較的小さくされる。これに
より、書き込み時に流される書き込み電流によって生ず
る共通ソースvAC8の電位は、MO3FETQI 0
(7)rンダクタンスが比較的小さくされることによっ
て比較的高い電位にされる。この共通ソース線C8の電
位が比較的高くされるとFAMO3)ランジスタは、基
板効果によってそのしきい値電圧は比較的高くされる。
ている。すなわち、メモリセル、例えばメモリセルQ1
にデータを書き込む場合には、ワード線W1に書き込み
レベルの高電圧が与えられ、データ&ID1に書き込む
べきデータに従った高電圧もしくははVQ’t/の低電
圧が与えられる。この場合、選択データ線DIに結合さ
れた非選択とされるべきメモリセルQ2のようなメモリ
セルのフローティングゲートは、それとデータ線D1と
の間に生ずる静電結合によって、データiD1が高電位
にされると、それに応じてその電位が不所望に上昇され
てしまう、その結果、非選択であることによってオフ状
態に維持されるべきメモリセルQ2のようなメモリセル
が不所望に導通してしまう。すなわち、非選択であるべ
きメモリセルにリーク電流が流れてしまう、これに応じ
て選択されるべきメモリセルQ1に流れるべき書き込み
電流が減少されてしまう0図示のMO3FETQIOは
、書き込み時の上記内部制御信号;1のロウレベルによ
ってそのコンダクタンスが比較的小さくされる。これに
より、書き込み時に流される書き込み電流によって生ず
る共通ソースvAC8の電位は、MO3FETQI 0
(7)rンダクタンスが比較的小さくされることによっ
て比較的高い電位にされる。この共通ソース線C8の電
位が比較的高くされるとFAMO3)ランジスタは、基
板効果によってそのしきい値電圧は比較的高くされる。
このように、非選択とされるべきFAMOSトランジス
タの実効的なしきい値電圧が高くされる結果としてその
非選択とされるべきFAMO3)ランジスタに流れるリ
ーク電流を小さくできる。
タの実効的なしきい値電圧が高くされる結果としてその
非選択とされるべきFAMO3)ランジスタに流れるリ
ーク電流を小さくできる。
これによって、書き込み高電圧によって形成された書き
込み電流が効率よく選択されたFAMOSトランジスタ
に供給されるので、効率的な書き込み動作を行うことが
できる。なお、読み出し動作時には、上記制御信号we
のハイレベルによってMO3FETQI Oのコンダク
タンスは、比較的大きくされる。これにより、フローテ
ィングゲートの電荷注入をしないことにより低しいき値
電圧にされる論理“1”書き込みのFAMO3)、ラン
ジスタに流れる電流を大きくできるから、その読み出し
速度を速くすることができる。
込み電流が効率よく選択されたFAMOSトランジスタ
に供給されるので、効率的な書き込み動作を行うことが
できる。なお、読み出し動作時には、上記制御信号we
のハイレベルによってMO3FETQI Oのコンダク
タンスは、比較的大きくされる。これにより、フローテ
ィングゲートの電荷注入をしないことにより低しいき値
電圧にされる論理“1”書き込みのFAMO3)、ラン
ジスタに流れる電流を大きくできるから、その読み出し
速度を速くすることができる。
この実施例のEPROM装置は、図示しない外部端子を
介して供給されるX、Yアドレス信号AX、AYを受け
るアドレスバッファXADB、YADBを含む。アドレ
スバッファXADB、YADBによって形成された相補
アドレス信号は、アドレスデコーダXDCR,YDCR
に供給される。
介して供給されるX、Yアドレス信号AX、AYを受け
るアドレスバッファXADB、YADBを含む。アドレ
スバッファXADB、YADBによって形成された相補
アドレス信号は、アドレスデコーダXDCR,YDCR
に供給される。
同図においては、上記XアドレスバッファXADBとX
アドレスデコーダXDCRを合わせて回路ブロックXA
DB・DCRとして示し、上記YアドレスバッファYA
DBとYアドレスデコーダYDCRを合わせて回路ブロ
ックYADB 、DCRとして示している。
アドレスデコーダXDCRを合わせて回路ブロックXA
DB・DCRとして示し、上記YアドレスバッファYA
DBとYアドレスデコーダYDCRを合わせて回路ブロ
ックYADB 、DCRとして示している。
特に制限されないが、上記アドレスバッファXADBと
YADBは、制御回路C0NTによって形成されるチッ
プ選択信号CGによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。
YADBは、制御回路C0NTによって形成されるチッ
プ選択信号CGによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。
XアドレスデコーダXDCRは、それに供給される相補
アドレス信号に従い、メモリアレイメモリアレイM−A
RY (図示しない他のメモリアレイに対しても同様)
のワード線に供給されるべき選択信号を形成する。Xア
ドレスデコーダXDCRは、特に制限されないが、+5
Vの電源電圧によって動作される。それ故に、アドレス
デコーダXDCRは、5ポルト系の選択信号を形成する
。
アドレス信号に従い、メモリアレイメモリアレイM−A
RY (図示しない他のメモリアレイに対しても同様)
のワード線に供給されるべき選択信号を形成する。Xア
ドレスデコーダXDCRは、特に制限されないが、+5
Vの電源電圧によって動作される。それ故に、アドレス
デコーダXDCRは、5ポルト系の選択信号を形成する
。
これに対して、メモリアレイM−ARYによって必要と
される選択信号のレベルは、読み出し動作において、例
えばはf5Vのハイレベルとはソ゛OVOロウレベルで
あり、書き込み動作の時においてはソ゛書き込み電圧V
l)りレベルのハイレベルとはx’ o vのロウレベ
ルである。XアドレスデコーダXDCRから出力される
5V系の選択信号に応答してメモリアレイM−ARYの
ワード線をそれぞれ必要とされるレベルにさせるために
、XアドレスデコーダXDCRの出力端子とメモリアレ
イの各ワード線との間にディプレフジョン型MO3FE
TQIIないしQ12が設けられており、また、各ワー
ド線と書き込み電圧端子vppとの間には書き込み高電
圧負荷回路XRが設けられている。書き込み高電圧負荷
回路XRは、その詳細を図示しないが、端子Vl)pと
各ワード線との間にそれぞれ設けられた高抵抗ポリシリ
コン層からなるような複数の高抵抗素子からなる。
される選択信号のレベルは、読み出し動作において、例
えばはf5Vのハイレベルとはソ゛OVOロウレベルで
あり、書き込み動作の時においてはソ゛書き込み電圧V
l)りレベルのハイレベルとはx’ o vのロウレベ
ルである。XアドレスデコーダXDCRから出力される
5V系の選択信号に応答してメモリアレイM−ARYの
ワード線をそれぞれ必要とされるレベルにさせるために
、XアドレスデコーダXDCRの出力端子とメモリアレ
イの各ワード線との間にディプレフジョン型MO3FE
TQIIないしQ12が設けられており、また、各ワー
ド線と書き込み電圧端子vppとの間には書き込み高電
圧負荷回路XRが設けられている。書き込み高電圧負荷
回路XRは、その詳細を図示しないが、端子Vl)pと
各ワード線との間にそれぞれ設けられた高抵抗ポリシリ
コン層からなるような複数の高抵抗素子からなる。
上記ディプレッジクン型MO3FETQI 1ないしQ
12は、そのゲートに制御回路C0NTから出力される
5v系の内部書き込み制御信号weが供給される。
12は、そのゲートに制御回路C0NTから出力される
5v系の内部書き込み制御信号weが供給される。
読み出し動作なら、内部書き込み制御信号weははh’
5 Vのハイレベルにされる。この場合、MO3FE
TQI 1ないしQ12のすべては、Xアドレスデコー
ダXDCRから出力される5■系の選択信号に対してオ
ン状態にされる。それ故に、XアドレスデコーダXDC
Rの出力がそのまま各ワード線に伝達される。
5 Vのハイレベルにされる。この場合、MO3FE
TQI 1ないしQ12のすべては、Xアドレスデコー
ダXDCRから出力される5■系の選択信号に対してオ
ン状態にされる。それ故に、XアドレスデコーダXDC
Rの出力がそのまま各ワード線に伝達される。
書き込み動作なら、内部書き込み制御信号weは、はx
/ OVのロウレベルにされる。この場合、例えば、X
アドレスデコーダXDCRから出力される信号のうち、
ワード線W1に対応される信号かは、、−5Vのハイレ
ベル(選択レベル)なら、MO3FETQI lは、そ
のゲートに加わる電圧がそのソースに加わる電圧に対し
て相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線W1は、回路XRによっ
てはソ゛書き込み電圧Vppのレベルのハイレベルにさ
れる。これに対し、例えば、XアドレスデコーダXDC
RのワードvAW2に対応される信号かは譬゛OVOロ
ウレベルなら、MO3FETQ12はオン状態のままに
される。それ故に、ワード&IW2は、アドレスデコー
ダXDCRによっては〜゛0■のロウレベルにされる。
/ OVのロウレベルにされる。この場合、例えば、X
アドレスデコーダXDCRから出力される信号のうち、
ワード線W1に対応される信号かは、、−5Vのハイレ
ベル(選択レベル)なら、MO3FETQI lは、そ
のゲートに加わる電圧がそのソースに加わる電圧に対し
て相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線W1は、回路XRによっ
てはソ゛書き込み電圧Vppのレベルのハイレベルにさ
れる。これに対し、例えば、XアドレスデコーダXDC
RのワードvAW2に対応される信号かは譬゛OVOロ
ウレベルなら、MO3FETQ12はオン状態のままに
される。それ故に、ワード&IW2は、アドレスデコー
ダXDCRによっては〜゛0■のロウレベルにされる。
第1図においては、メモリアレイM−ARYに対して共
通データ線CDが設けられている。メモリアレイM−A
RYのデータ線とそのメモリアレイに対応される共通デ
ータ線CDとの間には、カラムスイッチ回路を構成する
MO3FETQ7〜Q9が設けられている。
通データ線CDが設けられている。メモリアレイM−A
RYのデータ線とそのメモリアレイに対応される共通デ
ータ線CDとの間には、カラムスイッチ回路を構成する
MO3FETQ7〜Q9が設けられている。
YアドレスデコーダYDCRは、それに供給される相補
アドレス信号に従い、メモリアレイM−ARYのデータ
線を選択するための選択信号を形成する。Yアドレスデ
コーダYDCRは、XアドレスデコーダXDCRと同様
に5v系の電源電圧によって動作される。Yアドレスデ
コーダYDCRから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。
アドレス信号に従い、メモリアレイM−ARYのデータ
線を選択するための選択信号を形成する。Yアドレスデ
コーダYDCRは、XアドレスデコーダXDCRと同様
に5v系の電源電圧によって動作される。Yアドレスデ
コーダYDCRから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。
カラムスイッチMO3FETをにオンオフさせることが
できるようにするため、YアドレスデコーダYDCRの
出力端子とカラ11ス・インチMO3FETのゲート、
すなわち、カラム選択線との間には、ディプレッション
型MO3FETQi3〜Q15が配置されている。ごれ
らMOS F E ’1’ Q i 3ないしQ15の
デートには、前記M OS F E T Q i 1な
いしl、:L 12と同様に、内部古き込み制御信号1
が供給さ8する。カラム選択線のそれぞれと、特に制限
されないが、上記高電圧端子Vrlりとの[(■には、
書き込み高電圧負荷回路YRが設けられている。
できるようにするため、YアドレスデコーダYDCRの
出力端子とカラ11ス・インチMO3FETのゲート、
すなわち、カラム選択線との間には、ディプレッション
型MO3FETQi3〜Q15が配置されている。ごれ
らMOS F E ’1’ Q i 3ないしQ15の
デートには、前記M OS F E T Q i 1な
いしl、:L 12と同様に、内部古き込み制御信号1
が供給さ8する。カラム選択線のそれぞれと、特に制限
されないが、上記高電圧端子Vrlりとの[(■には、
書き込み高電圧負荷回路YRが設けられている。
上記共通データ線CDは、外部端子I210から入力さ
れる書き込み信号を受けるデータ入力回路DIBの出力
端子に結合されている。データ入力回路DIBにおける
出力回路は、高電圧j/pρのレベルにレベル変損され
た書き込み信号によ、りて制御される書き込みMOSF
ETを介して書き込み電圧Vl)I)を送出する。この
出力回路は、書き込みパルス;了がはN’ 5 Vのよ
うなハイレベル(読み出し動作)なら、その出力インピ
ーダンスが高インビーダンス状態となるようにされる。
れる書き込み信号を受けるデータ入力回路DIBの出力
端子に結合されている。データ入力回路DIBにおける
出力回路は、高電圧j/pρのレベルにレベル変損され
た書き込み信号によ、りて制御される書き込みMOSF
ETを介して書き込み電圧Vl)I)を送出する。この
出力回路は、書き込みパルス;了がはN’ 5 Vのよ
うなハイレベル(読み出し動作)なら、その出力インピ
ーダンスが高インビーダンス状態となるようにされる。
データ出力回路DOBの入力端子は、共通データ線CD
に結合される。データ出力回路DOBは、センスアンプ
と、その出力を受ける出カバソファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線CD
にバイアス電流を供給するためのバイアス回路を持つ、
バイアス回路は、その動作状態においてバイアス電流を
出力する。
に結合される。データ出力回路DOBは、センスアンプ
と、その出力を受ける出カバソファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線CD
にバイアス電流を供給するためのバイアス回路を持つ、
バイアス回路は、その動作状態においてバイアス電流を
出力する。
バイアス回路は、適当なレベル4に出機能を持つように
される。これによって、データ出力回路DOBの入力レ
ベルが所定電位以下の時にバイアス電流が形成され、入
力レベルが所定電位に達するとバイアス電流が実質的に
Oになるようにされる。
される。これによって、データ出力回路DOBの入力レ
ベルが所定電位以下の時にバイアス電流が形成され、入
力レベルが所定電位に達するとバイアス電流が実質的に
Oになるようにされる。
選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して亮
いしきい!電圧(論理“0”)か又は低いしきい値電圧
(論理“1”)を持つ。
タに従って読み出し時のワード線選択レベルに対して亮
いしきい!電圧(論理“0”)か又は低いしきい値電圧
(論理“1”)を持つ。
メモリアレイM−ARY内の選択されたメモリセルが高
いしきい値電圧をもっている場合、共通データ線CDと
回路の接地点との間に直流電流通路が形成されない。こ
の場合、共通データ線CDは、センスアンプからの電流
供給によって比較的ハイレベルにされる。センスアンプ
におけるバイアス回路からのバイアス電流の供給は、共
通データyRCDが所定電位に達すると実質的に停止さ
れる。それ故に、共通データ線のハイレベルは、比較的
低い電位に制限される。
いしきい値電圧をもっている場合、共通データ線CDと
回路の接地点との間に直流電流通路が形成されない。こ
の場合、共通データ線CDは、センスアンプからの電流
供給によって比較的ハイレベルにされる。センスアンプ
におけるバイアス回路からのバイアス電流の供給は、共
通データyRCDが所定電位に達すると実質的に停止さ
れる。それ故に、共通データ線のハイレベルは、比較的
低い電位に制限される。
これに対して、ノモリアレイM−ARY内の選択された
メモリセルが低いしきい(I電圧をもっている場合、共
通データl1CDと回路の接地点との間にカラムスイッ
チMOS F ET、データ線、選択されたメモリセル
及びMO3FETQIOを介する直流電流経路が形成さ
れる。それ故に、共通データ線CDは、バイアス回路か
ら供給されるバー(アス??を流にかかわらずにロウレ
ベルにされる。
メモリセルが低いしきい(I電圧をもっている場合、共
通データl1CDと回路の接地点との間にカラムスイッ
チMOS F ET、データ線、選択されたメモリセル
及びMO3FETQIOを介する直流電流経路が形成さ
れる。それ故に、共通データ線CDは、バイアス回路か
ら供給されるバー(アス??を流にかかわらずにロウレ
ベルにされる。
このようなバイアス回路による共通データ線CDのハ・
イレベルとロウレベルとの振幅制限は、次の利点をもた
らす。すなわち、共通データ線CD等に信号変化速度を
制限する浮遊容量等の容量が存在するにかかわらずに、
読み出しの高速化を図ることができる。言い換えると、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線CDの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。
イレベルとロウレベルとの振幅制限は、次の利点をもた
らす。すなわち、共通データ線CD等に信号変化速度を
制限する浮遊容量等の容量が存在するにかかわらずに、
読み出しの高速化を図ることができる。言い換えると、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線CDの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。
データ出力回路DOBにおける出カバソファは、その動
作が読み出し制御信号Oeによって制御されるように構
成される。出カバソファは、制御信号06がはs’ 5
Vのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子I1
0に出力する。これに対し、出カバソファは、制御信号
oeがはv□vのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バッフ
ァは、書き込み動作時にデータ入出力端子I10に供給
される書き込みデータ信号のレベルを制限しないように
される。
作が読み出し制御信号Oeによって制御されるように構
成される。出カバソファは、制御信号06がはs’ 5
Vのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子I1
0に出力する。これに対し、出カバソファは、制御信号
oeがはv□vのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バッフ
ァは、書き込み動作時にデータ入出力端子I10に供給
される書き込みデータ信号のレベルを制限しないように
される。
制御回路C0NTは、電源電圧Vccによって動作状態
にされ、外部端子から供給される書き込み高電圧vpp
、チップイネーブル信号CE、出力イネーブル信号OE
及びプログラム信号PGMに応じて各種の制御信号を形
成する。
にされ、外部端子から供給される書き込み高電圧vpp
、チップイネーブル信号CE、出力イネーブル信号OE
及びプログラム信号PGMに応じて各種の制御信号を形
成する。
この実施例では、上記メモリアレイM−ARYにおける
欠陥ビットの教法のために、予備メモリアレイXR−A
RYが設けられる。この予備メモリアレイXR−ARY
は、メモリアレイM−ARYおける欠陥ビットが存在す
るワード線に対するメモリアクセスに代えて、ワード線
W°が選択状態にされる。
欠陥ビットの教法のために、予備メモリアレイXR−A
RYが設けられる。この予備メモリアレイXR−ARY
は、メモリアレイM−ARYおける欠陥ビットが存在す
るワード線に対するメモリアクセスに代えて、ワード線
W°が選択状態にされる。
このような予備メモリアレイXR−ARYの切り換えは
、アドレス記憶回路とアドレス比較回路から卒る冗長回
路ACによって行われる。すなわち、アドレス記憶回路
には、上記欠陥ビットの存在するワード線に対応された
不良アドレスが記憶される。アドレス比較回路は、上記
不良アドレスとアドレスバッファXADBから供給され
る内部アドレスaXを受けて、上記不良アドレスへのメ
モリアクセスを拳食出すると、アドレスデコーダXDC
Rの動作を禁止する信号ACEを形成するとともに、冗
長用のワード線W゛を選択状態にするものである。これ
によって、上記欠陥ビットが存在するワード線に代えて
上記予備メモリアレイXR−ARYが選択される。
、アドレス記憶回路とアドレス比較回路から卒る冗長回
路ACによって行われる。すなわち、アドレス記憶回路
には、上記欠陥ビットの存在するワード線に対応された
不良アドレスが記憶される。アドレス比較回路は、上記
不良アドレスとアドレスバッファXADBから供給され
る内部アドレスaXを受けて、上記不良アドレスへのメ
モリアクセスを拳食出すると、アドレスデコーダXDC
Rの動作を禁止する信号ACEを形成するとともに、冗
長用のワード線W゛を選択状態にするものである。これ
によって、上記欠陥ビットが存在するワード線に代えて
上記予備メモリアレイXR−ARYが選択される。
なお、データ線の断線等による欠陥ビット救済のために
、データ線方向にも予備メモリアレイを設けるものとし
てもよい。この場合には、アドレスバッファYADB及
びアドレスデコーダYDCRに対応して、上記類似の冗
長回路が設けられるものである。
、データ線方向にも予備メモリアレイを設けるものとし
てもよい。この場合には、アドレスバッファYADB及
びアドレスデコーダYDCRに対応して、上記類似の冗
長回路が設けられるものである。
この実施例では、ヒユーズ手段を切断することなく、上
記冗長回路を動作状態にさせること、言い換えるならば
、上記信号ACEを発生してメモリアレイM−ARYの
アドレスデコーダXDCRの動作を禁止するともに、冗
長回路ACによる冗長用ワード線W′を選択状態にさせ
るため、アドレス信号端子が利用される。すなわち、所
定のアドレス端子から供給される+5vのようなハイレ
ベルより高いレベルの電圧が供給されたことを検出する
高電圧検出回路VHが設けられる。この高電圧検出回路
VHは、上記冗長回路及び予備メモリアレイのテスト回
路として作用し、上記アドレス端子からの高電圧を検出
すると、後述するような制御信号をを発生させて冗長回
路ACを擬似的に動作状態にさせるものである。
記冗長回路を動作状態にさせること、言い換えるならば
、上記信号ACEを発生してメモリアレイM−ARYの
アドレスデコーダXDCRの動作を禁止するともに、冗
長回路ACによる冗長用ワード線W′を選択状態にさせ
るため、アドレス信号端子が利用される。すなわち、所
定のアドレス端子から供給される+5vのようなハイレ
ベルより高いレベルの電圧が供給されたことを検出する
高電圧検出回路VHが設けられる。この高電圧検出回路
VHは、上記冗長回路及び予備メモリアレイのテスト回
路として作用し、上記アドレス端子からの高電圧を検出
すると、後述するような制御信号をを発生させて冗長回
路ACを擬似的に動作状態にさせるものである。
第2図には、上記テスト回路としての高電圧検出回路と
、冗長回路ACの具体的一実施例の回路図が示されてい
る。
、冗長回路ACの具体的一実施例の回路図が示されてい
る。
この実施例では、欠陥救済のための不良アドレスや不良
アドレスの書き込みの指示をヒユーズ手段FOないしF
nの切断の有無によって行う。これらのヒユーズ手段F
OないしFnの選択的な切断は、特に制限されないが、
レーザー光線の照射によって行われる。
アドレスの書き込みの指示をヒユーズ手段FOないしF
nの切断の有無によって行う。これらのヒユーズ手段F
OないしFnの選択的な切断は、特に制限されないが、
レーザー光線の照射によって行われる。
ヒユーズ手段FOは、不良アドレスの書き込みの有無を
記憶するものであり、その両端にはディプレンジシン型
のMO3FETQI 7とQlBを介して電源電圧Vc
cと回路の接地電位が与えられる。ヒユーズ手段FOが
切断されないとき、ハイレベルの信号を出力させること
、及び上記直列回路を通して流れる直流電流を低減させ
るために、上記ディプレッション型MOSFETQI
8のコンダクタンスは、ディプレッション型MO3FE
TQ17のコンダクタンスに比べて十分率さな値に設定
される。この不良アドレスの書き込みに際しては、同時
にこのヒユーズ手段FOも切断される。これによって、
以下の不良アドレス検出回路の出力を有効とするイネー
ブル信号Eが形成される。
記憶するものであり、その両端にはディプレンジシン型
のMO3FETQI 7とQlBを介して電源電圧Vc
cと回路の接地電位が与えられる。ヒユーズ手段FOが
切断されないとき、ハイレベルの信号を出力させること
、及び上記直列回路を通して流れる直流電流を低減させ
るために、上記ディプレッション型MOSFETQI
8のコンダクタンスは、ディプレッション型MO3FE
TQ17のコンダクタンスに比べて十分率さな値に設定
される。この不良アドレスの書き込みに際しては、同時
にこのヒユーズ手段FOも切断される。これによって、
以下の不良アドレス検出回路の出力を有効とするイネー
ブル信号Eが形成される。
ヒユーズ手段FlなしいFnは、不良アドレスの記憶の
ために用いられる。これらのヒユーズ手段F1ないしF
nに対応して設けられる各ディプレッション型MO3F
ETQ21ないしQ24も、上記同様なコンダクタンス
比に設定される。
ために用いられる。これらのヒユーズ手段F1ないしF
nに対応して設けられる各ディプレッション型MO3F
ETQ21ないしQ24も、上記同様なコンダクタンス
比に設定される。
不良アドレスの比較回路は、上記各ヒユーズ手段Flな
しいFnの切断の有/無によって形成さレルハイレベル
/ロウレベルの不良アドレス信号と、アドレスバッファ
XADBから供給される内部アドレス信号axlないし
axnとをそれぞれ受ける排他的論理和(一致不一致)
回路EXIないしEXnと、これらの排他的論理和回路
EXIないしEXnの出力信号を受けるノア(NOR)
ゲート回路G2から構成される。このノアゲート回路G
2には、上記不良アドレスの書き込みの有無を指示する
イネーブル信号Eが供給される。これによって、上記信
号Eがロウレベルにされているとき、言い換えるならば
、不良アドレスが書き込まれた状態のとき、上記各排他
的論理和回路EX1ないしEXnの出力信号がロウレベ
ルにされたとき(不良アドレスとメモリアクセスによる
アドレス信号とが一致したとき)、上記予備メモリアレ
イXR−ARYのワード線W′の選択信号と、上記アド
レスデコーダXDCRの欠陥ビットが存在するワード線
の選択動作を禁止する信号ACEを形成する。
しいFnの切断の有/無によって形成さレルハイレベル
/ロウレベルの不良アドレス信号と、アドレスバッファ
XADBから供給される内部アドレス信号axlないし
axnとをそれぞれ受ける排他的論理和(一致不一致)
回路EXIないしEXnと、これらの排他的論理和回路
EXIないしEXnの出力信号を受けるノア(NOR)
ゲート回路G2から構成される。このノアゲート回路G
2には、上記不良アドレスの書き込みの有無を指示する
イネーブル信号Eが供給される。これによって、上記信
号Eがロウレベルにされているとき、言い換えるならば
、不良アドレスが書き込まれた状態のとき、上記各排他
的論理和回路EX1ないしEXnの出力信号がロウレベ
ルにされたとき(不良アドレスとメモリアクセスによる
アドレス信号とが一致したとき)、上記予備メモリアレ
イXR−ARYのワード線W′の選択信号と、上記アド
レスデコーダXDCRの欠陥ビットが存在するワード線
の選択動作を禁止する信号ACEを形成する。
これによって、不良アドレスが書き込まれいてる場合に
のみ、上記予備メモリアレイXR−ARYへの切り換え
が行われる。すなわち、メモリアレイM−ARYに欠陥
ビットが無い場合には、上記ヒユーズ手段F1ないしF
nがいずれも切断されないこととによって、みかけ上ア
ドレス信号axlないしaxnがハイレベルに対応した
不良アドレスを記憶していることになる。しかしながら
、上記ヒユーズ手段FOが切断されないことによって、
イネーブル信号Eがハイレベルにされるため上記アドレ
ス信号が供給されてもノアゲート回路G2の出力信号は
ロウレベルに固定されるものである。上記ノアゲート回
路G2の出力信号は、オアゲート回路G1を介して予備
メモリアレイXR−ARYのワード線W°の選択信号及
びメモリナレイM−ARY側のワード線選択動作を禁止
する信号ACEとされる。
のみ、上記予備メモリアレイXR−ARYへの切り換え
が行われる。すなわち、メモリアレイM−ARYに欠陥
ビットが無い場合には、上記ヒユーズ手段F1ないしF
nがいずれも切断されないこととによって、みかけ上ア
ドレス信号axlないしaxnがハイレベルに対応した
不良アドレスを記憶していることになる。しかしながら
、上記ヒユーズ手段FOが切断されないことによって、
イネーブル信号Eがハイレベルにされるため上記アドレ
ス信号が供給されてもノアゲート回路G2の出力信号は
ロウレベルに固定されるものである。上記ノアゲート回
路G2の出力信号は、オアゲート回路G1を介して予備
メモリアレイXR−ARYのワード線W°の選択信号及
びメモリナレイM−ARY側のワード線選択動作を禁止
する信号ACEとされる。
高電圧検出回路VHは、負荷MO3FETQ11と馬区
動MO3FETQI 2からなるインバータ回路と、負
荷MO3FETQI 3.Ql 5及び駆動MO3FE
TQI 4.Ql 6及び同様なインバータ回路N1か
らなる縦列回路によって構成される。上記初段のインバ
ータ回路は、アドレス端子Aiから供給される高電圧を
検出するために、駆動MO3FETQI 2は、通常の
インバータ回路に駆動MO3FETQI 4.Ql 6
等のコンダクタンスに比べて十分小さく設定される。言
い換えるならば、+5 Vのような比較的低い電圧が供
給されても、そのコンダクタンスが負荷MO3FETQ
IIのコンダクタンスに対して小さくされることによっ
て、ハイレベルの出力信号を形成する。
動MO3FETQI 2からなるインバータ回路と、負
荷MO3FETQI 3.Ql 5及び駆動MO3FE
TQI 4.Ql 6及び同様なインバータ回路N1か
らなる縦列回路によって構成される。上記初段のインバ
ータ回路は、アドレス端子Aiから供給される高電圧を
検出するために、駆動MO3FETQI 2は、通常の
インバータ回路に駆動MO3FETQI 4.Ql 6
等のコンダクタンスに比べて十分小さく設定される。言
い換えるならば、+5 Vのような比較的低い電圧が供
給されても、そのコンダクタンスが負荷MO3FETQ
IIのコンダクタンスに対して小さくされることによっ
て、ハイレベルの出力信号を形成する。
そして、そのゲート電圧が+IOVのような高い電圧に
されたとき、それに応じてそのコンダクタンスが大きく
されて、ロウレベルの出力信号を形成する。MO3FE
TQI 3.Ql 4及びQl5゜Ql6からなるイン
バータ回路及びインバータ回路N1は、上記初段のイン
バータ回路(Qll。
されたとき、それに応じてそのコンダクタンスが大きく
されて、ロウレベルの出力信号を形成する。MO3FE
TQI 3.Ql 4及びQl5゜Ql6からなるイン
バータ回路及びインバータ回路N1は、上記初段のイン
バータ回路(Qll。
Ql2)が、上記のようなロジンクスレッショルド電圧
を持つために、十分なロウレベルの出力信号が得られな
いことから、それを増幅するために設けられる。最終段
のインバータ回路N1の出力端子からは予備メモリアレ
イXR−ARYのワード線W″を強制的に選択状態にす
る信号aビが形成される。この信号ai゛はノアゲート
回路G1の他方の入力に供給される。これによって、上
記アドレス端子Aiを高レベルにすると、自動的に上記
予備メモリアレイXR−ARYのワード線W°の選択信
号及び禁止信号ACEが形成される。
を持つために、十分なロウレベルの出力信号が得られな
いことから、それを増幅するために設けられる。最終段
のインバータ回路N1の出力端子からは予備メモリアレ
イXR−ARYのワード線W″を強制的に選択状態にす
る信号aビが形成される。この信号ai゛はノアゲート
回路G1の他方の入力に供給される。これによって、上
記アドレス端子Aiを高レベルにすると、自動的に上記
予備メモリアレイXR−ARYのワード線W°の選択信
号及び禁止信号ACEが形成される。
この実施例回路の動作を次に説明する。
最初のブロービングにおいてメモリアレイM−ARYの
全ビットに対して論理“0”の書き込みを行う。この前
又は後に、上記アドレス端子Atを上記のような高いレ
ベルにする。これによってMO3FETQI 2のコン
ダクタンスがMO3FETQIIのコンダクタンスに比
べて十分小さくされる結果、その出力信号がロウレベル
になり、上記縦列形態のインバータ回路によって増幅さ
れ上記信号ai′はハイレベルにされる。したがって、
オアゲート回路G1を介して予備メモリアレイXR−A
RYのワード線W゛の選択信号が形成される。書き込み
状態のときには、上記選択信号によってワード線W′の
電位が書き込み高電圧にされるため、上記予備メモリア
レイXR−ARYのワード線に結合されたメモリセルに
対して論理“02を書き込むことができる。
全ビットに対して論理“0”の書き込みを行う。この前
又は後に、上記アドレス端子Atを上記のような高いレ
ベルにする。これによってMO3FETQI 2のコン
ダクタンスがMO3FETQIIのコンダクタンスに比
べて十分小さくされる結果、その出力信号がロウレベル
になり、上記縦列形態のインバータ回路によって増幅さ
れ上記信号ai′はハイレベルにされる。したがって、
オアゲート回路G1を介して予備メモリアレイXR−A
RYのワード線W゛の選択信号が形成される。書き込み
状態のときには、上記選択信号によってワード線W′の
電位が書き込み高電圧にされるため、上記予備メモリア
レイXR−ARYのワード線に結合されたメモリセルに
対して論理“02を書き込むことができる。
このようにして、上記メモリアレイM−ARY及び予備
メモリアレイX R−A R’lの全メモリセルに論理
10゛を書き込んだ後に、ウェハベークが行われる。す
なわち、上記EPROMが形成された半導体ウェハを一
定時間高温中に置く。そして、再びブロービングによっ
てその論理“0”の読み出しテストを行う。ゲート絶縁
膜等の欠陥があるものは、フローティングゲ−[に蓄積
された電荷がリーク電流として失われるため、上記読み
出しテストによってゲート絶縁膜等の欠陥を判定するこ
とができる。このとき、上記予備メモリアレイXR−A
RYのメモリセルに対してもその欠陥の有無を検出する
ことができるから、信顧性の高いデータリテンション保
証が可能になる。
メモリアレイX R−A R’lの全メモリセルに論理
10゛を書き込んだ後に、ウェハベークが行われる。す
なわち、上記EPROMが形成された半導体ウェハを一
定時間高温中に置く。そして、再びブロービングによっ
てその論理“0”の読み出しテストを行う。ゲート絶縁
膜等の欠陥があるものは、フローティングゲ−[に蓄積
された電荷がリーク電流として失われるため、上記読み
出しテストによってゲート絶縁膜等の欠陥を判定するこ
とができる。このとき、上記予備メモリアレイXR−A
RYのメモリセルに対してもその欠陥の有無を検出する
ことができるから、信顧性の高いデータリテンション保
証が可能になる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (1)アドレス端子の高電圧を検出して欠陥救済のため
の予備メモリアレイへの切り換えを行う上記冗長回路を
動作状態にさせること予備メモリアレイへのアクセスが
可能にされる。これによって、予備メモリアレイへの欠
陥ビットの有無を検出することができるという効果が得
られる。
る。すなわち、 (1)アドレス端子の高電圧を検出して欠陥救済のため
の予備メモリアレイへの切り換えを行う上記冗長回路を
動作状態にさせること予備メモリアレイへのアクセスが
可能にされる。これによって、予備メモリアレイへの欠
陥ビットの有無を検出することができるという効果が得
られる。
(2)上記(1)により、EPROMにあっては予備メ
モリアレイを含む全ビットに対してウェハベークを行っ
た後、その読み出しテストを行うことができるから、信
頼性の高いデータリテンション保証が可能にされる。
モリアレイを含む全ビットに対してウェハベークを行っ
た後、その読み出しテストを行うことができるから、信
頼性の高いデータリテンション保証が可能にされる。
(3)ブロービングは従来と同様に上記論理“0′書き
込みと論理“0”の読み出しとの2回にすることができ
るから、ポンディングパッドの表面の針傷を必要最小に
抑えることができるから、ボンダビリティの悪化を防止
することができるという効果が得られる。
込みと論理“0”の読み出しとの2回にすることができ
るから、ポンディングパッドの表面の針傷を必要最小に
抑えることができるから、ボンダビリティの悪化を防止
することができるという効果が得られる。
(4)アドレス端子から多値レベルを供給して上記予備
メモリアレイに対するアクセスを行うことによって外部
端子数を増加させることなく、予備メモリアレイの欠陥
の有無を検出することができるという効果が得られる。
メモリアレイに対するアクセスを行うことによって外部
端子数を増加させることなく、予備メモリアレイの欠陥
の有無を検出することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、不良アドレス
等の記憶回路は、ポリシリコン層を用いたヒユーズ手段
等を電気的に切断するもの等種々の実施形態を採ること
ができるものである。また、上記冗長回路を強制的に動
作状態にさせるための制御信号は、独立した外部端子又
はプローブ検査用のパッドを用い、冗長回路のテストモ
ードを指示する信号として供給され゛るものであっても
よい。さらに、EPROM装置は、周辺回路を0M03
回路により構成されるものであってもよい。この場合に
は、ワード線及びカラムスイッチ選択回路には、高電圧
による書き込み動作を行うため、デコーダの出力信号を
受けて上記のうよな高電圧に変換するレベル変換回路が
設けられるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、不良アドレス
等の記憶回路は、ポリシリコン層を用いたヒユーズ手段
等を電気的に切断するもの等種々の実施形態を採ること
ができるものである。また、上記冗長回路を強制的に動
作状態にさせるための制御信号は、独立した外部端子又
はプローブ検査用のパッドを用い、冗長回路のテストモ
ードを指示する信号として供給され゛るものであっても
よい。さらに、EPROM装置は、周辺回路を0M03
回路により構成されるものであってもよい。この場合に
は、ワード線及びカラムスイッチ選択回路には、高電圧
による書き込み動作を行うため、デコーダの出力信号を
受けて上記のうよな高電圧に変換するレベル変換回路が
設けられるものである。
以上本発明者によってなされた発明をその背景となった
利用分野であるEPROM装置に適用した場合について
説明したが、それに限定されるものではなく、例えば上
記のような欠陥政情方式を採用することを条件としてダ
イナミック型RAM(ランダム・アクセス・メモリ)や
スタティック型RAMや各種ROM(リード・オンリー
・メモリ)等の半導体記憶装置にも同様に利用すること
ができる。さらに、上記EPROM1iやマスクROM
は、1チフプのマイクロコンピュータ等のような半導体
集積回路装置に内蔵されるものであってもよい。
利用分野であるEPROM装置に適用した場合について
説明したが、それに限定されるものではなく、例えば上
記のような欠陥政情方式を採用することを条件としてダ
イナミック型RAM(ランダム・アクセス・メモリ)や
スタティック型RAMや各種ROM(リード・オンリー
・メモリ)等の半導体記憶装置にも同様に利用すること
ができる。さらに、上記EPROM1iやマスクROM
は、1チフプのマイクロコンピュータ等のような半導体
集積回路装置に内蔵されるものであってもよい。
本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、アドレス端子の高電圧を検出して欠陥政
情のための予備メモリアレイへの切り換えを行う上記冗
長回路を動作状態にさせること予備メモリアレイへのア
クセスが可能にされる。これによって、EPROMにあ
っては予備メモリアレイを含む全ビットに対してウェハ
ベークを行ったjk、その読み出し子ストを行うことが
できるから、信頼性の高いデータリテンション保証が可
能にされる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、アドレス端子の高電圧を検出して欠陥政
情のための予備メモリアレイへの切り換えを行う上記冗
長回路を動作状態にさせること予備メモリアレイへのア
クセスが可能にされる。これによって、EPROMにあ
っては予備メモリアレイを含む全ビットに対してウェハ
ベークを行ったjk、その読み出し子ストを行うことが
できるから、信頼性の高いデータリテンション保証が可
能にされる。
第1図は、この発明が適用されたEPROM装置の一実
施例を示す内部構成ブロック図、第2図は、その冗長回
路及び高電圧検出回路の一実施例を示す回路図である。 XADB −DCR・・Xアドレスバッファ・デコーダ
、YADB −DCR・・Yアドレスバッファ・デコー
ダ、M−ARY・・メモリアレイ、DOB・・データ信
号回路、DIB・・データ入力回路、C0NT・・制御
回路、IB・・入力バッファ、AC・・冗長回路、XR
−ARY・・予備メモリアレイ 代理人弁理士 小川 勝馬’ ”””>第1図 第2図
施例を示す内部構成ブロック図、第2図は、その冗長回
路及び高電圧検出回路の一実施例を示す回路図である。 XADB −DCR・・Xアドレスバッファ・デコーダ
、YADB −DCR・・Yアドレスバッファ・デコー
ダ、M−ARY・・メモリアレイ、DOB・・データ信
号回路、DIB・・データ入力回路、C0NT・・制御
回路、IB・・入力バッファ、AC・・冗長回路、XR
−ARY・・予備メモリアレイ 代理人弁理士 小川 勝馬’ ”””>第1図 第2図
Claims (1)
- 【特許請求の範囲】 1、アドレスバッファから供給される内部アドレス信号
と記憶回路によって記憶された不良アドレス信号とを受
けて不良アドレスへのアクセスを検出して予備メモリア
レイに切り換える冗長回路と、外部端子から供給される
信号のレベル又は組み合わせ若しくはデータを検出して
上記冗長回路を動作状態にさせるテスト回路とを含むこ
とを特徴とする半導体記憶装置。 2、上記テスト回路は、アドレス端子から供給される通
常の動作電圧より高いレベルにされた高電圧を検出する
検出回路と、この電圧検出回路を受けて強制的に冗長回
路を動作状態にさせる信号発生回路とからなるものであ
ることを特徴とする特許請求の範囲第1項記載の半導体
記憶装置。 3、上記冗長回路における記憶回路は、レーザー光線の
照射によって選択的にその切断が行われるヒューズ手段
を含むのであることを特徴とする特許請求の範囲第1又
は第2項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61225995A JPS6381700A (ja) | 1986-09-26 | 1986-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61225995A JPS6381700A (ja) | 1986-09-26 | 1986-09-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6381700A true JPS6381700A (ja) | 1988-04-12 |
Family
ID=16838141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61225995A Pending JPS6381700A (ja) | 1986-09-26 | 1986-09-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6381700A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02123591A (ja) * | 1988-11-01 | 1990-05-11 | Hitachi Ltd | ダイナミック型ram |
JPH0358399A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | 半導体記憶装置 |
WO1992006475A1 (en) * | 1990-10-02 | 1992-04-16 | Kabushiki Kaisha Toshiba | Semiconductor memory |
-
1986
- 1986-09-26 JP JP61225995A patent/JPS6381700A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02123591A (ja) * | 1988-11-01 | 1990-05-11 | Hitachi Ltd | ダイナミック型ram |
JPH0358399A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | 半導体記憶装置 |
WO1992006475A1 (en) * | 1990-10-02 | 1992-04-16 | Kabushiki Kaisha Toshiba | Semiconductor memory |
US5430678A (en) * | 1990-10-02 | 1995-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory having redundant cells |
US5432745A (en) * | 1990-10-02 | 1995-07-11 | Kabushiki Kaisha Toshiba | Method for testing a memory device |
JP2619170B2 (ja) * | 1990-10-02 | 1997-06-11 | 株式会社東芝 | 半導体メモリ及びその試験方法 |
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