JPS6380781A - Inverter circuit - Google Patents

Abstract

PURPOSE:To reduce the cost of a circuit by composing an upper arm of an equivalent P-N-P transistor, and composing a lower arm of a FET. CONSTITUTION:An inverter circuit is composed of three modified Darlington transistors 6a-6c and three FETs 7a-7c. The transistors 6a-6c are equivalent P-N-P transistors to form upper arms 10. The three FETs 7a-7c form three lower arms 11. A motor 15 is connected to phase-U-phase-W terminals 12a-12c connected to the connecting points 9a-9c of the inverter circuit to supply power thereto. Thus, when the arm 11 is switched by high frequency, the output is switched by high frequency. Its pulse width is regulated to equivalently regulate the amplitude of the output voltage.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、モータの速度制御等に用いられるインバータ
回路に関し、特に、スイッチング周波数の高いＰＷＭト
ランジスタ・インバータ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an inverter circuit used for controlling the speed of a motor, and more particularly to a PWM transistor inverter circuit with a high switching frequency.

［従来の技術とその問題点］ 従来、モータの速度制御用回路としては、モータの各巻
線に接続されたインバータの入力側にスイッチング・レ
ギュレータを配した回路があった。この回路では、スイ
ッチング・レギュレータのチョッピングによって、イン
バータの直流入力電圧をｖＡ整することにより、インバ
ータを介して３相モータに印加する電圧を調整する。し
かしながら、この回路では、モータのパワーが大きいと
きには、電源のサイズが大きくなるという問題点があっ
た。したがって、トランジスタ・インバータ回路であっ
て、このインバータ回路を構成するトランジスタを半周
期の間に多数回スイッチングさせ、モータに印加する電
圧を等価的に調整するＰＷＭインバータ回路が用いられ
る。三相ブリッジ形ＰＷＭトランジスタ・インバータ回
路の場合、例えば次のような構成であった。すなわち、
３つの上部ア−ムに用いられたＰＮＰトランジスタのエ
ミッタを直流電源の正電位側に接続し、これらのＰＮＰ
トランジスタと対をなす３つの下部アームに用いられた
ＮＰＮトランジスタのエミッタを前記直流電源の負電位
側に接続する。さらに、ＰＮＰトランジスタとＮＰＮト
ランジスタとの互いに対をなすもののコレクタどおしを
接続して、この接続点から電力を負荷に供給する回路で
ある。この回路では、各トランジスタのベースにパルス
幅変調信号を入力し、トランジスタをある周波数でスイ
ッチングさせる。[Prior art and its problems] Conventionally, as a motor speed control circuit, there has been a circuit in which a switching regulator is arranged on the input side of an inverter connected to each winding of the motor. In this circuit, the voltage applied to the three-phase motor via the inverter is adjusted by adjusting the DC input voltage of the inverter to vA by chopping the switching regulator. However, this circuit has a problem in that when the power of the motor is large, the size of the power supply becomes large. Therefore, a PWM inverter circuit, which is a transistor inverter circuit, is used in which the transistors constituting the inverter circuit are switched many times during a half cycle to equivalently adjust the voltage applied to the motor. In the case of a three-phase bridge type PWM transistor inverter circuit, the configuration is as follows, for example. That is,
The emitters of the PNP transistors used in the three upper arms are connected to the positive potential side of the DC power supply, and these PNP
The emitters of the NPN transistors used in the three lower arms forming pairs with the transistors are connected to the negative potential side of the DC power supply. Further, the circuit connects the collectors of a pair of PNP transistors and NPN transistors, and supplies power to a load from this connection point. In this circuit, a pulse width modulation signal is input to the base of each transistor, causing the transistors to switch at a certain frequency.

しかしながら、このインバータ回路のスイッチング周波
数が可聴周波数範囲内の例えば１ｋＨｚ〜２ｋＨｚの周
波数であると、騒音が問題となる。したがって、可聴周
波数範囲外の例えば１５ｋＨｚ前後の高い周波数でスイ
ッチングしたいという要求がある。However, if the switching frequency of this inverter circuit is within the audible frequency range, for example, 1 kHz to 2 kHz, noise becomes a problem. Therefore, there is a demand for switching at a high frequency, for example around 15 kHz, which is outside the audible frequency range.

しかしながら、以上のようなバイポーラ・トランジスタ
を１５ｋＨｚ前後でスイッチングさせると、素子の発熱
が問題となり、高速のスイッチングができない。However, when such a bipolar transistor as described above is switched at around 15 kHz, heat generation of the element becomes a problem, and high-speed switching is not possible.

そこで、高速スイッチングが可能なＦＥＴを使用するこ
とが考えられる。ところが、ＦＥＴについては、現状で
は高耐圧のものは品種が少なく、価格も高い。したがっ
て、上部アームに用いる３石のトランジスタと下部アー
ムに用いる３石のトランジスタとに、ともに高耐圧のＦ
ＥＴを使用すると、高価なインバータ回路となる。Therefore, it is conceivable to use FETs capable of high-speed switching. However, with regard to FETs, currently there are only a few types of high-voltage transistors, and their prices are high. Therefore, both the three transistors used in the upper arm and the three transistors used in the lower arm have a high breakdown voltage.
Using ET results in an expensive inverter circuit.

そこで、高耐圧のＦＥＴを使用することが必要な場合に
は、インバータ回路に、バイポーラ・トランジスタとＦ
ＥＴとを混用することが考えられる。このようなＰＷＭ
トランジスタ・インバータ回路として、上部アームをＦ
ＥＴで構成し、下部アームをバイポーラ・トランジスタ
で構成した回路が考えられる。この回路では、上部アー
ムのＦＥＴには、モータの回転のための矩形波を入力し
、下部アームのバイポーラ・トランジスタにパルス幅変
調をかける。ところが、このような構成にすると、それ
ぞれのトランジスタに電源が必要となるため、コストが
高くなるという問題点がある。Therefore, if it is necessary to use high-voltage FETs, bipolar transistors and FETs should be used in the inverter circuit.
It is possible to use it in combination with ET. This kind of PWM
The upper arm is F as a transistor inverter circuit.
A circuit can be considered in which the lower arm is composed of an ET and a bipolar transistor. In this circuit, a rectangular wave for motor rotation is input to the FET in the upper arm, and pulse width modulation is applied to the bipolar transistor in the lower arm. However, with such a configuration, each transistor requires a power supply, resulting in an increase in cost.

本発明は、以上の点を考慮してなされたものであって、
スイッチング周波数の高いＰＷＭトランジスタ・インバ
ータ回路を低コストで提供することを目的とする。The present invention has been made in consideration of the above points, and includes:
The purpose of the present invention is to provide a PWM transistor inverter circuit with a high switching frequency at low cost.

［問題点を解決するための手段］ 本発明は、上記の目的を達成するために、上部アームを
等価的なＰＮＰＮ上形ンジスタで構成し、下部アームを
ＦＥＴで構成したものである。[Means for Solving the Problems] In order to achieve the above object, the present invention comprises an upper arm made up of an equivalent PNPN upper type transistor, and a lower arm made up of an FET.

［作　用］ 上部アームの等制約ＰＮＰ形トランジスタのベースには
、それぞれモータの回転のための低い周波数の矩形波を
入力し、下部アームのＦＥＴには、それぞれ高い周波数
でパルス幅変調をかける。したがって、このインバータ
回路の出力は、高い周波数でスイッチングされ、パルス
幅を調整することにより、その出力電圧の大きざが等価
的に調整される。すなわち、この出力電圧を例えばモー
タに印加すれば、モータの速度制御をすることができる
。[Function] A low-frequency rectangular wave for motor rotation is input to the bases of the equal-constraint PNP transistors in the upper arm, and pulse width modulation is applied to the FETs in the lower arm at high frequencies. Therefore, the output of this inverter circuit is switched at a high frequency, and by adjusting the pulse width, the magnitude of the output voltage is equivalently adjusted. That is, by applying this output voltage to, for example, a motor, the speed of the motor can be controlled.

：実施例］ 以下、本発明の一実施例を図面に基づいて説明する。:Example] Hereinafter, one embodiment of the present invention will be described based on the drawings.

第１図は、本発明の一実施例を示す回路図である。この
インバータ回路は、三つの変形ダーリントン・トランジ
スタ６ａ、　６ｂ、　６ｃと三つのＦＥＴ７ａ、　７ｂ
、　７Ｃとから構成されている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. This inverter circuit consists of three modified Darlington transistors 6a, 6b, 6c and three FETs 7a, 7b.
, 7C.

これらのうち、三つの変形ダーリントン・トランジスタ
６ａ、　６ｂ、　６ｃは、それぞれＮＰＮトランジスタ
３ａ及びＰＮＰトランジスタ４ａ、ＮＰＮトランジスタ
３ｂ及びＰＮＰトランジスタ４ｂ、　ＮＰＮトランジス
タ３ｃ及びＰＮＰトランジスタ４ｃから構成されている
。すなわち、ＰＮＰトランジスタ４ａ、　４ｂ、　４ｃ
の各ベースが各ベース信号入力端子５ａ、　５ｂ、　５
ｃに接続され、ＰＮＰトランジスタ４ａ、　４ｂ、　４
ｃの各コレクタがＮＰＮトランジスタ３ａ、　３ｂ、　
３ｃの各ベースに接続され、ＮＰＮトランジスタ３ａ、
　３ｂ、　３ｃの各コレクタとＰＮＰトランジスタ４ａ
、　４ｂ、　４ｃの各エミッタとは、ともに直流電源１
の正電位側２ａに接続される。また、ＮＰＮトランジス
タ３ａ、　３ｂ、　３ｃの各エミッタは、それぞれ接続
点９ａ、　９ｂ、　９ｃにて、各ＮＰＮトランジスタ３
ａ、　３ｂ、　３ｃと対をなすＮチャンネル接合型のＦ
Ｅ丁７ａ、　７ｂ、　７ｃの各ドレインに接続される。Among these, the three modified Darlington transistors 6a, 6b, and 6c are respectively composed of an NPN transistor 3a and a PNP transistor 4a, an NPN transistor 3b and a PNP transistor 4b, and an NPN transistor 3c and a PNP transistor 4c. That is, PNP transistors 4a, 4b, 4c
Each base is connected to each base signal input terminal 5a, 5b, 5
PNP transistors 4a, 4b, 4
Each collector of c is an NPN transistor 3a, 3b,
3c, NPN transistors 3a,
Collectors of 3b and 3c and PNP transistor 4a
, 4b, and 4c are all connected to the DC power supply 1.
is connected to the positive potential side 2a of. Further, the emitters of the NPN transistors 3a, 3b, and 3c are connected to each other at connection points 9a, 9b, and 9c, respectively.
N-channel junction type F paired with a, 3b, and 3c
It is connected to each drain of E-7a, 7b, and 7c.

これらのＦ　Ｅ　Ｔ　７ａ、　７ｂ、　７Ｃについては
、また、各ゲートがゲート信号入力端子８ａ。Regarding these FETs 7a, 7b, and 7C, each gate is also a gate signal input terminal 8a.

８ｂ、　８ｃに接続され、その各ソースがともに前記直
流電源１の負電位側２ｂに接続される。8b and 8c, and their respective sources are both connected to the negative potential side 2b of the DC power supply 1.

すなわち、以上のブリッジ形トランジスタ・インバータ
回路において、三つの変形ダーリントン・トランジスタ
６ａ、　６ｂ、　６ｃは、ともに等制約なＰＮＰトラン
ジスタであり、それぞれ三つの上部アーム１０を形成し
ている。また、三つのＦ　Ｅ　Ｔ　７ａ、　７ｂ、　７
ｃは、三つの下部アーム１１を形成している。That is, in the bridge type transistor inverter circuit described above, the three modified Darlington transistors 6a, 6b, and 6c are all equal constrained PNP transistors, and form three upper arms 10, respectively. Also, three FET 7a, 7b, 7
c forms three lower arms 11.

そして、前記接続点９ａ、　９ｂ、　９ｃは、それぞれ
Ｕ相端子１２ａ　、Ｖ相端子１２ｂ及びＷ相端子１２ｃ
に接続され、これらの端子を通してそれぞれモータ１５
のＵ相巻線１６ａ　、Ｖ相巻線１６ｂ及びＷ相巻線１６
ｃに電力が供給される。これらの巻線は、１７を中性点
として、星形に接続された固定子巻線である。The connection points 9a, 9b, and 9c are a U-phase terminal 12a, a V-phase terminal 12b, and a W-phase terminal 12c, respectively.
are connected to the motors 15 through these terminals, respectively.
U phase winding 16a, V phase winding 16b and W phase winding 16
Power is supplied to c. These windings are stator windings connected in a star pattern with 17 as the neutral point.

第２図は、ベース信号入力端子５ａ、　５ｂ、　５ｃ及
びゲート信号入力端子８ａ、　８ｂ、　８ｃに印加され
る信号と、各相端子１２ａ　、　１２ｂ　、　１２ｃに
現れる電圧とを示すタイミング・チャートであり、横軸
は時間を、縦軸は電圧をそれぞれ表わす。FIG. 2 is a timing chart showing the signals applied to the base signal input terminals 5a, 5b, 5c and the gate signal input terminals 8a, 8b, 8c, and the voltages appearing at each phase terminal 12a, 12b, 12c. , the horizontal axis represents time, and the vertical axis represents voltage.

１周期は、均等に分けられた６つのモードからなる。ベ
ース信号入力端子５ａに印加される信号は、モード１と
モード２の期間のみＬレベルになり、この期間のみ変形
ダーリントン・トランジスタ６ａがＯＮになる。同様に
、ベース信号入力端子５ｂ、　５ｃに印加される信号は
、それぞれモード３及びモード４の期間、モード５及び
モード６の期間のみＬレベルになり、それぞれの期間の
み変形ダーリントン・トランジスタ６ｂ。One cycle consists of six equally divided modes. The signal applied to the base signal input terminal 5a is at L level only during mode 1 and mode 2, and the modified Darlington transistor 6a is turned on only during this period. Similarly, the signals applied to base signal input terminals 5b and 5c are at L level only during modes 3 and 4, mode 5 and mode 6, respectively, and the modified Darlington transistor 6b is applied only during each period.

６ＣがＯＮになる。一方、ゲート信号入力端子８ａに印
加される信号は、１５ｋＨｚ前後の高い周波数で０Ｎ−
ＯＦＦするパルス幅変調された信号であって、モード４
と七−ド５の期間のみＨレベルになり、この期間のみＦ
　Ｅ　Ｔ　７ａがＯＮになる。同様に、ゲート信号入力
端子８ｂ、　８ｃに印加される信号は、それぞれモード
１及びモード６の期間、モード２及びモード３の期間の
みＨレベルになり、それぞれの期間のみＦ　Ｅ　Ｔ　７
ｂ。6C turns ON. On the other hand, the signal applied to the gate signal input terminal 8a is 0N- at a high frequency of around 15kHz.
OFF pulse width modulated signal, mode 4
It becomes H level only during the 7th and 5th period, and F only during this period.
E T 7a turns ON. Similarly, the signals applied to the gate signal input terminals 8b and 8c are at H level only during the periods of mode 1 and mode 6, and during the periods of mode 2 and mode 3, respectively.
b.

７ＣがＯＮになる。7C turns ON.

したがって、例えば、モード１の期間には、モータ電流
は、直流電源１の正電位側２ａから、変形ダーリントン
・トランジスタ６ａ、接続点９ａ。Thus, for example, during mode 1, the motor current flows from the positive potential side 2a of the DC power supply 1 to the modified Darlington transistor 6a to the connection point 9a.

Ｕ相端子１２ａ　、　Ｕ相巻線１６ａ１中性点１７、Ｖ
相巻線１６ｂ　、Ｖ相端子１２ｂ１接続点９ｂ及びＦＥ
Ｔγｂを順次経由して、前記直流電源１の負電位側２ｂ
に流れる。この電流は、１５ｋＨｚ前後のパルス状の電
流である。したがって、Ｕ相端子１２ａ、ｖ相端子１２
１１及びＷ相端子１２ｃに現れる電圧は、中性点１７を
基準として、それぞれパルス状の正の電圧、パルス状の
負の電圧及び○となる。他のモードにおいても、同様に
パルス状の電圧が現れ、第２図に示したようなタイミン
グ・チャートとなる。U phase terminal 12a, U phase winding 16a1 neutral point 17, V
Phase winding 16b, V phase terminal 12b1 connection point 9b and FE
The negative potential side 2b of the DC power supply 1 sequentially passes through Tγb.
flows to This current is a pulsed current of around 15 kHz. Therefore, the U-phase terminal 12a, the v-phase terminal 12
11 and the W-phase terminal 12c are a pulsed positive voltage, a pulsed negative voltage, and ◯, respectively, with the neutral point 17 as a reference. In other modes as well, a pulse-like voltage appears similarly, resulting in a timing chart as shown in FIG.

このとき、Ｖ相端子１２ｂに現れる電圧の位相は、Ｕ相
端子１２ａに現れる電圧より、１２０゜遅れている。ま
た、Ｗ１ｆＪ端子１２ｃに現れる電圧の位相は、Ｖ相端
子１２ｂに現れる電圧より、１２０”遅れている。した
がって、モータ１５の各相巻線に印加される電圧は、そ
れぞれ１２０゜の位相差を有するから、固定子巻線は、
回転磁界を形成し、モータ１５を回転させることができ
る。さらに、その電圧がパルス幅変調されているため、
そのパルス幅を調整することにより、モータ１５の回転
速度を調整することができる。At this time, the phase of the voltage appearing at the V-phase terminal 12b lags the voltage appearing at the U-phase terminal 12a by 120°. Further, the phase of the voltage appearing at the W1fJ terminal 12c is delayed by 120" from the voltage appearing at the V-phase terminal 12b. Therefore, the voltages applied to each phase winding of the motor 15 have a phase difference of 120 degrees. Since it has, the stator winding is
A rotating magnetic field can be formed to rotate the motor 15. Furthermore, since that voltage is pulse width modulated,
By adjusting the pulse width, the rotation speed of the motor 15 can be adjusted.

なお、以上の説明では、Ｆ　Ｅ　Ｔ　７ａ、　７ｂ、　
７ｃは、Ｎチャンネル接合型としたが、これに代えて、
ＭＯＳＦＥＴを用いるようにしてもよい。In addition, in the above explanation, FET 7a, 7b,
7c was an N-channel junction type, but instead of this,
A MOSFET may also be used.

また、各トランジスタ３ａ、　３ｂ、　３ｃ及び各ＦＥ
Ｔ７ａ、　７ｂ、　７ｃにおいて、逆電圧が印加されて
これらの素子が破壊されることを防止するために、外付
又は内蔵のダイオードを素子に並列に接続することは、
当然であるので図示していない。In addition, each transistor 3a, 3b, 3c and each FE
In T7a, 7b, and 7c, connecting external or built-in diodes in parallel to the elements in order to prevent these elements from being destroyed by applying a reverse voltage is
Since this is obvious, it is not shown.

以上は、三相モータの場合を説明したが、ファンモータ
等の二相モータ等に用いるインバータ回路の場合には、
上部アーム及び下部アームを、それぞれ二つづつにして
もよい。The above explained the case of a three-phase motor, but in the case of an inverter circuit used for a two-phase motor such as a fan motor,
There may be two upper arms and two lower arms.

［発明の効果］ 以上に詳細に説明したように、本発明のインバータ回路
においては、基本的にはバイポーラ・トランジスタを使
っておいて、やむを得ないところだけにＦＥＴを使うよ
うにしているため、使用するＦＥＴの数を低減すること
ができるから、スイッチング周波数の高いＰＷＭ　トラ
ンジスタ・インバータ回路を低コストで提供することが
できる。[Effects of the Invention] As explained in detail above, the inverter circuit of the present invention basically uses bipolar transistors and uses FETs only where it is unavoidable. Since the number of FETs used can be reduced, a PWM transistor inverter circuit with a high switching frequency can be provided at low cost.

また、上部アームを等制約にＰＮＰＮ上形ンジスタで構
成し、下部アームをＦＥＴで構成して、ＰＮＰＮ上形ン
ジスタのエミッタを共通にし、ＦＥＴのソースを共通に
しているから、一つの電源だけでＦＥＴのゲート及びト
ランジスタのベースを駆動することができる効果がある
。In addition, the upper arm is made up of PNPN upper type transistors with equal constraints, and the lower arm is made up of FETs, and the emitters of the PNPN upper type transistors are shared, and the source of the FETs is shared, so only one power supply is required. This has the effect of driving the gate of the FET and the base of the transistor.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す回路図、第２図は前回
の動作を示すタイミング・チャ・−トである。 符号の説明 １・・・直流電源、６ａ、　６ｂ、　６ｃ・・・変形ダ
ーリントン・トランジスタ、７ａ、　７ｂ、　７Ｃ−Ｆ
　Ｅ　Ｔ　、　１０．、、上部アーム、１１・・・下部
アーム、１５・・・モータ。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart showing the previous operation. Explanation of symbols 1...DC power supply, 6a, 6b, 6c...Modified Darlington transistor, 7a, 7b, 7C-F
ET, 10. ,, upper arm, 11... lower arm, 15... motor.

Claims (1)

【特許請求の範囲】[Claims] １、複数の上部アームの一端側を直流電源の正電位側に
接続し、前記上部アームと対をなす複数の下部アームの
一端側を前記直流電源の負電位側に接続し、前記上部ア
ームと前記下部アームとの互いに対をなすものの他端側
どおしを接続して、この接続点から電力を負荷に供給す
るブリッジ形トランジスタ・インバータ回路において、
前記上部アームを等価的なＰＮＰ形トランジスタで構成
し、前記下部アームをＦＥＴで構成したことを特徴とす
るインバータ回路。1. Connect one end side of a plurality of upper arms to the positive potential side of a DC power supply, connect one end side of a plurality of lower arms that are paired with the upper arm to a negative potential side of the DC power supply, and connect the upper arm to the negative potential side of the DC power supply. In a bridge type transistor inverter circuit that connects the other ends of the pair with the lower arm and supplies power to a load from this connection point,
An inverter circuit characterized in that the upper arm is composed of an equivalent PNP type transistor, and the lower arm is composed of an FET.