JPS6379424A - Bit serial error correction decoder - Google Patents
Bit serial error correction decoderInfo
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- JPS6379424A JPS6379424A JP22540386A JP22540386A JPS6379424A JP S6379424 A JPS6379424 A JP S6379424A JP 22540386 A JP22540386 A JP 22540386A JP 22540386 A JP22540386 A JP 22540386A JP S6379424 A JPS6379424 A JP S6379424A
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- Error Detection And Correction (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタルデータの伝送あるいは蓄積などによ
ってデータに生じた誤りを自動的に訂正する誤り訂正復
号化装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an error correction decoding device that automatically corrects errors occurring in data due to transmission or storage of digital data.
（従来の技術）
ディジタルデータの伝送あるいは蓄積などに−よって生
じる誤りは、伝送路上の雑音あるいは蓄積媒体の物理的
な欠陥によるものが多いことが認められている。従来、
そのような雑音や欠陥の影響から逃れるために、データ
を送る側ではデータをいくつかの情報シンボルに区切り
、各シンボルに対して予め決められた順序でもって変換
を施し冗長度を付加してから、伝送路上あるいは蓄積媒
体に送り出し、データを受ける側では、伝送路あるいは
蓄積媒体から送られてきた受信信号系列に含まれる前記
冗長度をもとにして、各シンボルの誤りを検出し訂正す
るという方式を採用している。(Prior Art) It is recognized that errors caused by the transmission or storage of digital data are often caused by noise on the transmission path or physical defects in the storage medium. Conventionally,
In order to avoid the effects of such noise and defects, the data sending side divides the data into several information symbols, transforms each symbol in a predetermined order, and adds redundancy. , the data is sent to a transmission path or storage medium, and on the receiving side, errors in each symbol are detected and corrected based on the redundancy included in the received signal sequence sent from the transmission path or storage medium. method is adopted.
情報シンボルに変換を施し冗長ビット列を付加する方法
および変換されて冗長ビット列の付加された受信信号列
からもとの情報シンボルを復元する方法として従来一般
によく知られ利用されているものに、それぞれ畳み込み
符号やトレリス符号などの本符号を用いる方法及び逐次
復号アルゴリズムを用いる方法がある。本発明は一般的
な本符号と逐次復号アルゴリズムについて適用できるが
、以下では説明の都合上、本符号については畳み込み符
号と呼ばれる符号に限定し、逐次復号アルゴリズムにつ
いてはファンアルゴリズムと呼ばれるアルゴリズムに限
定して説明を行う。本符号及び逐次復号アルゴリズムに
ついての詳細は例えば、（株）昭晃堂から１９７３年に
発行された刊行物［符号理論］に詳しく述べられている
。なお、ファンアルゴリズムは米国人ファン（Ｒ，Ｍ、
Ｆａｎｏ）が考案したもので、１９６３年に未国電気電
子工学会の情報理論に関する論文誌の第９巻６４〜７４
項（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｏｎ Ｉｎｆｏ
ｒｍａｔｉｏｎ Ｔｈｅｏｒｙ、 ＩＴ−９，ｐｐ、６
４−７４）に「アヒューリスチックデス力ッションオブ
プロバビリスチック デコーデ ィ ン グ（Ａ Ｈｅ
ｕｒｉｓｔｉｃ ＤｉｓｃｕｓｓｉｏｎｏｆＰｒｏｂａ
ｂｉｌｉｓｔｉｃ Ｄｅｃｏｎｄｉｎｇ月という題名で
掲載された論文の中で述べられている。Convolution is a method of converting an information symbol to add a redundant bit string, and a method of restoring the original information symbol from a received signal string that has been converted and has a redundant bit string added to it. There are methods using regular codes such as codes and trellis codes, and methods using sequential decoding algorithms. Although the present invention can be applied to general present codes and sequential decoding algorithms, for convenience of explanation below, the present codes will be limited to codes called convolutional codes, and the sequential decoding algorithms will be limited to algorithms called fan algorithms. I will explain. The details of this code and the sequential decoding algorithm are described in detail in the publication [Coding Theory] published by Shokodo Co., Ltd. in 1973, for example. The fan algorithm is based on American fans (R, M,
Fano), and was published in 1963 in the Journal of Information Theory of the Japan Institute of Electrical and Electronics Engineers, Vol. 9, 64-74.
IEEE Transaction Info
rmation Theory, IT-9, pp, 6
4-74), “Aheuristic Death Force of Probabilistic Decoding (A He
Uristic Discussion of Proba
This is described in a paper titled bilistic deconding.
これらの方法のうち情報シンボルに変換を施し冗長ビッ
ト列を付加する方法について簡潔に述べれば、誤り訂正
符号化装置（以下では単に符号器ともいう）は、例えば
シフトレジスタのような、内部状態を保持するための回
路を持ち、入力される情報シンボルに依存して、予め決
められた方法で内部状態を変更する。内部状態を保持す
る回路としてシフトレジスタを用いている場合には、情
報シンボルをシフトレジスタに入力することによって内
部状態を変更する。一方、符号器は、内部状態を予め決
められた関数発生器に入力して冗長ビット列を発生し、
その冗長ビット列を符号シンボルに付加したものを符号
シンボルとする。符号器から出力された符号シンボルは
伝送路を通って、あるいは蓄積媒体に一旦記録・再生さ
れた後、復号器に送られる。復号器の受は取ったアナロ
グ受信信号をディジタル化して得られる受信信号は、伝
送路上の雑音あるいは蓄積媒体の物理的な欠陥によって
生じた誤りにより、必ずしも送られた符号ビットとは一
致しない。Of these methods, the method of converting information symbols and adding redundant bit strings will be briefly described. An error correction encoding device (hereinafter also simply referred to as an encoder) is a system that maintains an internal state, such as a shift register. It has a circuit to change its internal state in a predetermined manner depending on the input information symbol. When a shift register is used as a circuit for holding the internal state, the internal state is changed by inputting information symbols to the shift register. On the other hand, the encoder generates a redundant bit string by inputting the internal state to a predetermined function generator,
A code symbol is obtained by adding the redundant bit string to a code symbol. The coded symbols output from the encoder are sent to the decoder through a transmission path or once recorded and reproduced on a storage medium. The received signal obtained by digitizing the analog received signal received by the decoder does not necessarily match the transmitted code bits due to errors caused by noise on the transmission path or physical defects in the storage medium.
受信信号列から情報を逐次復号アルゴリズムによって復
元する方法について簡単に述べれば、誤り訂正復号化装
置（以下では単に復号器ともいう）は、対応する符号器
と同一の機能を有する回路（以下では符号器複製という
）を内部に持っており、例えば情報シンボルの長さが２
ビットならば００．０１．１０．１１の４通りのすべて
の可能なビット列を符号器複製にそれぞれ入力したとき
の符号器複製の出力ビット列を受信信号列とそれぞれ比
較して、受信信号列に最も近い符号シンボルを与える情
報シンボルを送られた情報シンボルだと推定する。近さ
の尺度としては、一般に、次式で定義されるファン尤度
と呼ばれる尤度が用いられる。To briefly describe the method of restoring information from a received signal sequence using a sequential decoding algorithm, an error correction decoding device (hereinafter simply referred to as a decoder) is a circuit having the same function as a corresponding encoder (hereinafter referred to as a coder). For example, the length of the information symbol is 2.
In the case of bits, all four possible bit strings of 00.01.10.11 are input to the encoder duplication, and the output bit strings of the encoder duplication are compared with the received signal sequence. The information symbol that gives a close code symbol is estimated to be the sent information symbol. As a measure of closeness, a likelihood called a fan likelihood defined by the following equation is generally used.
λ＝１ｏｇ２（ｐ（ｙｌｘ）／ｐ（ｙ））−Ｂここでｐ
（ｙ）は受信信号がｙである確率を、ｐ（ｙｌｘ）は符
号ピッ）ｘが送られた下で復号器が受信信号ｙを受は取
る確率である。また、Ｂはバイアスと呼ばれる固有な値
で予めシミュレーションなどによって最適な値を決めて
おく。なお、ファン尤度は実数値であるが、実際には装
置化の都合上ファン尤度にほぼ比例した整数値で近似し
たものを用いる。λ=1og2(p(ylx)/p(y))-B where p
(y) is the probability that the received signal is y, and p(ylx) is the probability that the decoder receives the received signal y when the code pixel x is sent. Further, B is a unique value called a bias, and an optimal value is determined in advance through simulation or the like. Although the fan likelihood is a real value, in reality, for convenience of device implementation, an approximate integer value approximately proportional to the fan likelihood is used.
ファンアルゴリズムでは、基本的には、ファン尤度の累
積尤度が最も大きくなる情報シンボル列を送られた情報
シンボル列だと判定してゆく。もっとも、伝送路上の雑
音が強いときには、受信信号に誤りが多発し、間違った
情報シンボルを送られた情報シンボルだと判定してしま
う可能性があるのだが、もし復号器が一旦誤った判定を
した場合には、それ以後の符号器複製の内部状態が符号
器の内部状態と食い違い、それ以後は復号器がファノ尤
度の大きな情報シンボルを見つけようとしてもなかなか
見つからなくなるので、過去において誤った判定を行っ
たことが検出できる。従って、逐次復号アルゴリズムで
は、復号器がファノ尤度の大きな情報シンボルを見つけ
にくくなると、過去において誤った判定を行ったと判定
して、符号器複製の内部状態を過去の状態に戻した後、
過去において選んだ情報シンボルの次にファノ尤度の大
きな情報シンボルを送られた情報シンボルだと判定して
復号化をやり直す。ただし、次に大きな情報シンボルを
児つけ出そうとしても、すでに探索済みで、見つけるこ
とができなければ、もう一つ過去の状態に戻って同様の
操作を行う。復号器が過去において誤った判定を行った
と判１析する厳密な基準については前記文献に述べられ
ている。In the fan algorithm, basically, the information symbol string with the largest cumulative fan likelihood is determined to be the transmitted information symbol string. However, when there is strong noise on the transmission path, there will be many errors in the received signal, and there is a possibility that the wrong information symbol will be determined to be the sent information symbol. In this case, the internal state of subsequent encoder copies will be inconsistent with the encoder's internal state, and from then on, even if the decoder tries to find an information symbol with a large Fano likelihood, it will be difficult to find it. It can be detected that the judgment has been made. Therefore, in the sequential decoding algorithm, when the decoder becomes difficult to find an information symbol with a large Fano likelihood, it determines that it has made an incorrect decision in the past, and after returning the internal state of the encoder replica to the past state,
The information symbol with the next largest Fano likelihood after the information symbol selected in the past is determined to be the transmitted information symbol, and the decoding is redone. However, even if you try to find the next big information symbol, if you cannot find it because it has already been searched, you will go back to the previous state and perform the same operation. Strict criteria for determining whether the decoder has made incorrect decisions in the past are described in the above literature.
なお、逐次復号アルゴリズムでは、そのような施行錯誤
を繰り返して復号化を行うために、−旦出力した復号結
果が後で変更される可能性があるから、復号器の復号結
果を装置の外部に出力するときにはバッファを介して行
う必要がある。In addition, in the sequential decoding algorithm, since the decoding is performed by repeating such trial and error, there is a possibility that the decoding result output once will be changed later. When outputting, it is necessary to use a buffer.
なお、ファンアルゴリズムでは、一つの情報シンボルの
ビット表現が長くなって探索すべき情報シンボルの種類
が多くなると、ファノ尤度を比較する手数が多くなり実
用的でない。例えば情報シンボルの長さが１ビットであ
ればＯと１の２通りの情報シンボルのファノ尤度を比較
すればよいが、情報シンボルの長さが８ビットであると
２５６通りもの情報シンボルの尤度を比較しなければな
らない。Note that in the Fan algorithm, when the bit representation of one information symbol becomes long and the number of types of information symbols to be searched increases, the number of steps to compare the Fano likelihood increases, making it impractical. For example, if the length of the information symbol is 1 bit, it is sufficient to compare the Fano likelihood of two types of information symbols, O and 1, but if the length of the information symbol is 8 bits, the likelihood of 256 types of information symbols can be compared. You have to compare the degrees.
このため実際には、一般に、尤度の大小を比較せずに予
め決められた優先順位で強制的に送られた情報シンボル
を選んで行く方法が用いられる。例えば情報シンボルの
長さが２ビットのときには、まず００が送られらた情報
シンボルだと仮定し、その仮定が不確かそうなら次に０
１．１０．１１という順序で情報シンボルを選んでゆく
。この方法は米国人ガラガー（Ｒｏｂｅｒｔ Ｇ、 Ｇ
ａｌｌａｇｅｒ）が考案したファンアルゴリズムの改良
版で、詳細は１９６８年に米国でジョンワイレイアンド
サンズ（株）（Ｊｏｈｎ Ｗｉｌｅｙ ＆ ５ｏｎｓ、
Ｉｎｃ）から出版されたガラガー著［インフォメーシ
ョンセオリーアンドリライアブルコミュニケーション（
Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｏｅｒｙ ａｎｄ
Ｒｅ１ｉａｂｌｅ Ｃｏｍｍｕｎｉ−ｃａｔｉｏｎ
） Ｊに示されている。以下ではガラガーの方法をガラ
ガーの改良ファンアルゴリズムと呼ぶ。For this reason, in practice, a method is generally used in which information symbols that are forcibly transmitted are selected in a predetermined priority order without comparing the magnitude of likelihood. For example, when the length of an information symbol is 2 bits, it is assumed that 00 is the transmitted information symbol, and if that assumption seems uncertain, then 0
Information symbols are selected in the order of 1.10.11. This method was developed by American Robert Gallagher (Robert G.
This is an improved version of the fan algorithm devised by John Wiley & Sons Co., Ltd. (John Wiley & Sons, Inc.) in the United States in 1968.
Information Theory and Reliable Communication (Information Theory and Reliable Communication) by Gallagher, published by Inc.
Information
Reliable Communication
) shown in J. In the following, Gallagher's method will be referred to as Gallagher's improved fan algorithm.
もっとも、ガラガーの改良ファンアルゴリズムでは、正
しいと仮定した情報シンボルがどの程度受信信号列に近
いかを無視して予め固定された優先順位で情報シンボル
を選んでゆくために、最初に正しいと仮定した情報シン
ボルが正しくないという場合が多いので、情報シンボル
を修正する手数が多くなる。そこで実際には、組織符号
やクイックルックイン符号と呼ばれる特殊な符号が用い
られる。組織符号というのは、情報シンボルにパリティ
を付は加えて符号シンボルを構成する符号であるから、
受信信号から直接にある程度正確に情報シンボルを推定
することができる。したがって予め決められた順序では
なく、受信信号から直接に推定された情報シンボルに近
いものから順に選んでゆけば、送られた可能性の高い情
報シンボルから順に選んでゆけるので後で情報シンボル
を修正する手数が少なくて済む。なお組織符号以外の符
号は非組織符号と呼ばれる。クイックルックイン符号と
いう符号は非組織符号であるが、ＭＬ織符号とほぼ同様
、受信信号と過去の受信信号の最上位ビットとのビット
ごとの排他的論理和をとることによって、受信信号がら
情報シンボルを簡単に推定することができるものである
。ただし、組織符号やクイックルックイン符号は符号の
構造が制限されるため一般の非組織符号に比べて誤り訂
正能力が低い。However, in Gallagher's improved fan algorithm, in order to ignore how close the information symbol assumed to be correct is to the received signal sequence and select information symbols in a pre-fixed priority order, it is assumed that the information symbol is correct at the beginning. Since the information symbols are often incorrect, it takes a lot of effort to correct the information symbols. Therefore, special codes called systematic codes and quick look-in codes are actually used. A systematic code is a code in which parity is added to an information symbol to form a code symbol.
Information symbols can be estimated directly from the received signal with some degree of accuracy. Therefore, if you select information symbols that are closest to the information symbols estimated directly from the received signal instead of in a predetermined order, you can correct the information symbols later because you can select the information symbols that are most likely to have been sent. It takes less effort. Note that codes other than systematic codes are called non-systematic codes. The quick look-in code is an unsystematic code, but similar to the ML weave code, it extracts information from the received signal by performing a bit-by-bit exclusive OR of the most significant bit of the received signal and the past received signal. This allows symbols to be easily estimated. However, systematic codes and quick look-in codes have a lower error correction ability than general non-systematic codes because the code structure is limited.
さて、上記のような情報シンボルの符号化及び復号化を
実行するための誤り訂正符号化装置及び誤り訂正復号化
装置は、例えば米国人ジョージ、デビットーフオ一二イ
ジュニア（Ｇｅｏｒｇｅ Ｄａｖｉｄ Ｆｏｒｎｅｙ。Now, an error correction encoding device and an error correction decoding device for encoding and decoding information symbols as described above were developed by, for example, American George David Forney, Jr.
Ｊｒ、）の米国特許第３．６６５．３９６に記されてい
るような回路で実現できる。This can be accomplished with a circuit such as that described in U.S. Pat. No. 3,665,396 by J.
（発明が解決しようとする問題点）
しかしながら従来の７オノアルゴリズムを採用した誤り
訂正復号化装置では、すべての可能な情報シンボルのう
ちでファノ尤度の最も大きなシンボルを送られた情報シ
ンボルと判定していたので、情報シンボルのビット表現
が長くなると可能な情報シンボルの数が多くなり、ファ
ノ尤度が最大となる情報シンボルを求めるための演算量
が増大してしまう。例えば、情報シンボルの長さが１ビ
ットであれば可能な情報シンボルはＯｌｌの２通りしか
ないので１回の比較演算で情報シンボルの判定が行える
が、情報シンボルの長さが３ビットになると可能な情報
シンボルは０００．００１．・・・１１１の８通りもあ
るので情報シンボルの判定には少なくとも７（＝８−１
）回の比較演算が必要となる。また従来のガラガーの改
良ファンアルゴリズムを採用した誤り訂正装置で非組織
符号を扱おうとすると、情報シンボルのファノ尤度によ
らず予め固定した順序で判定を行うので、情報シンボル
のビット表現が長いときには間違った情報シンボルを送
信された情報シンボルであると間違って判定してしまう
ことが多く、例えば情報シンボルの長さが３ビットのと
きには受信信号に誤りが無い場合でも正しい情報シンボ
ルを選ぶまでに平均４（： ８／２）同程度間違った情
報シンボルを送信された情報シンボルであると判定して
しまう。すなわち、従来の誤り訂正装置では、情報シン
ボルのビット表現が長くなると高速な復号化が実行出来
ないという欠点があった。(Problem to be Solved by the Invention) However, in an error correction decoding device that employs the conventional 7-ono algorithm, the symbol with the largest Fano likelihood among all possible information symbols is determined to be the transmitted information symbol. Therefore, as the bit representation of an information symbol becomes longer, the number of possible information symbols increases, and the amount of calculations required to find the information symbol with the maximum Fano likelihood increases. For example, if the length of the information symbol is 1 bit, there are only two possible information symbols (Oll), so the information symbol can be determined with one comparison operation, but this is possible if the length of the information symbol is 3 bits. The information symbol is 000.001. ...There are 8 ways of 111, so at least 7 (=8-1) is needed to determine the information symbol.
) comparison operations are required. Furthermore, when an error correction device that employs the conventional Gallagher improved Fan algorithm attempts to handle unsystematic codes, judgments are made in a pre-fixed order regardless of the Fano likelihood of information symbols, so when the bit representation of an information symbol is long, It is often the case that a wrong information symbol is mistakenly determined to be a transmitted information symbol. For example, when the length of an information symbol is 3 bits, it takes an average 4 (: 8/2) An information symbol that is incorrect to the same extent is determined to be the transmitted information symbol. That is, the conventional error correction apparatus has a drawback that high-speed decoding cannot be performed when the bit representation of an information symbol becomes long.
ところがコンピュータと通信とが融合したシステムによ
って構築される今日の情報化社会においては、大量の情
報を誤りなくかつ高速に伝送することが要求される。However, in today's information society built on systems that integrate computers and communications, it is required to transmit large amounts of information without errors and at high speed.
本発明の目的は従来の誤り訂正復号化装置の上記欠点を
取り除き、情報シンボルのビット表現が長くなっても高
速な復号化が実行できるような誤り訂正装置を提供する
ことにある。An object of the present invention is to eliminate the above-mentioned drawbacks of conventional error correction decoding devices and to provide an error correction device that can perform high-speed decoding even if the bit representation of an information symbol becomes long.
（問題点を解決するための手段）
本発明は、順に入力されてくる情報シンボルを状態保持
回路に保持し状態保持回路の内部状態を関数発生器に入
力して得られた冗長ビットを情報シンボルに付加してこ
れを符号シンボルとして出力する誤り訂正符号化装置に
対応する誤り訂正復号化装置であって、情報シンボルの
ビット表現を１ビットずつシリアルに入力する機能と、
状態保持回路に保持された情報ビット系列を関数発生器
に入力して得られる冗長ビットと入力された情報ビット
とをそれぞれ１ビットづつシリアルに出力する機能とを
前記誤り訂正符号化装置に付加した符号化装置複製と、
符号化装置複製の出力すべき正しい符号ビットが符号シ
ンボルの第何ビット目に位置するかを算出するカウンタ
と、符号化装置複製の出力すべき正しい符号ビットが情
報ビットと冗長ビットのどちらのビットかをカウンタの
値に応じて識別する識別器と、識別器の出力に従って情
報ビットと冗長ビットを選択して符号器複製の最終的な
出力ビットを選択するセレクタとを具備し、情報シンボ
ルの尤度をビット単位に求めて逐次的に情報シンボルの
ビット表現を推定することにより、尤度の大きな情報シ
ンボルを選び出すことを特徴とする。(Means for Solving the Problems) The present invention stores sequentially input information symbols in a state holding circuit, inputs the internal state of the state holding circuit to a function generator, and uses redundant bits obtained as information symbols. An error correction decoding device corresponding to an error correction coding device that adds the information symbol to the code symbol and outputs it as a code symbol, the error correction decoding device having a function of serially inputting the bit representation of the information symbol one bit at a time;
A function is added to the error correction encoding device to serially output redundant bits obtained by inputting the information bit sequence held in the state holding circuit to a function generator and the input information bits one bit at a time. encoder replication;
A counter that calculates the position of the correct code bit in the code symbol to be output by the encoder duplicate, and whether the correct code bit to be output by the encoder duplicate is an information bit or a redundant bit. The information symbol has a discriminator that identifies the information symbol according to the value of the counter, and a selector that selects information bits and redundant bits according to the output of the discriminator to select the final output bits of the encoder replication. The method is characterized in that an information symbol with a large likelihood is selected by determining the degree in bit units and sequentially estimating the bit representation of the information symbol.
（作用）
従来から広く利用されている畳み込み符号のような本符
号では情報シンボルのビット長は情報シンボルの位置に
依らず一定である。ところが、情報シンボルのビット長
が一定でないような符号に対しても、ファンアルゴリズ
ムなどの従来から用いられてきた復号化法を利用して復
号を行うことは原理的には可能である。もっとも、情報
シンボルのビット長が一定でないような符号では一般に
符号化の際に情報１ビット当たりに付加される冗長ビッ
トの数が情報ビットの位置に依って異なる結果、誤り訂
正能力も情報ビットの位置によって異なってしまう。こ
のため、データ伝送のようにどの情報ビットにも等しい
誤り訂正能力が必要な用途では、情報シンボルのビット
長が一定でないような符号は利用されなかった。これに
対して本発明の基本的な原理は、符号器において情報シ
ンボルのビット長が一定であるような符号を用いるもの
の、復号器においてはその符号をそれと等価で情報シン
ボルのビット長が一定でないような符号と見なして復号
化するところにある。もし、情報シンボルのビット長が
一定であるような符号をその符号と等価で情報シンボル
のビット長が一定て゛ないような符号と見なすことが可
能で、しかもその等価な符号の情報シンボルのビット長
がもとの符号のビット長よりも小さければ、情報シンボ
ルのビット長が一定でないような符号と見なして復号化
することによって、情報ビットを１ビット復号するのに
つき必要な比較演算の回数を少なくできるので従来方式
よりも高速に復号化することが可能となる。(Operation) In this code, such as the convolutional code that has been widely used in the past, the bit length of the information symbol is constant regardless of the position of the information symbol. However, it is theoretically possible to decode codes in which the bit length of information symbols is not constant using conventionally used decoding methods such as the fan algorithm. However, in codes where the bit length of the information symbol is not constant, the number of redundant bits added per information bit during encoding generally varies depending on the position of the information bit, so the error correction ability also varies depending on the information bit. It varies depending on the location. For this reason, codes in which the bit length of information symbols is not constant have not been used in applications such as data transmission that require equal error correction capability for all information bits. In contrast, the basic principle of the present invention is that although the encoder uses a code in which the bit length of the information symbol is constant, the decoder uses the code equivalently and the bit length of the information symbol is not constant. It is decoded by considering it as a code like this. If a code in which the bit length of the information symbol is constant can be regarded as an equivalent code in which the bit length of the information symbol is not constant, and if the bit length of the information symbol of the equivalent code is If the bit length is smaller than the original code, the number of comparison operations required to decode one information bit can be reduced by decoding it as a code in which the bit length of the information symbol is not constant. Therefore, it is possible to decode faster than the conventional method.
もっともこの方法は全ての本符号に対して適用できるわ
けではないが、少なくとも工学的に重要な組織符号には
適用できる。組織符号とは、既に述べたように情報シン
ボルのビット表現に冗長ビットあるいは冗長ビット列を
付加して符号シンボルを構成する符号である。組織符号
では、仮に情報シンボルのビット長をにビットとし符号
シンボルのビット長をｎビットとすれば、情報シンボル
のにビットの各々のビットが符号器に入力される毎に符
号シンボルのビット表現が１ビットずつ確定して行き、
情報シンボルの全てのビットが入力された後に符号シン
ボルの残りｎ−に個のビット表現が確定するので、この
符号は、符号シンボルの最初のにビットの部分について
はそれぞれ長さ１ビットの情報シンボルに対して長さ１
ビットの符号シンボルを出力し、残りのｎ−にビットの
部分についてはそれぞれ長さＯビットの情報シンボルに
対して長さ１ビットの符号シンボルを出力する符号と見
なすことができる。ファンアルゴリズムで前者の符号を
復号する場合には、復号操作を１回行う毎に２に通りの
情報シンボルに対して尤度を計算してそれらの尤度を比
較するために２に一１回の比較演算を行う必要があった
のに対して、後者の符号を復号する場合には、復号操作
を１回行う毎に２通りの情報シンボルに対して尤度を計
算してそれらの尤度を比較するために１回の比較演算を
行えば十分である。前者の復号化法では情報ビット１ビ
ット当たり必要な比較演算の回数は（２に一１途回であ
るのに対して、後者の復号化法では情報ビット１ビット
当たり必要な比較演算の回数はわずか１回であるから、
ｋが大きいときには情報シンボルのビット長が一定でな
いような符号と児なして復号化することによって、復号
化が高速化されるわけである。Although this method cannot be applied to all codes, it can be applied to at least organizational codes that are important in engineering. As already mentioned, a systematic code is a code in which a code symbol is constructed by adding redundant bits or a redundant bit string to the bit representation of an information symbol. In a systematic code, if the bit length of an information symbol is n bits and the bit length of a code symbol is n bits, the bit representation of the code symbol is Confirm each bit one by one,
After all the bits of the information symbol have been input, the remaining n- bit representations of the code symbol are determined, so that for the first bit part of the code symbol, each information symbol is 1 bit in length. length 1 for
It can be regarded as a code that outputs a code symbol of bit length, and outputs a code symbol of length 1 bit for each information symbol of length O bits for the remaining n-bit parts. When decoding the former code using the fan algorithm, each time the decoding operation is performed, the likelihood is calculated for two different information symbols and the likelihoods are compared every two times. On the other hand, when decoding the latter code, the likelihood is calculated for two types of information symbols each time the decoding operation is performed, and the likelihoods of the two information symbols are calculated. It is sufficient to perform one comparison operation to compare . In the former decoding method, the number of comparison operations required per 1 information bit is (2:11 times), while in the latter decoding method, the number of comparison operations required per 1 information bit is Because it's only once,
When k is large, the speed of decoding is increased by decoding information symbols without codes in which the bit length is not constant.
以上述べたことを具体例で示せば次のようになる。例え
ば、長さ２ビットの情報シンボルに１ビットの冗長シン
ボルを付加して長さ３ビットの符号シンボルを構成する
ような組織符号の符号器の場合には、情報シンボルの２
ビットの各々のビットが符号器に入力される毎に符号シ
ンボルのビット表現が１ビットずつ確定して行き、情報
シンボルのすべてのビットが入力された後に符号シンボ
ルの残り１個のビット表現が確定するので、この符号は
、符号シンボルの最初の２ビットの部分についてはそれ
ぞれ長さ１ビットの情報シンボルに対して長さ１ビット
の符号シンボルを出力し、残りの１ビットの部分につい
ては長さＯビットの情報シンボルに対して長さ１ビット
の符号シンボルを出力する符号とも見なすことができる
。ファンアルゴリズムで前者の符号を復号する場合には
、復号操作を１回行う毎に４通りの情報シンボルに対し
て尤度を計算してそれらの尤度を比較するために３（＝
４−１）回の比較演算を行う必要があったのに対して、
後者の符号を復号する場合には、復号操作を１回行う毎
に２通りの情報シンボルに対して尤度を計算してそれら
の尤度を比較するために１（＝２−１）回の比較演算を
行えば十分である。前者の復号化法では情報ビット１ビ
ット当たり必要な比較演算の回数は１．５（＝３／２）
回であったのに、後者の復号化法では情報ビット１ビッ
ト当たり必要な比較演算の回数は１（＝ （１＋ １
＋ Ｏ）／２）回である。情報シンボルのビット長ｋが
２ビット程度でも、情報シンボルのビット長が一定でな
いような符号と見なして復号化することによって、復号
化がかなり高速化されることがわかる。A concrete example of what has been said above is as follows. For example, in the case of a systematic code encoder that adds a 1-bit redundant symbol to a 2-bit information symbol to form a 3-bit code symbol,
As each bit is input to the encoder, the bit representation of the code symbol is determined one bit at a time, and after all the bits of the information symbol are input, the remaining bit representation of the code symbol is determined. Therefore, this code outputs a code symbol of length 1 bit for each information symbol of length 1 bit for the first 2 bits of the code symbol, and outputs a code symbol of length 1 bit for each information symbol of length 1 bit for the first 2 bits of the code symbol, and It can also be regarded as a code that outputs a code symbol of length 1 bit for an information symbol of O bits. When decoding the former code using the fan algorithm, each time the decoding operation is performed, the likelihood is calculated for four types of information symbols and the likelihoods are compared.
4-1) comparison operations were required, whereas
When decoding the latter code, the likelihood is calculated for two types of information symbols each time the decoding operation is performed, and the likelihoods are compared 1 (= 2 - 1) times. It is sufficient to perform a comparison operation. In the former decoding method, the number of comparison operations required per information bit is 1.5 (= 3/2)
However, in the latter decoding method, the number of comparison operations required per information bit is 1 (= (1 + 1
+ O)/2) times. It can be seen that even if the bit length k of the information symbol is about 2 bits, the decoding speed can be considerably increased by treating the information symbol as a code in which the bit length is not constant.
なお、本発明は従来の復号器に比べて高速な復号速度を
実現するものであるが、そのためには符号器複製に特殊
な機能を付は加えるだけでよく、復号器の本体は従来用
いられでいたものと同一の装置が利用できるので実現は
容易である。すなわち、本発明では情報シンボルの長さ
が高々１ビットの符号として復号化するから、情報シン
ボルのビット長が１ビットの符号に対して従来用いられ
ていた復号器がそのまま利用できる。情報シンボルのビ
ット長が１ビットで符号シンボルのビット長が２ビット
であるような符号に対する復号器は、例えば米国人ジョ
ージ・デビット・フォーニイジュニア（Ｇｅｏｒｇｅ
Ｄａｖｉｄ Ｆｏｒｎｅｙ、Ｊｒ、）の米国特許第３．
６６５゜３９６に記されているような回路で実現できる
。ただし、本発明では情報シンボルの長さは、符号シン
ボルの各ビットが情報ビットに対応するかあるいは冗長
ビットに対応するかによって１であったり０であったり
して一定でないから、符号シンボルの各ビットが情報ビ
ットに対応するがあるいは冗長ビットに対応するかを示
す識別器が必要で２ある。The present invention achieves a faster decoding speed than conventional decoders, but for this purpose, it is only necessary to add special functions to the encoder copy, and the main body of the decoder is different from conventional decoders. It is easy to realize this because the same equipment that was previously used can be used. That is, in the present invention, since the information symbol is decoded as a code with a length of at most 1 bit, the decoder conventionally used for codes with the information symbol bit length of 1 bit can be used as is. A decoder for codes in which the bit length of the information symbol is 1 bit and the bit length of the code symbol is 2 bits is, for example, developed by American George David Forney Jr.
David Forney, Jr.'s U.S. Patent No. 3.
This can be realized by a circuit such as that described in 665°396. However, in the present invention, the length of the information symbol is not constant as it may be 1 or 0 depending on whether each bit of the code symbol corresponds to an information bit or a redundant bit. A discriminator is required to indicate whether a bit corresponds to an information bit or a redundant bit.
第１図に本発明の基本構成を示す。また第２図に第１図
の復号器に対応する符号器の基本構成を示す。以下では
情報シンボルの長さをｎ−１ビットとし符号シンボルの
長さをｎビットとする。便宜′上第２図の符号器から説
明する。第２図の符号器において、入力端子から２０１
から１ビットづつ順に入力されてくる情報ビットはシリ
アルパラレル変換器２０５でシリアルパラレル変換を受
けて長さｎ−１ビットの情報シンボルに変換された後、
状態保持回路２０２に保持されてゆき、保持された情報
シンボルによって状態保持回路２０２の内部状態を更新
してゆく。内部状態保持回路２０２には一般にシフトレ
ジスタをｎ−１段並列に並べたものが用いられ、情報シ
ンボルが入力されるごとに、シフトレジスタの内容が１
ビットずつ右にシフトされてシフトレジスタ２０２の左
端に新しい情報シンボルが保持される。−方、状態保持
回路２０２の内部状態は関数発生器２０３の入力に供給
されており、情報シンボルが入力されるたびに関数発生
器２０３は冗長ビットを出力し、情報シンボルと共に合
計ｎビットが符号シンボルとして出力されて、パラレル
シリアル変換器２０６でパラレルシリアル変換を受けた
後に１ビットづつ出力端子２０４から伝送あるいは蓄積
の目的で出力されてゆく。ただし伝送のために多値変調
を行う場合にはパラレルシリアル変換は不要である。FIG. 1 shows the basic configuration of the present invention. Further, FIG. 2 shows the basic configuration of an encoder corresponding to the decoder of FIG. 1. In the following, the length of the information symbol is assumed to be n-1 bits, and the length of the code symbol is assumed to be n bits. For convenience, the encoder shown in FIG. 2 will be explained first. In the encoder of Fig. 2, 201 from the input terminal
The information bits that are input one bit at a time from
The information symbols are held in the state holding circuit 202, and the internal state of the state holding circuit 202 is updated using the held information symbols. The internal state holding circuit 202 generally uses n-1 stages of shift registers arranged in parallel, and each time an information symbol is input, the contents of the shift register are changed to 1.
The new information symbol is shifted to the right bit by bit and held at the left end of the shift register 202. - On the other hand, the internal state of the state holding circuit 202 is supplied to the input of the function generator 203, and each time an information symbol is input, the function generator 203 outputs redundant bits, and a total of n bits are encoded together with the information symbol. The signal is output as a symbol, subjected to parallel-to-serial conversion by a parallel-to-serial converter 206, and then output one bit at a time from an output terminal 204 for the purpose of transmission or storage. However, when performing multilevel modulation for transmission, parallel-to-serial conversion is not necessary.
次に第１図の復号器について説明する。従来の復号器と
同一部分については略記する。第１図の復号器において
、状態保持回路１０２、関数発生器１０３は対応する第
２図の符号器が具備しているものとほぼ同一機能のもの
である。ただし、状態保持回路１０２は、復号化の過程
で過去の状態に戻す必要があるので、内部状態を可逆的
に変更できるような機能が付加されている。例えば状態
保持回路１０２をシフトレジスタで構成する場合には双
方向シフトレジスタが用いられる。また、すでに述べた
ように本発明では、ビットごとにシリアルに入力された
情報シンボルのビット表現に対して符号シンボルのビッ
ト表現をビットごとにシリアルに出力する機能を第２図
の符号器に付加した符号器複製を用いるが、このために
第２図の状態保持回路２０２がｎ−１段パラレルであっ
たのに対して第１図の状態保持回路１０２では１段シリ
アル構成になっている。また、第２図の符号器では状態
保持回路には情報ビットのみが保持されたが、状態保持
回路１０２では冗長ビットに対応してダミーのビットも
保持するので、状態保持回路１０２の保持するビット数
は第２図の状態保持回路の保持するビット数のｎ／（ｎ
−１）倍である。Next, the decoder shown in FIG. 1 will be explained. The same parts as the conventional decoder will be omitted. In the decoder shown in FIG. 1, the state holding circuit 102 and the function generator 103 have almost the same functions as those provided in the corresponding encoder shown in FIG. However, since the state holding circuit 102 needs to return to the past state during the decoding process, a function is added that allows the internal state to be reversibly changed. For example, when the state holding circuit 102 is configured with a shift register, a bidirectional shift register is used. Furthermore, as already mentioned, in the present invention, a function is added to the encoder shown in FIG. 2 to serially output the bit representation of a code symbol bit by bit in response to the bit representation of the information symbol input serially bit by bit. For this reason, the state holding circuit 202 in FIG. 2 has n-1 stages in parallel, whereas the state holding circuit 102 in FIG. 1 has a one-stage serial configuration. Further, in the encoder shown in FIG. 2, only information bits are held in the state holding circuit, but since the state holding circuit 102 also holds dummy bits corresponding to redundant bits, the bits held by the state holding circuit 102 are The number is n/(n
-1) It is twice as large.
さらに本発明では従来の復号器で情報シンボルのビット
長が１であるものと異なり、情報シンボルのビット長が
符号シンボル位置によって一定でないため、ただ単に情
報シンボルのビット表現を符号器複製にシリアル入力す
るだけでは不十分である。というのも、符号シンボルの
位置によって情報シンボルのビット長が、１であったり
Ｏであったりして一定でないからである。符号器複製の
出力をビット毎にシリアルに得る場合には、情報シンボ
ルのビット長が１の時には状態保持回路１０２に入力さ
れた情報ビットの推定値を符号ビットとして出力し、一
方、情報シンボルのビット長がＯの時には状態保持回路
１０２に入力された情報ビットでなく関数発生器１０３
の出力する冗長ビットを符号ビットとして出力する必要
がある。このため、情報シンボルの長さをｎ−１ビット
とし符号シンボルの長さをｎビットとすれば、モジュロ
ｎのｎ進カウンタ１０５と識別器１０６とセレクタ１０
７を付加する。カウンタ１０５は状態保持回路１０２の
内容がそれぞれ左右にシフトされる毎に１だけ減増され
る。識別器１０６はカウンタ１０５が予め決められた値
を取ると１それ以外の時は０を出力する。セレクタ１１
０は識別器１０６の出力がＯの時には状態保持回路１０
２の左端に保持されたビットを選択し、識別器１０６の
出力が１の時には関数発生器１０３の出力するビットを
選択する。そして逐次復号制御回路１１５が、セレクタ
１１０の出力とレジスタ１１２に保持された受信信号を
比較してファンアルゴリズムを実行する。逐次復号制御
回路１１５はファンアルゴリズムに従って状態保持回路
１０２の内容を左右にシフトしたり状態保持回路１０２
の左端に反転器１０９の出力を保持したりする。Furthermore, in the present invention, unlike conventional decoders in which the bit length of the information symbol is 1, the bit length of the information symbol is not constant depending on the code symbol position, so the bit representation of the information symbol is simply input serially to the encoder replica. It is not enough just to do so. This is because the bit length of the information symbol is not constant, being 1 or O depending on the position of the code symbol. When the output of the encoder replication is obtained bit by bit serially, when the bit length of the information symbol is 1, the estimated value of the information bit input to the state holding circuit 102 is output as the code bit; When the bit length is O, it is not the information bit input to the state holding circuit 102 but the function generator 103.
It is necessary to output the redundant bits output by the code bits as sign bits. Therefore, if the length of the information symbol is n-1 bits and the length of the code symbol is n bits, then the n-ary counter 105 with modulo n, the discriminator 106, and the selector 10
Add 7. The counter 105 is incremented by 1 each time the contents of the state holding circuit 102 are shifted left or right. The discriminator 106 outputs 1 when the counter 105 takes a predetermined value, and 0 otherwise. Selector 11
0 is the state holding circuit 10 when the output of the discriminator 106 is O.
The bit held at the left end of 2 is selected, and when the output of the discriminator 106 is 1, the bit output from the function generator 103 is selected. Then, the sequential decoding control circuit 115 compares the output of the selector 110 and the received signal held in the register 112 and executes the fan algorithm. The sequential decoding control circuit 115 shifts the contents of the state holding circuit 102 left and right according to the fan algorithm, and
The output of the inverter 109 is held at the left end of the inverter 109.
この逐次復号制御回路１１５の構造は、逐次復号制御回
路１０５に入力されるビット数が従来のものより少ない
という点を除けば、従来のものと同一である。The structure of this sequential decoding control circuit 115 is the same as that of the conventional circuit except that the number of bits input to the sequential decoding control circuit 105 is smaller than that of the conventional circuit.
第１図における信号の動きは次の通りである。アナログ
受信信号をＡ／Ｄ変換して得られた受信信号は、入力端
子１０１から入力されて一旦大カバッファ１１１に蓄え
られ、逐次復号制御回路１１５が必要とするときにレジ
スタ１１２と状態保持回路１０２の左端に保持される。The movement of the signals in FIG. 1 is as follows. A received signal obtained by A/D converting an analog received signal is inputted from an input terminal 101 and temporarily stored in a large buffer 111, and is sent to a register 112 and a state holding circuit 102 when required by a sequential decoding control circuit 115. is held at the left edge of
逐次復号制御回路１１５は過去の推定が正しいと判１折
しているときには、状態保持回路１０２の内容を右にシ
フトしはみ出したビットをバッファ１１４に出力すると
同時に、レジスタ１１２の受信信号をバッファ１１３に
出力し、バッファ１１１から受信信号を取り出しその受
信信号をレジスタ１１２に、受信信号の最上位ビットを
状態保持回路１０２の左端に保持する。一方、逐次復号
制御回路１１５が過去の推定は間違っていると判断して
復号器の状態を過去の状態に戻す時には、逐次復号制御
回路１１５は状態保持回路１０２を左にシフトし、バッ
ファ１１４から過去にバッファ１１４に入力されたビッ
トを取り出し状態保持回路１０２の右端に保持すると同
時に、レジスタ１１２の受信信号をバッファ１１１に戻
して、バッファ１１３から過去にバッファ１１３に入力
された受信信号を取り出してレジスタ１１２に保持する
。すなわち状態保持回路１０２の内容を左右にシフトさ
せる制御信号は、カウンタ１０５を減増するために使う
のと同時に、バッファ１１１．１１３．１１４及びレジ
スタ１１２の内容を左右に移動させるのにも使用される
。また、逐次復号制御回路１１５が過去に状態保持回路
に入力したビットが送信された情報ビットでないと判定
して、その値を修正する時には、反転器１０９で状態保
持回路１０２の左端に保持されたビットの値を反転して
再び状態保持回路１０２の左端に保持し直す。ただし常
に修正が可能なわけでなく、すでに修正を行った場合と
識別器１０６の出力が１の場合には（１ｒ正は出来ない
。修正が出来ない場合には、逐次復号制御回路はさらに
過去の判定を修正する。When the sequential decoding control circuit 115 determines that the past estimation is correct, it shifts the contents of the state holding circuit 102 to the right and outputs the overflowing bits to the buffer 114, and at the same time transfers the received signal of the register 112 to the buffer 113. The received signal is taken out from the buffer 111, and the received signal is held in the register 112, and the most significant bit of the received signal is held at the left end of the state holding circuit 102. On the other hand, when the sequential decoding control circuit 115 determines that the past estimation is wrong and returns the state of the decoder to the past state, the sequential decoding control circuit 115 shifts the state holding circuit 102 to the left and At the same time, the bits input to the buffer 114 in the past are retrieved and held at the right end of the state holding circuit 102, the received signal of the register 112 is returned to the buffer 111, and the received signal input to the buffer 113 in the past is retrieved from the buffer 113. It is held in the register 112. That is, the control signal for shifting the contents of the state holding circuit 102 left and right is used not only to increment and decrement the counter 105, but also to shift the contents of the buffers 111, 113, 114 and registers 112 left and right. Ru. Furthermore, when the sequential decoding control circuit 115 determines that the bit input to the state holding circuit in the past is not the transmitted information bit and corrects its value, the inverter 109 holds the bit at the left end of the state holding circuit 102. The value of the bit is inverted and held again at the left end of the state holding circuit 102. However, correction is not always possible, and if the correction has already been made or if the output of the discriminator 106 is 1 (1r cannot be corrected. If correction is not possible, the sequential decoding control circuit Correct the judgment.
修正が可能かどうかを示す信号は過去に修正が行われた
かを調べるための排他的論理和回路１０７の出力と識別
器１０６の出力を論理和回路１０８に入力することによ
って生成する。状態保持回路１０２を右に動かしてその
左端に新しく推定した情報ビットを保持した時にはその
左端にはレジスタ１１２に保持された受信信号の硬判定
と同ヒ値が保持されているのに対して、修正を行った後
では両者は異なった値になっているから、状態保持回路
１０２の左端に保持されたビットとレジスタ１１２に保
持された受信信号の硬判定との排他的論理和を排他的論
理和回路１０７によってとることで過去に修正が行われ
たどうかが判る。逐次復号制御回路が以上の操作を行っ
て行けば、次第にバッファ１１４に情報ビットの推定値
すなわち復号結果が蓄えられて行き、復号結果は最終的
に出力端子１０４から出力されて行く。A signal indicating whether or not modification is possible is generated by inputting the output of exclusive OR circuit 107 and the output of discriminator 106 to OR circuit 108 for checking whether modification has been performed in the past. When the state holding circuit 102 is moved to the right and the newly estimated information bit is held at the left end, the same value as the hard decision of the received signal held in the register 112 is held at the left end. After the correction, they have different values, so the exclusive OR of the bit held at the left end of the state holding circuit 102 and the hard decision of the received signal held in the register 112 is performed using exclusive logic. By taking the sum circuit 107, it can be determined whether or not corrections have been made in the past. As the decoding control circuit sequentially performs the above operations, the estimated values of the information bits, that is, the decoding results, are gradually stored in the buffer 114, and the decoding results are finally output from the output terminal 104.
以上述べたような基本構成を用いて、情報シンボルの尤
度をビット単位に求めて逐次的に情報シンボルのビット
表現を推定してゆけば、結果的に、すべての情報シンボ
ルの全てのビットについて尤度を計算することなく、尤
度の大きな情報シンボルを選び出すことができる。Using the basic configuration described above, if we calculate the likelihood of the information symbol bit by bit and estimate the bit representation of the information symbol sequentially, we can eventually estimate the bit representation of the information symbol for all bits of all the information symbols. Information symbols with a large likelihood can be selected without calculating the likelihood.
（実施例）
第３図に本発明の一実施例を示す。また第４図に第３図
の復号器に対応する符号器の一実施例を示す。以下では
情報シンボルの長さを３ビットとし符号シンボル長さを
４ビットする。第３図及び第４図においてそれぞれ第１
図及び第２図と同一の機能を有する部分には同一の番号
を付して示す。便宜上第４図の符号器から説明する。第
４図の符号器において、入力端子２０１から１ビットづ
つ順に入力されてくる情報ビットはシリアルパラレル変
換器２０５でシリアルパラレル変換を受けて長さ３ビッ
トの情報シンボルに変換された後、状態保持回路２０２
に保持されてゆき、保持された情報シンボルによって状
態保持回路２０２の内部状態を更新してゆく。内部状態
保持回路２０２にはそれぞれ長さ３ビットのシフトレジ
スタ４０７．４０８．４０９を３段並列に並べたものが
用いられ、情報シンボルが入力されるごとに、シフトレ
ジスタの内容が１ビットずつ右にシフトされてシフトレ
ジスタ２０２の左端に新しい情報シンボルが保持される
。一方、状態保持回路２０２の内部状態は関数発生器２
０３の入力に供給されており、情報シンボル入力される
たびに関数発生器２０３は冗長ビットを出力し、情報シ
ンボルと共に合計４ビットが符号シンボルとして出力さ
れて、パラレルシリアル変換器２０６でパラレルシリア
ル変換を受けた後に１ビットづつ出力端子２０４から伝
送あるいは蓄積の目的で出力されてゆく。なお、関数発
生器２０３は排他的論理回路４０１．４０２．４０３．
４０４．４０５．４０６によって構成されており、状態
保持回路２０２に保持されているビットのうち排他的論
理和回路４０１．４０２．４０３の入力端子へ供給され
ているビットの奇パリティを発生する。(Example) FIG. 3 shows an example of the present invention. Further, FIG. 4 shows an embodiment of an encoder corresponding to the decoder of FIG. 3. In the following, the length of the information symbol is 3 bits and the length of the code symbol is 4 bits. 1 in Figures 3 and 4, respectively.
Parts having the same functions as those in the figures and FIG. 2 are designated by the same numbers. For convenience, the encoder shown in FIG. 4 will be explained first. In the encoder shown in FIG. 4, information bits that are input one bit at a time from an input terminal 201 undergo serial-to-parallel conversion in a serial-to-parallel converter 205 and are converted into information symbols with a length of 3 bits, and then the state is maintained. circuit 202
The internal state of the state holding circuit 202 is updated using the held information symbols. The internal state holding circuit 202 uses three stages of shift registers 407, 408, and 409 each having a length of 3 bits arranged in parallel, and each time an information symbol is input, the contents of the shift register are shifted one bit to the right. The new information symbol is held at the left end of the shift register 202. On the other hand, the internal state of the state holding circuit 202 is determined by the function generator 2.
The function generator 203 outputs redundant bits every time an information symbol is input, and a total of 4 bits are output as a code symbol together with the information symbol, and the parallel-to-serial converter 206 converts the redundant bits. After receiving the data, it is output one bit at a time from the output terminal 204 for the purpose of transmission or storage. Note that the function generator 203 includes exclusive logic circuits 401, 402, 403, .
404, 405, and 406, and generates odd parity of the bits that are supplied to the input terminals of the exclusive OR circuits 401, 402, and 403 among the bits held in the state holding circuit 202.
次に第３図の復号器について説明する。従来の復号器と
同一部分については略記する。第３図の復号器において
、状態保持回路１０２、関数発生器１０３は゛ 対応す
る第４図の符号器が具備しているものとほぼ同一機能の
ものである。ただし、状態保持回路１０２は、復号化の
過程で過去の状態に戻す必要があるので、内部状態を可
逆的に変更できるような機能が付加されている。すなわ
ち状態保持回路１０２は双方向シフトレジスタで構成さ
れる。また、すでに述べたように本発明では、ビットご
とにシリアルに入力された情報シンボルのビット表現に
対して符号シンボルのビット表現をビットごとにシリア
ルに出力する機能を第４図の符号器に付加した符号器複
製を用いるが、このために第４図の状態保持回路２０２
が３段パラレルであったのに対して第３図の状態保持回
路１０２では１段シリアル構成になっている。また、第
４図の符号器では状態保持回路には情報ビットのみが保
持されたが、状態保持回路１０２では冗長ビットに対応
してダミーのビットも保持するので、状態保持回路１０
２の保持するビット数は第２図の状態保持回路の保持す
るビット数の４／３倍すなわち１２（：３ Ｘ ３ Ｘ
（４／３）ビットである。Next, the decoder shown in FIG. 3 will be explained. The same parts as the conventional decoder will be omitted. In the decoder of FIG. 3, the state holding circuit 102 and the function generator 103 have substantially the same functions as those provided in the corresponding encoder of FIG. 4. However, since the state holding circuit 102 needs to return to the past state during the decoding process, a function is added that allows the internal state to be reversibly changed. That is, the state holding circuit 102 is composed of a bidirectional shift register. Furthermore, as already stated, in the present invention, a function is added to the encoder shown in FIG. For this purpose, the state holding circuit 202 of FIG.
The state holding circuit 102 shown in FIG. 3 has a one-stage serial configuration, whereas the state holding circuit 102 shown in FIG. 3 has a three-stage parallel configuration. Further, in the encoder of FIG. 4, only information bits are held in the state holding circuit, but since the state holding circuit 102 also holds dummy bits corresponding to redundant bits, the state holding circuit 102
The number of bits held by the state holding circuit 2 is 4/3 times the number of bits held by the state holding circuit shown in FIG.
(4/3) bits.
さらに本発明では従来の復号器で情報シンボルのビット
長が１であるものと異なり、情報シンボルのビット長が
符号シンボルの位置によって一定でないため、ただ単に
情報シンボルのビット表現を符号器複製にシリアル入力
するだけでは不十分である。というのも、符号シンボル
の位置によって情報シンボルのビット長が、１であった
り０であったりして一定でないからである。符号器複製
の出力をビット毎にシリアルに得る場合には、情報シン
ボルのピッ）−ｆｌｔが１の時には状態保持回路１０２
に入力された情報ビットの推定値を符゛号ビットとして
出力し、一方、情報シンボルのビット長が０の時には状
態保持回路１０２に入力された情報ビットでなく関数発
生器１０３の出力する冗長ビットを符号ビットとして出
力する必要がある。符号シンボルの長さが４ビットであ
るから、モジュロ４の４進カウンタ１０５と識別器１０
６とセレクタ１０７を付加する。モジュロ４の４進カウ
ンタとは長さ２ビットの二進カウンタに他ならない。カ
ウンタ１０５は状態保持回路１０２の内容がそれぞれ左
右にシフトされる毎に１だけ減増される。識別器１０６
はカウンタ１０５がオール０になると１それ以外の時は
０を出力する。セレクタ１１０は識別器１０６の出力が
０の時には状態保持回路１０２の左端に保持されたビッ
トを選択し、識別器１０６の出力が１の時には関数発生
器１０３の出力するビットを選択する。そして逐次復号
制御回路１１５が、セレクタ１１０の出力とレジスタ１
１２に保持された受信信号を比較してファンアルゴリズ
ムを実行する。逐次復号制御回路１１５はファンアルゴ
リズムに従って状態保持回路１０２の内容を左右にシフ
トしたり状態保持回路１０２の左端に反転器１０９の出
力を保持したりする。この逐次復号制御回路１１５の溝
造は、逐次復号制御回路１０５に入力されるビット数が
従来のものより少ないという点を除けば、従来のものと
同一である。なお、本実施例では関数発生器１０３は第
４図の関数発生器２０３と同様、排他的論理和回路３０
１゜３０２、３０３．３０４．３０５．３０６によって
構成されており、状態保持回路１０２に保持されている
ビットのうち排他的論理和回路３０１．３０２．３０３
の入力端子へ供給されているビットの奇パリティを発生
する。Furthermore, in the present invention, unlike the conventional decoder in which the bit length of the information symbol is 1, the bit length of the information symbol is not constant depending on the position of the code symbol. Mere input is not enough. This is because the bit length of the information symbol is not constant, being 1 or 0 depending on the position of the code symbol. When the output of the encoder copy is obtained bit by bit serially, when the information symbol pip)-flt is 1, the state holding circuit 102
On the other hand, when the bit length of the information symbol is 0, the estimated value of the information bit input to the state holding circuit 102 is output as a code bit, and the redundant bit output from the function generator 103 is used instead of the information bit input to the state holding circuit 102. needs to be output as a sign bit. Since the code symbol length is 4 bits, the modulo 4 quaternary counter 105 and the discriminator 10
6 and selector 107 are added. A modulo 4 quaternary counter is nothing but a binary counter with a length of 2 bits. The counter 105 is incremented by 1 each time the contents of the state holding circuit 102 are shifted left or right. Discriminator 106
outputs 1 when the counter 105 becomes all 0, and 0 otherwise. The selector 110 selects the bit held at the left end of the state holding circuit 102 when the output of the discriminator 106 is 0, and selects the bit output from the function generator 103 when the output of the discriminator 106 is 1. Then, the sequential decoding control circuit 115 outputs the output of the selector 110 and the register 1.
12 and executes the fan algorithm. The sequential decoding control circuit 115 shifts the contents of the state holding circuit 102 left and right according to the fan algorithm, and holds the output of the inverter 109 at the left end of the state holding circuit 102. The structure of this sequential decoding control circuit 115 is the same as that of the conventional circuit except that the number of bits input to the sequential decoding control circuit 105 is smaller than that of the conventional circuit. Note that in this embodiment, the function generator 103 includes an exclusive OR circuit 30, similar to the function generator 203 in FIG.
1° 302, 303.304.305.306, and of the bits held in the state holding circuit 102, the exclusive OR circuit 301.302.303
generates odd parity for the bits being supplied to the input terminal of
第３図における信号の動きは次の通りである。アナログ
受信信号をＡ／Ｄ変換して得られた２ビットの受信信号
は、入力端子１０１から入力されて一旦入力バッファ１
１１に蓄えられ、逐次復号制御回路１１５が必要とする
ときにレジスタ１１２と状態保持回路１０２の左端に保
持される。逐次復号制御１１５は過去の推定が正しいと
判断しているときには、状態保持回路１０２の内容を右
にシフトしはみ出したビットをバッファ１１４に出力す
ると同時に、レジスタ１１２の受信信号をバッファ１１
３に出力し、バッファ１１１から受信信号を取り出しそ
の受信信号をレジスタ１１２に、受信信号の上位ビット
な状態保持回路１０２の左端に保持する。一方、逐次復
号制御回路１１５が過去の推定は間違っていると判断し
て復号器の状態を過去の状態に戻す時には、逐次復号制
御回路１１５は状態保持回路１０２を左にシフトし、バ
ッファ１１４から過去にバッファ１１４に入力されたビ
ットを取り出し状態保持回路１０２の右端に保持すると
同時に、レジスタ１１２の受信信号をバッファ１１１に
戻して、バッファ１１３から過去にバッファ１１３に入
力された受信信号を取り出してレジスタ１１２に保持す
る。すなわち状態保持回路１０２の内容を左右にシフト
させる制御信号は、カウンタ１０５を減増するために使
うのと同時に、バッファ１１１．１１３．１１４及びレ
ジスタ１１２の内容を左右に移動させるのにも使用され
る。また、逐次復号制御回路１１５が過去に状態保持回
路に入力したビットが送信された情報ビットでないと判
定して、その値を修正する時には、反転器１０９で状態
保持回路１０２の左端に保持されたビットの値を反転し
て再び状態保持回路１０２の左端に保持し直す。ただし
常に修正が可能なわけでなく、すでに修正を行った場合
と識別器１０６の出力が１の場合には修正は出来ない。The movement of the signals in FIG. 3 is as follows. A 2-bit reception signal obtained by A/D converting an analog reception signal is input from an input terminal 101 and is temporarily transferred to an input buffer 1.
11, and is held at the left end of the register 112 and the state holding circuit 102 when the sequential decoding control circuit 115 needs it. When the sequential decoding control 115 determines that the past estimation is correct, it shifts the contents of the state holding circuit 102 to the right and outputs the overflowing bits to the buffer 114, and at the same time transfers the received signal of the register 112 to the buffer 11.
3, the received signal is taken out from the buffer 111, and the received signal is held in the register 112 at the left end of the state holding circuit 102, which is the upper bit of the received signal. On the other hand, when the sequential decoding control circuit 115 determines that the past estimation is wrong and returns the state of the decoder to the past state, the sequential decoding control circuit 115 shifts the state holding circuit 102 to the left and At the same time, the bits input to the buffer 114 in the past are retrieved and held at the right end of the state holding circuit 102, the received signal of the register 112 is returned to the buffer 111, and the received signal input to the buffer 113 in the past is retrieved from the buffer 113. It is held in the register 112. That is, the control signal for shifting the contents of the state holding circuit 102 left and right is used not only to increment and decrement the counter 105, but also to shift the contents of the buffers 111, 113, 114 and registers 112 left and right. Ru. Further, when the sequential decoding control circuit 115 determines that the bit input to the state holding circuit in the past is not the transmitted information bit and corrects the value, the inverter 109 holds the bit at the left end of the state holding circuit 102. The value of the bit is inverted and held again at the left end of the state holding circuit 102. However, modification is not always possible, and cannot be performed if modification has already been performed or if the output of the discriminator 106 is 1.
修正が出来ない場合には、逐次復号制御回路はさらに過
去の判定を修正する。修正が可能かどうかを示す信号は
過去に修正が行われたか調べるための排他的論理和回路
１０７の出力と識別器１０６の出力を論理和回路１０８
に入力することによって生成する。状態保持回路１０２
を右に動かしてその左端に新しく推定した情報ビットを
保持した時にはその左端にはレジスタ１１２に保持され
た受信信号の硬判定と保持されているのに対して、修正
を行った後では両者は異なった値になっているから、状
態保持回路１０２の左端に保持されたビットとレジスタ
１１２に保持された受信信号の硬判定との排他的論理和
を排他的論理和回路１０７によってとることで過去に修
正が行われたどうかが判る。逐次復号制御回路が以上の
操作を行って行けば、次第にバッファ１１４に情報ビッ
トの推定値すなわち復号結果が蓄えられて行き、復号結
果は最終的に出力端子１０４から出力されて行く。If the correction is not possible, the sequential decoding control circuit further corrects the past determination. A signal indicating whether or not modification is possible is obtained by ORing circuit 108 which combines the output of exclusive OR circuit 107 and the output of discriminator 106 to check whether modification has been made in the past.
Generate by inputting . State holding circuit 102
When the information bit is moved to the right and the newly estimated information bit is held at the left end, the hard decision of the received signal held in the register 112 is held at the left end, whereas after the correction, both are Since the values are different, the exclusive OR circuit 107 calculates the exclusive OR of the bit held at the left end of the state holding circuit 102 and the hard decision of the received signal held in the register 112. You can see if any modifications have been made. As the decoding control circuit sequentially performs the above operations, the estimated values of the information bits, that is, the decoding results, are gradually stored in the buffer 114, and the decoding results are finally output from the output terminal 104.
（発明の効果）
以上述べてきたように、本発明に従えば、情報シンボル
のビット長が長くなっても高速な復号化が実行できるよ
うな誤り訂正装置が容易に構成できる。(Effects of the Invention) As described above, according to the present invention, it is possible to easily configure an error correction device that can perform high-speed decoding even when the bit length of an information symbol becomes long.
従って本発明がコンピュータと通信とが融合したシステ
ムによって構築される今後の情報化社会において、伝送
あるいは蓄積などによって生じる誤りからデータを保護
する目的で効果を発揮できることは明らかである。Therefore, it is clear that the present invention will be effective for the purpose of protecting data from errors caused by transmission or storage in the future information society built by systems that integrate computers and communications.
第１図は本発明の基本構成図、第２図は第１図の復号器
に対応する符号器の基本構成、第３図は本発明の一実施
例、第４図は第３図の復号器に対応する符号器の実施例
を示す図である。図において１０１、２０１・・・入力
端子、
１０２、２０２・・・状態保持回路、
１０３、２０３・・・関数発生器、
１０４、２０４・・・出力端子、
１０５・・・カウンタ、 １０６・・・識別器、１０
７・・・排他的論理和回路、
１０８・・・論理和回路、１０９・・・反転器、１１０
・・・セレクタ、
１１１、１１３．１１４・・・バッファ、１１２・・・
レジスタ、
２０５・・・シリアルパラレル変換器
２０６・・・パラレルシリアル変換器
３０Ｌ ３０２．３０３．３０４．３０５．３０６・・
・排他的論理和回路、４０１、４０２．４０３．４０４
．４０５．４０６・・・排他的論理和回路、半 １
図
半 ３ 図Figure 1 is a basic configuration diagram of the present invention, Figure 2 is the basic configuration of an encoder corresponding to the decoder in Figure 1, Figure 3 is an embodiment of the present invention, and Figure 4 is the decoding of Figure 3. FIG. In the figure, 101, 201...input terminal, 102, 202...state holding circuit, 103, 203...function generator, 104, 204...output terminal, 105...counter, 106... Discriminator, 10
7... Exclusive OR circuit, 108... OR circuit, 109... Inverter, 110
...Selector, 111, 113.114...Buffer, 112...
Register, 205... Serial parallel converter 206... Parallel serial converter 30L 302.303.304.305.306...
・Exclusive OR circuit, 401, 402.403.404
．． 405.406...Exclusive OR circuit, half 1
Figure half 3 figure
Claims (1)
し状態保持回路の内部状態を関数発生器に入力して得ら
れた冗長ビットを情報シンボルに付加してこれを符号シ
ンボルとして出力する誤り訂正符号化装置に対応する誤
り訂正復号化装置において、情報シンボルのビット表現
を１ビットずつシリアルに入力する機能と、状態保持回
路に保持された情報ビット系列を関数発生器に入力して
得られる冗長ビットと入力された情報ビットとをそれぞ
れ１ビットづつシリアルに出力する機能とを前記誤り訂
正符号化装置に付加した符号化装置複製と、符号化装置
複製の出力すべき正しい符号ビットが符号シンボルの第
何ビット目に位置するかを算出するカウンタと、符号化
装置複製の出力すべき正しい符号ビットが情報ビットと
冗長ビットのどちらのビットかをカウンタの値に応じて
識別する識別器と、識別器の出力に従って情報ビットと
冗長ビットを選択して符号器複製の最終的な出力ビット
を選択するセレクタとを具備し、情報シンボルの尤度を
ビット単位に求めて逐次的に情報シンボルのビット表現
を推定することにより、尤度の大きな情報シンボルを選
び出すことを特徴とする誤り訂正復号化装置。An error correction code that stores sequentially input information symbols in a state holding circuit, inputs the internal state of the state holding circuit to a function generator, adds the obtained redundant bits to the information symbol, and outputs this as a coded symbol. In the error correction decoding device corresponding to the encoding device, there is a function to serially input the bit representation of the information symbol one bit at a time, and a function to input redundant bits obtained by inputting the information bit sequence held in the state holding circuit to the function generator. and input information bits, one bit at a time, to the error correction encoding device. a counter that calculates the position of the bit; a discriminator that identifies whether the correct code bit to be output by the encoder duplication is an information bit or a redundant bit according to the value of the counter; and a selector that selects the information bits and redundant bits according to the output of the encoder to select the final output bits of the encoder duplication, and sequentially obtains the bit representation of the information symbol by determining the likelihood of the information symbol bit by bit. An error correction decoding device characterized in that an information symbol with a large likelihood is selected by estimation.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22540386A JPH0740672B2 (en) | 1986-09-22 | 1986-09-22 | Bit serial error correction decoding device |
| CA000547333A CA1287408C (en) | 1986-09-22 | 1987-09-21 | Error-correcting bit-serial decoder |
| DE3750456T DE3750456T2 (en) | 1986-09-22 | 1987-09-21 | Error correcting, bit serial decoder. |
| EP87113778A EP0261626B1 (en) | 1986-09-22 | 1987-09-21 | Error-correcting bit-serial decoder |
| AU78836/87A AU599284B2 (en) | 1986-09-22 | 1987-09-22 | Error-correcting bit-serial decoder |
| US07/099,801 US4853930A (en) | 1986-09-22 | 1987-09-22 | Error-correcting bit-serial decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22540386A JPH0740672B2 (en) | 1986-09-22 | 1986-09-22 | Bit serial error correction decoding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6379424A true JPS6379424A (en) | 1988-04-09 |
| JPH0740672B2 JPH0740672B2 (en) | 1995-05-01 |
Family
ID=16828817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22540386A Expired - Lifetime JPH0740672B2 (en) | 1986-09-22 | 1986-09-22 | Bit serial error correction decoding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740672B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04105426A (en) * | 1990-08-24 | 1992-04-07 | Nec Corp | Successive decoder |
-
1986
- 1986-09-22 JP JP22540386A patent/JPH0740672B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04105426A (en) * | 1990-08-24 | 1992-04-07 | Nec Corp | Successive decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740672B2 (en) | 1995-05-01 |
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