JPS6379134A - 補助記憶装置を有するマイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、補助記憶装置をイＪするマイクロブ０セツ
サす装置に関し、特に単チップ・マイクロプロセッサま
たはマイクロコンピュータ・デバイスを使用する電子デ
ィジタル処理装置に用いられる機構に関するものである
。

マイクロプロセッサ・デバイスは、ＧａｒｙＷ、　Ｂｏ
ｏｎｅに対して発行されかつテキサス・インスツルメン
ツに譲渡された米国特許第３，７５７゜３０６号に示さ
れｌζようなｒＭＯ３／ＬＳ　Ｉ　Ｊ技術によって通常
組み立てられる単〜半導体集積回路に含まれるディジタ
ル・ブロゼツサ用の中央処理ユニットすなわらＣＰＵで
ある。Ｂｏｏｎｅの特許は、ずべて両方向性の平行母線
を用いて相互接続された並列△ＬＵ、レジスタ・スタッ
ク、命令レジスタ、および制御デコーダを含むブツブ上
の８ビツトＣＰＵを示す。マイクロプロセッサという語
は通常、プログラムおよびデータを記憶するための外部
記憶装置を使用するデバイスを表わし、マイクロコンピ
ュータという語はプログラムおよびデータを記憶するオ
ン・ブツブＲＯＭならびにＲＡＭを備えたデバイスを表
わすが、その用語は交互にも使用される。Ｇａｒｙ　Ｗ
、ＢｏｏｎｃおよびＨｉｃｈａｅｌ　Ｊ、Ｃｏｃｈｒａ
ｎに対して発行されかつテキサス・インスツルメンツに
譲渡された米国特許第４゜０７４．３５１号は、４ごツ
ト並列ＡＬＵおよびその制御回路ならびにプログラムと
データを記憶するＲＯＭおよびＲＡＭを備えた回路を含
む単チップ「マイクロコンピュータ」形デバイスを示す
。

特許第３．７５７，３０６号および第４，０７４．３５
１号が当初提出された時から、これらのデバイスの速度
と能力を向上するとともに製作費を減少する多くの改良
がマイクロプロセッサおよびマイクロコンピュータに施
されてぎた。一般に、半導体工業の傾向は小さなスペー
スに多くの回路、すなわちチップの小形化を目射してい
る。光食刻法が改良されるにつれて、ライン幅および分
解能が改良され、密度は増加するが、回路および装置の
改良もチップの小形化による性能向上の目標に貢献する
。マイクロプロセッサにおけるこれらの改良のあるもの
は、すべてテキサス・インスツルメンツに譲渡された下
記の米国特許に開示されている：　Ｅｄｗａｒｄ　Ｒ，
ＣａｕｄｅｌおよびＪｏｓｃｐｈ　Ｉｌ、　Ｒａｙｍｏ
ｎｄＪｒ、に対して発行された第３，９９１，３０５号
；Ｄａｖｉｄ　Ｊ、ＨｃＥｌｒｏｙおよびＧｒａｈａｍ
　Ｓ、Ｔｕｂｂｓに対して発行された第４．１５６．９
２７号；　Ｒｊ、　ＦｉｓｈｅｒおよびＧ、　Ｄ、　Ｒ
ＯＱｅｒＳに対して発行された第３，９３４．２３３号
；　Ｊ、　Ｄ、　Ｂｒｙａｎｔおよび６．八、ｔｌａｒ
ｔｓｅｌｌに対して発行された第３，９２１．１４２号
：Ｈ，Ｊ。

ｃｏｃｈｒａｎおよびＣ，Ｐ、　Ｇｒａｎｔに対して発
行された第３．９００，７２２号：　Ｃ，Ｗ、Ｂｒ１Ｘ
Ｏｙらに対して発行された第３．９３２，８４６号： Ｇ、Ｌ、Ｂｒａｎｔｉｎｇｈａｍ　、　Ｌ、Ｈ，Ｐｈ１
ｌｌｉｐｓおよびり、Ｔ、Ｎｏｖａｋに対して発行され
た第３，９３９．３３５号；Ｓ、Ｐ、ｌＩａｍｉｌｔｏ
ｎ、　Ｌ、Ｌ、Ｈｉｌｅｓらに対して発行された第４．
１２５．９０１号、Ｈ，Ｇ、　ＶａｎＢａｖｅ　１に対
して発行された第４，１５８．４３２号：第３．７５７
，３０８号ならびに第３．９８４．８１６号。

しかし、マイクロプロセッサ・デバイスのより安価で能
力向上に対する需要は、近年におけるこれらの技術に見
られた進歩にかかわらず続いている。もちろん、部品の
費用だけが関心事ではなく、主な関心事はソフトウェア
の費用およびプログラムを記憶するのに要する記憶装置
の椙、ならびに複合プログラムの実行時間を少なくする
ことにある。

この技術的に進歩したいろいろなマイクロブ０セツサお
よびマイクロコンピュータ・デバイスの若干の例は、出
版物ならびに上述の特許に記載されている。エレク］・
ロニクス誌の１９７２年９月２５号の第３１頁〜第３２
頁にわたって、オン・チップＲＯＭおよびＲＡ　Ｍを持
つ４ビットＰチＶンネルＭＯＳマイクロコンピュータが
示されているが、これは特許第３．９９１，３０５号に
似ている。特許第３．７５７．３０６号のものに似た最
ら広く使用される８ビツト・マイクロプロセッサは、エ
レクトロニクス誌の１９７４年４月１８日号第８８頁〜
第９５頁（モトローラ６８００）および、第９５頁〜第
１００頁（インテル８０８０）に記載されている。６８
００のマイクロコンピュータ型が、エレクトロニクス誌
の１９７８年２月２日号の第９５頁〜第１０３頁に記載
されている。同様に、８０８０の単チップ・マイクロコ
ンピュータ型が、エレクトロニクス誌の１９７６年１１
月２５日号第９９頁〜第１０５頁に示されており、８０
８０から派生ずる１６ビツト・マイク１］プロセツサが
、エレクｌ−０ニクス誌の１９７８年２月１６日号の第
９９負〜第１０４頁に記載されている。もう１つの単チ
ップ・マイクロコンビコータすなわちモスチック３８７
２が、エレクトロニクス誌の１９７８年５月１１日号の
第１０５頁〜第１１０頁に示されている。リアル・タイ
ム・アナログ信号のディジタル処理に特に適合されるマ
イクロプロセラυ、すなわちインテル２９２０が、エレ
クトロニクス誌の１９７９年３月１日号の第１０５頁〜
第１１０頁に示されている。

６８００の改良型がエレクトロニクス誌の１９７９年９
月１７日号の第１２２頁〜第１２５頁に記載されている
が、６８００から派生した６８００Ｏと称する１６ビツ
１−・マイクロプロセッサはエレクトロニック・デヂイ
ン誌の１９７８年９月１日号の第１００頁〜第１０７頁
に記載されている。

浮動小数点滴わは、エレクトロニクス誌の１９８０年５
月８日号の第１１４頁〜第１２１頁に記載されたとおり
、８０８６を副プロセツサとして使用した８０８７と称
する１６ビツト・プロセッサにおいて行われる。

したがって本発明の主な目的は、改良されたマイクロプ
ロセッサのデバイスおよび装置ｄを提供するとともに、
かかる装置を作りかつ作動さゼる改良された方法を提供
することである。もう１つの目的は、マイク０プロセツ
サまたはマイクロコンピュータの改良された性能あるい
は能力を提供すると同時に、所望の機能を果たすのに必
要な半導体デバイスの大きさくしたがって費用）を減少
さゼることである。その他の目的は、普通（ｎａｔｉｖ
ｅ）の命令から区別できない複合命令をエミュレートす
るためにマイク０プロセツサにおいて命令シーケンスを
実行する方法；マイクロコード・プログラミングを使用
ぜずに慣用されるマイクロプロセッサ；複合命令を実行
するために、主記憶装置マツプに含まれない、オン・チ
ップ記憶装置を備えるマイクロプロセッサ：およびマイ
クロコンピュータにおける改良されたエミュレータ能力
、を提供することである。

その他の目的は、単チップ・プロセッサのΔＬ　Ｕ　、
レジスタおよび母線に圓する改良された高密度レイアウ
ト、ならびにこれらの素子のために組み合わされ、それ
によってマイクロプログラミングを容易にする制御命令
；ワイド語または圧縮側υｌｌＲＯＭと、単チップ・マ
イクロプロしツサのためのへしＵルジスタ、および母線
を含むストリップまたは規則正しいアレイとの両方に関
して組み合わされかつ相関された設計、を提供すること
である。

もう１つの目的は、制６０　ＲＯＭによって占められる
とともに、他の命令デコードおよびマイクロコード発生
回路によって占められるチップ上の面積を減少させるこ
とである。

もう１つの目的は、単チップのマイクロプロセッサまた
はマイク［１コンピユータにあるＡ　Ｌ　ｔＪ　。

レジスタおよび母線の高密度構造を提供することである
。もう１つの目的は、規則正しい模様すなわちアレイの
ＡＬＵ、レジスタおよび母線を持つ単デツプＣＰＵを提
供することである。

本発明の実施例により、ＭＯ８／ＬＳ　Ｉ形の改１０さ
れたＪＪＩデツプ・マイクロプロセッサ・デバイスは、
ＡＬＵと、数個の内部母線と、多数のアドレス／データ
・レジスタと、関連制御デ＝１−ドまたはマイクロ制御
発生回路を持つ命令レジスタとを含む。デバイスは両方
向性の多重アドレス／データ母線および多数の制御ライ
ンによって、外部紀１ｆＩ装置ならびに周辺装置に通じ
る。Ａ　Ｌ　Ｕ、レジスタおよび母線ならびにａ、ＩＩ
　ＩＩＩ　ＲＯＭは相関されたレイアウトに作られ、そ
れによってチップ上の所要スペースは最小である。すべ
てのレジスタおよび△［Ｕ内の同様なビットは整列され
た規則正しい模様になる。、母線は、ＡＬｔＪ／レジス
タ・ビットの各ストリップの上にかぶさる金属ラインで
ある、ｔ、ｌ１ｔｉｌラインは母線に垂直でかつ制＊＋
ｌ　ＲＯＭの列と共に整列されたポリシリコン・ライン
である。制御ＲＯＭはポテンシャルＭＯＳトランジスタ
の行と列のアレイであり、トランジスタを含まない列ラ
インを除去することによって圧縮される。

列当たりのビット数は、信号を使用すべきＡＬＵ／レジ
スタのストリップの部分と制御信号用の列を整列させる
広い構造（良い行ライン）を作る圧縮性を増すために最
小数である。

本発明に従えば、オフ・チップ主記憶装置のほかに、命
令シーケンスの実行が複合命令すなわちインタープリタ
（マクロ命令）をエミュレートし得る小形オン・チップ
記憶装置（ＲＯＭおよびＲＡＭの両方を含む）が堤供さ
れる。マクロ命令が［普通の（ｎａｔｉＶｅ）　Ｊ命令
と区別できないのは、すべての記憶取出しなどが全く同
じように行われ、かつ長い命令シーケンスがυＪ込み可
能だからである。このオン・チップ記憶装置はオフ・チ
ップ記憶装置マツプに影響しない。こうしてマイクロプ
ロセッサは一段と多能となり、わす、かな設計努力で慣
用される。また、主記憶装置から−１れだ別のオフデツ
プ記憶装置にアクｅスできれば、エミュレータ機能また
は特殊命令が可能となる。組合せａ能が示されたが、Ｊ
ｌｉ独でも使用される。

本発明の新しい機能と思われる特徴は特許請求の範囲に
示されている。しかし、発明自体は、その他の機能およ
び利点と共に、付図に関する以下の詳細な説明を読むこ
とによって最も良く理解されると思う。

マイクロプロセッサ装置 ここに説明するマイクロプロセッサ・デバイスはいろい
ろな形をとることができ、１つの実施例ではマイクロプ
ロセッサ・デバイスは第１図に一般化された形で示され
る装置に使用される。例えば、本装置は単一ボード汎用
マイクロコンピュータ、語処理装置、表示猪首およびタ
イプライタ鍵盤を備えるコンピュータ・ターミナル、通
信切換または通信処Ｊ！！装置、あるいはこの種の任意
な多くの応用であることができる。本装置は、後で詳し
く説明される単一チップＭＯ８／ＬＳＴ中央処理ユニッ
トすなわちマイクロプロセッサ１、および記憶装置２な
らびに入出力デバイスずなわら、Ｉ１０デバイス３を含
む。マイクロプロセッサ、記憶装置およびＩ１０デバイ
スは１６ビツト、並列、両方向性、多重アドレス／デー
タ母線４、および制御ライン５によって相互に接続され
ている。

適当な供給電圧およびクロック端子が含まれており、例
えばデバイスは１個の＋５ＶＶｃｃｌｉ源と接地すなわ
ちＶｓｓとを使用することができ、また５Ａ置のタイミ
ングを形成するオン・ブツプ発振器の周波数を制御づる
水晶がデバイス１の端子に接続される。言うまでもなく
、本発明の概念はオフ・チップ記憶装置２の代わりにオ
ン・チップ記憶装置を備える単チップ・マイクロコンピ
ュータに用いら九るとともに、両方向母線４の代わりに
別別のアドレス母線とデータ母線とを持つマイクロプロ
セッサにも用いられよう。

もちろん一般的に古って、第１図の装置は従来の方法で
作動する。マイクロプロセッサ１は、母線４のアドレス
を記憶装置２に送り出し、次に配憶Ｍ置２のアドレス指
定場所から母線４を介して命令を受Ｇノることによって
、命令を取り出す。マイクロプロセッサはそのときこの
命令を実行するが、それには記憶装置２に記憶されたオ
ペランド用のアドレスを母線４を介して送り出すこと、
およびＰｆｉ１４に戻ってくるこのデータを受けるとと
もに、母線４上のデータを伴ったアドレスによって記憶
装置２に結果を書き込むことを含むいくつかの機械サイ
クル（クロックまたは水晶によって定められる）を通常
必要とする。（１０デバイス３は記憶装置２と同様にア
ドレス指定される。外部デバイスに対するこのインター
フェースがアドレス／データｆｆ１Ｆｉ１４および制御
ライン５を用いて達成されるのは、Ｉ１０デバイス３が
記憶アドレス・スペース内の場所を占めるからである。

これはメモリーマツプ■／○として知られている。

詳しく説明する例において、１５ビツト・アドレスはマ
イクロプロセッサ１から母線４に加えられ（第１６番目
のビットはアドレス指定のためにハードワイ４．ｙされ
たＯである）、それは記憶装置の２１５すなわち３２に
語を直接アドレス指定する。

記憶装置内の各１６ビツト語は２個の８ビツト・バイト
を含むので、マイクロプロセッサは６４にバイトをアド
レス指定することができる。マイクロプロセッサ１の命
令の組は、詔またはバイトのいずれかのオペレーション
を可能にする。第２ａ図は、ここに説明される第１図の
装置のためのデータ語およびバイト形式ならびにビット
定義を示す。語は、記憶装置２の中で偶数番号のアドレ
スを指定されている。１６ビツト・バイト・アドレスは
、内部ですべてのアドレス指定モードによって明確に操
作されるが、１５ビツト語アドレスのみが母線４を介し
て記憶装置２に供給され、３２に語の記憶スペースの直
接アドレス指定を与える。

ＣＰＵデバイス１は、ベージング、機能分離、マツピン
グなどを含んでアドレス指定できるような構造的記憶ス
ペースの量を増加するためのいくつかの方法を援助する
。ベージングは、第１６アドレス・ビットとして、制御
ライン５の１つに現れる状態ビットを使用することによ
つ“で達成される。

機能分離は、命令またはデータ用の記憶スペースを分離
させるＢＳＴライン６の「母線状態符号」を用いて達成
される。マツピングは、マツピング命令によって制御さ
れる外部マツプ論理デバイスを用いて達成される。これ
は構造的なアドレス範囲を、１Ｅ３Ｍバイトずなわち２
４ビツト・アドレスに相当する２２４まで拡大すること
ができる。

第１図の装置は記憶装置対記憶装置構造を使用するが、
この場合ＣＰＵによって用いられるレジスタ・ファイル
すなわち作業レジスタは、マイクロプロセッサ・チップ
１の中ではなく外部記憶装ｇｆ　２の中にある。この種
の構造では、大部分のオペランドおよび戻りアドレスが
チップ１のレジスタに記憶された従来の方法に比べて、
割込み応答速度が速くかつプログラミングの融通性が向
上する。記憶装置２の大吉Ｕｄ、特にアドレス００８０
からＦＦＦ△まで（すべてのアドレスはこの説明におい
て１６進ｔなわち基数１６で与えられている）は、第２
図に見られるとおり、プログラム記憶用または「作業ス
ペース」用に＋１用できる。作業スペースの第１語は作
業スペース・ポインタ（常に偶数アドレス）によってア
ドレス指定され残りの１５語は作業スペース・ポインタ
足す０２から１Ｅまで（４ビツト２進アドレス）によっ
てアドレス指定される。記憶装置２の中に作業レジスタ
を有することによって、文脈スイッチずなわら割込みは
マイクロプロセッサ１と記憶装置２との間のデータ転送
を最小限に押えて実行されるが、その理由は′Ａ！！す
べきデータの大部分が既に記憶！！１ｆｉ２の中にある
からである。

並列ｌ１０３のほかに、本装置はコミュニケーション・
レジスタ・ユニツ］〜づなわらｒｃＲＵＪ７を用いるピ
ッ１−・アドレス可能入出力能力を備え、このＣＲＬ１
７は入力としてアドレス／データ母線４の端子の１つ（
ピッ１−Ｏ）を、出力としてもう１つの端子（ビット１
５）を、また制御用としてライン５を使用する。

割込み要求ライン（３木の割込み制御ライン９の中の１
本）が働いて割込みマスクと内部で比較されるとき、Ｃ
Ｐ　ＬＪ　１によりサンプリングされる、１６個の割込
み符号を形成する４本の入力ライン８により、割込が発
生する。

ライン８に現れる符号の優先度がマスクと同等よ／＝は
それより高い場合は、割込みシーケンスが開始される。

比較の結果が割込不可ならば、プロセッサは要求を無視
する。制御ライン９のもう１つは非マスク割込みである
が、この場合ライン８に現れる優先度符号１よ重要では
ない。

本装置ではダイレクト・メモリ・アクビス（ＤＭＡ）が
可能であるが、この場合記憶語の大ぎなブロックは母線
４を介して記憶装置２とディスク・メモリのようなＩ１
０デバイス３との間で転送される。制御ライン５の１つ
に現れる「ホールド」命令は、外部制御機器が母線４を
使用したい旨をプロセッサ１に示すので、プロセッサは
母線４に行っている端子を高インピーダンス状態にする
ボールド状態に入いる。

制御ライン５、母線状態ライン６、および割込み制御ラ
イン９の各機能の定義は第Ａ表に記載されている。１６
ビツトの状態レジスタＳＴに対する状態ビットは第８表
に示されているが、ここで命令の組のなかのある命令に
対して各ビットをゼットする条件が定められている。割
込みレベルの定義は第０表に記載されている。もらろん
、この特定の装置は、本発明の特徴が使用される現代の
マイクロブ［１セラ勺またはマイクロコンピュータ装置
の説明例にツざない。

第１図のＣＰＵチップ１は第２Ｃ図の命令の組を実行す
るが、言うまでもなく、説明される特定の命令に加えま
たはそれに代わって実行づる他の命令が定められてもよ
い。第２Ｃ図の命令の組は主として、部品番号ＴＭＳ９
９００としてテキサス・インスツルメンツによって販売
され、かつテキサス州７７００１．ヒユーストン、Ｍ／
Ｓ　６４０４、郵便私書箱１４４３、テキサス・インス
ツルメンツ社によって１９７８年に出版された国会図出
館カタログ番号第７８−０５８００５号のｒ９９００系
列システム設計」という件名の図書に記載されているも
のと同じであり、このような図書は参考として水用ｉｓ
に包含されている。

ＴＭＳ９９００によって実行されなかった第２Ｃ図の命
令は、符号付き乗除算；長語の加減停、左シフトおよび
右シフト；間接ブランチ；ブランチＪ３よびブツシュ・
リンク；長距Ｍｉ：ステータスー〇−ドおよび作業スペ
ース・ポインタ・ロード：マツプ・ファイル・ロード；
ならびにマルチブロセツリ′補助命令テスト、テストア
ンドクリア、ならびにテストアンドセットなどである。

この命令の組を実行するに当たって利用し得るソース・
アドレスおよび行先アドレス指定モードが以下に説明さ
れる。一般的に述べれば、２ビツトのＴフィールドＴｄ
およびＴＳ　　（ビット４−５ならびにＩＣ）−１１＞
は加算、減算、移動、比較などのような命令のアドレス
指定モードを形成する。

命令用の１６ビツトのオペレーション・コードが第２Ｃ
図で３枚にわたって示されている。第２Ｃ図はエントリ
ーポイント発生回路に用いられる群（一番左のすなわち
最上位の「１」に基づく）を示すように降順に配列され
ている。

ＣＰＵチップ ＣＰＵチップ１内のブロセツリ構造は第３図でブロック
図の形に、第４図でチップ・レイアウトの形に、また第
５図と第６図で論理図の形に示されている。一般的に述
べれば、プロセッサはＡ　Ｌ　ＬＪずなわち演算論理コ
ニット１０およびそれと組み合わされるレジスタ、制御
機器、データ通路ならびに関連論理回路を含む。このΔ
ＬＬＪは第１図の装置に用いるようにされているが、こ
のＣＰＵ構造の特徴は伯の同様な装置に使用される。

ＡＬＵＩＯは、プロセッサの計算要素として鋤く１６個
の並列２進加算器／論理状態から成る。

ＡＬＩＪ　１０Ｇ、！１６ヒツト１７）　ｒＡＪ入力１
０Ａｊ５Ｊ：び１６ビツトのｒＢＪ入力１０Ｂを受けて
、１６ビツトの並列出力１０Ｃを作る。ＡＬＵの八人力
１０Ａは１６ビツトの並列Ａ母線から入る。Ａｆｆｌ線
に現れるデータはアクディプ・ローである。表示子Ａ、
Ａ−またはＮＡを、この母線に関し技術的に正確である
ように用いるものとし、同じことが他の母線についても
言える。Ａ母線は説明するようにいくつかの出所（ＳＯ
ｌｌＲＣＥ　）の任意な１つからのデータを受Ｇノるこ
とができ、その入力の選択は制御人力１１によって行わ
れる。同様に、Ｂ入力１０Ｂは、２１１１　ｗ人力１１
によって定められたいくつかの出所の任意な１つからデ
ータを受ける１６ビツトの並列１３母線から入る。ＡＬ
ＵＩＯからの出力１００は、入力１１の制御によりＰｆ
ｌｌ線またはＥｆｆｉ線のいずれかに進む。Ａ　Ｌ　Ｕ
　Ｇ、を第２Ｃ図の命令に必要な加、減、アンド、オア
、排他的オア、補助などの機能のようなマイクロ命令を
ブロヒツサで実行するのに要する寸へての演尊および論
理線面を果たす。

プロレツ勺はＡ　Ｌ　Ｕ　１０と組み合わされる多数の
レジスタを備えているが、プログラマがアクセスし得る
のはその中の３個だけである。これらの３個は゛プログ
ラム・力ｆリンク・レジスタすなわちＰＣレジスタと、
作業スペース・ポインタ・レジスタすなわちＷＰレジス
タと、状態レジスタすなわちＳＴレジスタとである。命
令の取１ｑまたは実行の際に用いられる他の内部レジス
タ番よ、１０グラマーにとって呼び出すくアクセスする
）ことはできない。

プログラム・カウンタＰＣは、現在実行中の命令に続く
次の命令の語アドレスを右する１５ビツト・カウンタで
ある。１５段（ｓｔａｇｅｓ＞はｈ゛を崩えられ、第１
６ビツトはＯにハードワイヤされる。

記憶５Ａ置２の中にある命令は語の境界に制限されるの
で、１バイトを呼び出ずことはできず、偶数のアドレス
（語）のみが使用される。マイクロプロセッサは記憶装
置２から次の命令を取り出すためにこのアドレスを参照
し、プログラム・カウンタＰＣは新しい命令の実行中に
アドレスを増分くインクリメント）する。マイクロプロ
セッサ１の現命令がプログラム・カウンタＰＣの内容を
泰更する場合は、プログラム・カウンタの変更された内
容によって規定された記憶装置２の中の場所に対してプ
ログラム・ブランチが生じる。割込み、プラス・ジンプ
ルーブ、ランチおよび飛越しくジψンプ）の諸命令のよ
うなすべての文脈切換えオペレーションは、プログラム
・カラン、りの内容に影響する。ブ１」グラム・カウン
タはラインＥＰＣによってＦ母線からロードされ、また
はその内容はラインＰＣＢを介して［３ｆＨ線に加えら
れたり、別法としてラインＰＣＰを介してＰ母線に加え
られる。プログラム・力１クンタに出入するこのような
ずべての転送は、もちろｌυ、制御人力１１によって形
成される。内部で、プログラム・カウンタＰＣは２進加
算回路を含み、この場合もまた入力１１の制御を受けて
、適当な時点で１５ビツト・レジスタに含まれるカウン
トに１を加算する。

状態レジスタＳＴは、プログラム比較の結果を含み、プ
ログラム状態の条件を表示し、かつ割込み優先度回路に
割込みマスク・レベルを供給する１６ビツト・レジスタ
である。状態レジスタ内にある１６ビツトの各位置は、
マイクロプロセッサ゛１に存在する特定の機能または条
件を表し、これらのビット位置割当ては第８表に示され
ている。

ある命令は事前必要（ｏｒｅｑｕｉｓｉｔｅ）条件をチ
ェックするために状態レジスタＳＴを使用し、他の命令
はレジスタ内のビットの値に影響を及ぼし、また他の命
令は全（ｅｎｔｉｒｅ）状態レジスタに新しい１紺のパ
ラメータをロードする。割込みも状態レジスタを変える
。各命令は状態レジスタに影響を及ぼすことがある。状
態レジスタＳＴの全１６ビツトは、♂り御ライン１１の
指令により、ＥｃＪ線からラインＥＳＴを介してロード
されたり、ラインＳ　Ｔ　Ｅを介してＥ母線にロードさ
れたりする。

プロセッサ１は、内部ハードウェア・レジスタの代わり
に命令オペランドを操作するため、作業スペースと呼ば
れる記憶装置２の中の語のブロックを使用する。作業ス
ペースは、他の使用のために保留されていない記憶装置
２の任意な部分で、第２ｂ図のような１６個の相接する
記Ｗ語を占める。個々の作業スペース・レジスタは、デ
ータまたはアドレスを含み、オペランド・レジスタ、ア
キュームレータ、アドレス・レジスタ、またはインデッ
クス・レジスタとして働くことがある。いくつかの作業
スペース・レジスタは、ある命令の実行中に特殊な意味
に使われる。

多数のこれらの１６語作業スペースは、高度のプログラ
ム融通性を与えながら、記憶装置２の３２に語にひ在ザ
ることがある。記憶装置２の中の作業スペースをさがす
ために、ハードＣフェア・レジスタずなわら作業スペー
ス・ポインタＷＰが使用される。作業スペース・ポイン
タＷＰは、第２ｔ）図の作業スペースにある第１語の記
憶アドレスを含む１５ビツト・レジスタである。（左側
に揃えて、第１６ビツトすなわちＬＳＢをＯにハードワ
イアする。） 作業スペース・ポインタの内容にレジスタ内の数の２倍
を加えてその語のメモリ要求を開始することによって、
ブロセツ丈は第２ｂ図の作業スペースにあるどのレジス
タをも呼び出す。第１６ビツトは０であるので、これは
レジスタ内の数の２倍をＷＰに加えることに等しい。第
２ｂ図は作業スペース・ポインタと記憶Ｈｆｆｌ内のそ
れに対応する作業スペースとの関係を示す。ＷＰレジス
タは制御ライン１１の指令により、ラインＷＰＢを介し
てＢ母線にロードされたり、ラインＤＩＷＰを介してＤ
Ｉ８１−線からロードされる。

この作業スペース構想は、サブルーチンや割込みの場合
のように、１つのプログラムから別のプログラムに変更
される文脈スイッチを要求するオペレーションの際に特
に有利である。在来の多重レジスタ方式を用いる、かか
るオペレーションでは、各語を記憶したり取り出す記憶
サイクルを用いて、レジスタ・ファイルの内容の少、な
くとも−部を記憶し、再ロードすることが必要である。

プロセッサ１は、作業スペース・ポインタＷＰを変更す
ることによってこのオペレーションを達成する。完全な
文脈スイッチは、プログラム・カウンタＰＣ１状態レジ
スタＳＴ、および作業スペース・ポインタＷＰを変換す
る３ストア・サイクルと３取出しサイクルだけで済む。

スイッチ後、作業スペース・ポインタＷＰは新しいルー
チンに用いる記憶装置２の中にある新しい１６語の作業
スペース（第２ｂ図）の開始アドレスを含む。元の文脈
が回復されるとき、相当する時間節約が生じる。

文脈スイッチを起こす、プロセッサ１の中の命令は、ブ
ランチおよびロード作業スペース・ポインタ（ＢＬＷＰ
＞、リブルーチンからの戻り（ＲＴＷＰ）、ならびに拡
張オペレーション（ＸＯＰ）命令を含み；デバイス割込
み、演暉オーバーフ［１−割込み、違法オペレーション
・コード検出トラップなどもプロセッサをサービス・サ
ブルーチンにトラップさせることによって文脈スイッチ
を生じる。

ブロヒツザ１の使用者（プログラマ−）にとって呼び出
し不可能な内部レジスタは、記憶アドレス・レジスタす
なわちＭＡレジスタ、データ・レジスタすなわちＤレジ
スタ、およびにレジスタを含む。Ｄレジスタは、入力と
して並列ラインＤＳを介してスワップ母線Ｓ１．：接続
され、またラインＳＫに現れるスワップ母線出力はにレ
ジスタに加えられるが、ずべてライン１１の指令の制御
を受ｔ′Ｊる。Ｄレジスタは主としてデータ出カラツブ
として触ぎ、Ｅ母線からラインＥＤを介してロードされ
る。Ｄレジスタは１６本の並列ラインＤＤＩによってＤ
Ｉ母線に加えられる。ＡＬＵの出力１ｏＣからＥ母線し
たがってラインＥＤを介してＤレジスタに至り、次にラ
インＤＤＩを介してＤＩ母線に、そしてＡｌ１線を介し
てＡＬＵのへ入力に至るデータ通路は、例えば除算ルー
チンに役立つ。

しかし、主として出力データはＥｔｋ［からＤレジスタ
に、次にラインＤＳを介してスワップ母線Ｓに、さらに
ライン１３を介して１６個のアドレス／データ・バッフ
ァ１２に［１−ドされる。データは、バイト・オペレー
ションのような敢木の実行次第で、スワップ母線Ｓによ
りまっすぐ転送されたり、交換される。これらの転送は
もちろんライン１１に現れる指令の制御を受ける。

アドレス／データ・バッファ１２は、おのおの外部母線
４の中の１つに接続される入出力端子を備える、在来形
の１６１［！ｉｌの両方向性、３状態バツフアである。

これらのバッファは通常、ＰＩ線からライン１４を介し
てアドレスを受けたり、ライン１３を介してデータを受
け、母線４に出力する。

マイクロプロセッサ・デツプ１の入力として、プログラ
ムまたはデータ後はうイン１３を介してスワップ母ＦＡ
Ｓに加えられ、したかつ、てラインＳＫを介してにレジ
スタに加えられるっライン１１の指令の下に、Ｋレジス
タからラインＰＫを介して１〕母線をロードすることが
可能であり、したがってＰ　ｆｆｌ線を介してにレジス
タを出力することができる。

記憶装置２に対するアドレスは通常、マイクロプロセッ
サ１からＰ母線を介して送り出され、それはＭＡレジス
タからの１６本のラインＭＡＲによってロードされる。

このレジスタ内のビットも並列ラインＭＡＲを介してＢ
母線に転送され、したがってＡＬＬＪのＢ入力１０Ｂに
転送される。別法としてＭＡレジスタはＥ母線からライ
ンＥＭＡを介し、またはにラッチからラインＫＭＡを介
してロードされるが、すべては制御ライン１１によって
定められるとおりである。

使用者が見ることのできるもう１つの内部レジスタは一
時レジスタすなわち１−レジスタである。

このレジスタはＡＬＬＪｌｏから１６ビツトの並列出ノ
〕１０Ｆを受けて、その出力を３通りの方法すなわちラ
インＴＢを介して直接、通路ＴＬＢを介して左シフト、
または通路ＴＲＢを介して右シフトのいずれかによって
、その出力をＢｆｆｌ１２に加える。またＴレジスタは
、通路Ｅ３Ｔによるクロック・サイクルの　／４だけ遅
延されるＡＬＵに対する８入力１０Ｂをも受ける。■レ
ジスタは以下に説明されるような乗除σに重要な働きを
する。

乗除算にも使用されるレジスタは、ＭＱ（積／商）シフ
トレジスタと呼ばれる。このレジスタはライン１１の指
令によって右シフトまたは左シフトの能力を備えている
。レジスタは１６ビツト並列ラインＡＭＱおよびＤＩＭ
ＱによってＡ母線またはＤＩ母線からロードされたり、
ラインＭＱＥまたはＭＱＢを介してＥ母線あるいはＢ母
線に出力される。ＣＩＩＪ７を含むビット操作または直
列ＣＲＵ操作の場合、ＭＱレジスタの「０」ビットは、
ラインＣＭＱでｒＯＪ　Ａ／Ｄバッファ１２ｈ１らロー
ドされる。このための出力は、１ビツトしか使用されて
いなくても、並列にＤレジスタを経由する。

命令レジスターＲは、与えられたマイクロコード状態時
間（機械り°イクル）に実行されている現命令を含む通
常機能を提供する。命令レジスタＩＲはライン１１の制
御下で、ＤＩｌｎｌからラインＤＩｉＲを介してロード
されたり、ライン１］５Ｆを介して［母線にロードされ
る。ＩＲに進む命令のいろいろなフィールドは、２ビツ
トおよび４ビツト接続、ＩＲ２ならびにＩ　Ｆ＜　４に
よってＡＩ線にも進むことができる。しかし、各サイク
ルの間、命令レジスタＩＲの内容は１６本の並列ライン
ＩＲＯ〜ｌＲ１５を介して、入口点およびマイクロ制御
発生回路ならびに各種制御回路に転送される。

制御信号１１は制御ｌＲＯＭ１５に発生されるが、この
場合はＡＬＵおよびレジスタのハイ側で１５１４、ロー
側で１５１の両半分に分けられる。

ビットのほんの一部の、すなわち１６ｇ全部のではなく
、ハイまたはローで多くの制御信号１１が使用されるの
で、制６ｔｌＲＯＭ１５をこのように分番）ることによ
ってスペースが節約される。υ制御ＲＯＭの各半分は、
Ｘアレイ１５ＸおよびＹセレクト・アレイ１５Ｙを持っ
ている。各ライン１１用のバッファ１５Ｂは、Ｙアレイ
１５Ｙからの選択出力を受けて、ライン１１に制御信号
を作るために必要に応じてクロックその他の論理を導く
。

マイクロ制御ライン１１の数は実行すべき命令次第で約
１４２であるが、これは両側１５Ｈと１５１−に進むラ
イン１６に現れる８ビツト・アドレスのアドレス指定範
［１１１（２５６）の中に十分おさまる。この８ビット
制ｔｌｌＲＯＭアドレスは、入口点くエントリーポイン
ト）論理またはマイクロジャンプ回路によって作られる
。制御２ＩｌＲＯＭから出力１１を受ける８木のライン
１７に作られるマイクロジャンプ・アドレスは、次の状
態のためのジャンプ・アドレスを作ることができる。ラ
イン１７のマイクロジャンプ・アドレスは、実行入口点
くエントリーポイント）アレイ１９Ｅまたは出所／行先
アドレス入口点アレイ１９八から受けた入力により入口
点をも作ることができる論理アレイ１８に送り戻される
。グループ検出回路２０はＩＲから１６ヒツト命令語を
受けるとともに、ＳＴおよび伯の制御回路から状ｆフビ
ツｌ〜を受けて、入口点アレイ１９Ａおよび１９Ｅの２
つの入力を作るが、その１つはグループ識別入力であり
、もう１つはフィールドである。グループは第２Ｃ図に
見られるとおりオブコードの一番左の１によって定めら
れ、フィールドは一番左の１に始まる３ビツトまたは４
ビツトである。ライン１６に現れる制御ＲＯＭ１５に対
するアドレスも８ピツ１〜のラッチ２１で保持されるの
で、乗除算命令の場合と同じ状態が再実行される。この
目的で、最大１６までの状態回数をカウントする４ビツ
ト状態カウンタＳＣが提供され、状態カウンタの溢れ出
力は保持ラッチ２１の解除を制御づ”ることかできる。

こうして、プロセッサの作りＪはグループ検出回路２０
および論理アレイ１８．１９Ａ、１９Ｅを介して入口点
を作るＩＲレジスタにロードされる命令によって制御さ
れる。入口点は、アドレス・ライン１６に記入される制
御２１１ＲＯＭ１５の開始アドレスである。このアドレ
スは制御ライン１１に特定な１組の指令を生じ、あるラ
イン１１は活動するが大部分は活動しない。アドレスは
次の状態のための制ｍＲＯＭアドレスを定めるジャンプ
・アドレスをもライン１７に作ることができ、すなわち
次の状態は別の入口点であったり、保持ラッチ２１によ
り同じ状態であることができる。命令に必要な最終状態
に達すると、次の命令はレジスタＩＲにロードされて、
別の入口点が得られる。

制御ＲＯＭは「圧縮ＲＯＭＪｉ造である。

制御ＲＯＭ１５からの制御出力１１は、発生回路２２に
よってライン６の母線状態コードをも作る。第り表の母
線状態コードはおのおの規定条件に応じて作られ、外部
デバイスはライン６の８８丁１〜ＢＳＴ３およびライン
５の１つに現れるＭＥＭ−をデコードすることによって
、母線４でどんな活動がいま行われているかを正丸に決
定することができる。

ライン８および制御ライン９の割込みコードはチップ１
の内部にある割込み制御回路２３に加えられる。状態レ
ジスタＳＴからのビット１２〜１５６回路２３に加えら
れ、外部からの割込みコードと比較するための割込みマ
スクを提供する。ブロセツ４Ｊ１に・よって割込みが処
理される方法を定める論理流れ図が第２ｅ図（４枚）に
示されている。

外部制御ライン５は、制６０　ＲＯＭからのライン１１
に応動するとともにチップ内の他の条件、およびライン
５に応動する制御発生回路２４に接続され、所要の内部
制ｔ７Ｉｌならびに他の外部制御５を作る。

オン・デツプ記憶アレイ２５が、本発明の特徴とする補
助記憶装置で、この実施例に於てこの記憶アレイ２５は
プロセッサ・チップ１の上に含まれ、第２Ｃ図の命令の
組にない追加の機能を提供する。この記憶アレイ２５は
ＲＯＭの一部２５Δ、例えば５１２詔、およびＲＡＭの
一部２５Ｂ、例えば１６語すなわち１つの作業スペース
を含む。

ＲＯＭ　２５　Ａは１６進アドレス０８００−ＯＢＦＥ
にあり、ＲＡＭ２５Ｂは１６進アドレス００００−００
１Ｅにあるが、これらは第２ｂ図のメモリマツプの中に
ない。これらの場所は例にすぎない。記憶アドレス・デ
コード回路２５ＣはＰ母線からのライン２５Ｄに現れる
記憶アドレスを受けるとともに、ＲＯＭ２５ＡまたはＲ
ＡＭ２５Ｂから１つの語を選択するが、これはデータ１
１０回路２５Ｅを介して１６本の並列ライン２５Ｆにあ
るライン１３に至る入力または出力である。

オン・デツプ記憶制御回路２　Ｓ　Ｇ　ＧｃｔＭ　Ｉ　
Ｄすなわちマイクロ命令検出と呼ばれる規定のオブコー
ドを検出するくこの例では状態レジスタＳＴのビット１
１が１にセラ１〜されている間、違法オブヨードまたは
ＸＯＰのいずれかが実行される）。制御回路２５Ｇはオ
ン・チップ記憶アレイ２５に実行を転送する働きをする
。この操作に入るとき、文脈スイッチはＲＡＭ２５Ｂに
ある１６語作業スペースのレジスタＲ１３、Ｒ１４およ
びＲ１５にお番ノるＷＰ、ＰＣならびにＳＴレジスタの
内容をセーブする。次にＣＰＬＪはＲＯＭ２５Ａからの
アセンブリ言語命令（第２Ｃ図）を実行し、これらのマ
イクロ命令の実行中にいろいろなマイク［１命令は間接
モード、間接自動増分（インクリメント）モード−３よ
び指４ｍ（＝ｆ（インデックス）アドレス指定モードを
用いて通常の方法で外部記憶装置２を呼び出すことがで
きる。使用者の外部記憶スペース（第２ｂ図の記憶割当
て図）から離れたこのオン・チップ記憶スペース２５を
提供することによって、プログラマ−にとって全く明ら
かな方法で新しい命令がエミュレートされる。これらの
新しい命令は第２Ｃ図の組および特殊の命令を用いて構
成され、プロセッサ・チップ１の嘩用考はオ゛ン・チッ
プ記憶アレイ２５を介して実行すべぎある追加の命令を
規定することができ、しかも専用省は第２Ｃ図の命令の
組を用いてこれらの命令を実行するためにＲＯＭ２５Ａ
に記憶すべきプログラムを古くことができる。記憶アレ
イ２５の詳細な作動は以下に説明される。（特に８９頁
オン・チブ記憶装置以下。） １つの重要な特徴は、上述のＡＬＵＩＯおよびそれと組
み合わされるレジスタに、Ｄ、ＭＡ。

））Ｃ，ＷＰ、Ｔ、ＭＱ、ＳＴならびにＩＲが第４ａ図
に見られるとおり規則正しいストリップ・バターンでＭ
Ｏ８／ＬＳＩチップの上に配置されていることである。

これらの各レジスタおよびＡＬＵは、第４図に見られる
とおり水平に配列されたビットを記憶セルのようなパタ
ーンに配列される１６のピッ］・または段階を含む。第
３図のＡ。

Ｂ、Ｄｌ、ＥおよまびＰｆｆｌ線はおのおのＡＬＬＩな
らびにレジスタ（むしろ第３図に示されるレジスタ以外
のもの）のセルの上部にある１６個の並列金属ストリッ
プであり、制御ライン１１の１２個全部はＡＬＵｌｏお
よびそのレジスタにあるトランジスタ用の制御ゲートと
して用いられる水平ポリシリコンのラインである。ＡＬ
ＬＪｌｏに必要な制御ライン１１の数は例えばＷＰレジ
スタのような単一レジスタの場合よりも多く、ＡＬＵ段
を配置するのに要するスペースが単一レジスタの場合よ
りも大ぎいことは幸運な場合であり、消費スペースは最
小にされる。すなわち、制御を作る制御ＲＯＭ１５に必
要なスペースは、１．制御される回路に必要なスペース
と同じである。このレイアラ１〜配列は実際に、以下で
説明される圧縮「ワイド語」制ｔａｌｌ　ＲＯＭまたは
デコーダと共に使用した場合有利であり、この理由はそ
れが制’ｔｉｌｌ　ＲＯＭのそばにぴったり適合して、
在来のマイクロプロセッサ構造における導線配置専用の
無駄なスペースが事実上ないからである。すなわち、す
べての母線Ａ。

Ｂ、Ｄｌ、Ｅ、Ｐなどおよびすべての制御ライン１１は
使用されないシリコンの上ではなくチップの機能領域す
なわちセルの上または下を通され、かつＳ線配置におい
てではなく機能セルに固有にほぼ９０”の折返しが作ら
れる。先行技術のデバイスでは、制御Ｉ　ＲＯＭ　、レ
ジスタ、Ａ　Ｌ　ｔＪなどは母線や導線によって接続さ
れた回路の島となっていた。第４ａ図の拡大図はＡＬＵ
ＩＯおよびレジスタの小部分を示し、テキサス・インス
ツルメンツに譲渡された米国特許第４．０５５．／１４
４号に仝休としてしたがって作られたＮチャンネル・シ
リコン・ゲートＭＯＳデバイス用の金属母線ならびにポ
リシリコンａ、ＩＩ御プライン１１示されている。

上述のＫＤ　Ｉ、ＥＤ、ＥＭＡ、Ｍ’ＡＢ。

ＤＩＮＰなどのような接続ラインの大部分は物理的なラ
インであったりｍ長い導線ではなく、その代わり第４ａ
図の金属母線に沿う単に金属・シリコン接触区域である
のに注目することが大切である。すなわち、１６ビツ１
〜並列導線の配置はストリップ特徴によって最小にされ
る。

ＡＬＵおよびレジスタ回 Ａ　Ｌ　ＬＪおよびそれと組み合わされるレジスタに使
用される細部回路は、第５ａ図から第５ｑ図までについ
て説明される。これらの回路は第３図に見られるとおり
共に適合する。一般に、１６ビツトの中の１ピツ１〜だ
けが線で示されている。大部分の場合、残りの１５ビツ
トはある例外のほか、詳細に示される１ビツトと同じで
ある。

　Ｌ　ｔＪ 第５ｅ図から、ＡＬＵｌｏのビットの１つはＡ母線に接
続される八人力１０ＡおよびＢｆｆｌ線に接続される８
入力１０Ｂ、ならびにトランジスタ１０ａと１０ｂとに
よってそれぞれＥ母線とＰ母線に接続される出力１ｏＣ
を備える複合論理回路から成る。トランジスタ１０　ａ
および１０ｂは、それぞれＨ１Ａ　Ｌ　Ｔ　Ｅならびに
ＨＩ　Ａ　Ｌ　１’　Ｐで表されるゲート制御ライン１
１に接続されている。

この説明を通じ、指令またはυＩ御ウライン１１表すの
に用いられるしきたりは、（ａ）Ｈｌすなわち「ハーフ
１」のようなりロック・フェーズ、（ｂ）ｒＡＬＪ　　
（ＡＬＵ）のような出所、（ｃ）ｒＴＪ（ツー）または
ｒＦＪ　　（フロム）、Ｊ３よびそれに続＜ｒＰＪ母線
あるいはｒＥＪ　Ｆｆｉ線のような行先、などである。

　／２および　／４り［１ツクは第２ｄ図のタイミング
図に示されている。このしきたりを用いると、ＨＩＡＬ
ＴＰはこの制御ライン１１がＨｌすなわちハーフ１クロ
ツクの間に生じ、かつＡ　Ｌ　ＵからＰｌｎ線への接続
を形成することを表す。ラインＤＩＡおよびトランジス
タ１０ＣによってＤｌｌｎ線からのＡ　ｆＪ　Ｉ’、ｉ
！の入力は、ライン１１のＨ１Ｄ　Ｉ　Ｔ△指令によっ
てυｌ　１２＋１され、ｒＨ１クロックでのＤＩから△
へ」と翻訳される。このビットのキャリ・インおよびキ
ャリ・アウトは、それぞれＡＬＵの隣接段に）り続され
ているラインＣｏｕ　ｔおよびＣｉｎに現れる。キＡ７
す・アウト・°ラインはトランジスタ１０ｄによって０
１で１すなわちＶｃｃまで予め充電され、次にトランジ
スタ１０ｅによって０１が［１−になってから条件付き
で放電される。ノア・ゲート１０ｆは制御ライン１１の
１つに現れる５ＩＳＴＯＰＧ　（８１に現れるストップ
発生を表す）、および接続点１Ｃ１の電圧に基づいてト
ランジスタ１０ｅのゲートを駆動する。ゲート１０ｆの
出力はキャリ発生条件であり、Ｓ　Ｔ、　ＯＰ　Ｇが活
性の場合は無条例で０にされる。

Ｑｌで１まで予め充電された接続点１０ｏは、ゲートに
反転六入力を持つトランジスタ１０ｉによって接続点１
０ｈに接続されている。同様に、キャリ伝搬回路におい
て接続点１０ｊＧ、ｔＱｌで１まで予め充電され、かつ
１〜ランジスタ１０ｋ（これも反転六入力を持つ）によ
って接続点１０ｍに接続される。Ｑｌで１まで予め充電
される接続点１０ｈおよび１０ｎは、Ｂ（反転）ならび
にＢ（二度反転）入力によって駆動されるトランジスタ
１０Ｃと、Ｈ２ＡＬＬ１１〜Ｈ２ＡＬＵ４で表わされる
４本の制御ライン１１によって駆θ」されるトランジス
タ１０ｐとを含む複合ナンド／ノア論理回路により条件
付で放電される。４本の制御ラインΔＬ　ｔＪ　１〜Ａ
ＬＵ４は表に示されるようなＡＬＬＪ内で行われる操作
を定める。ライン１１の「１（３論理」制御ラインは演
算／論理制御ラインであり、このラインがハイであると
きＡＬＵはトランジスタ１０ＱによってＣｉｎラインを
無条件で接地することにより論理機能を果たすが、ロー
のＣｉｎが１）］他内的ア回路１０ｐの入力に加えられ
ると、反転されている他の入力は接続点１０ｊから信号
を伝搬する。伝搬信号は在来の方法でトランジスタ１０
Ｓのゲートをも駆動する。ＡＬＩＪｌｏの１つの重要な
特徴はノア・ゲート１０ｆおよびそのストップ発生制御
回路であり、これｔ１２の補数Ａの機能で「バスＡ」と
同じコードであるが、Ｈ３論即＝０のコードを作らせる
。これは負のＡおよびへの絶対値によって作られる。

ΔＬＵ１０のＬＳＢに対するキャリ入力はマイクロコー
ドυ制御ライン１１によって作られる。

ＣＩ　ＦＣＯＴなりち［キャリ・アウトからのキャリ・
インＪｆｉｌｌｎは、前の状態のＭＳＢからのキャリ・
アウトを現状態のＬＳＢにおけるキャリ・インに加える
。５ＴＣＩＮ制御ラインはキャリ・インに状態ビット３
を加える。ＣＩ　Ｎ　ｆｉ制御ラインはＬＳＢに対する
無条件キャリ・インを作る。

作業スペース・ポインタ・レジスタ 作業スペース・ポインタ・レジスタＷＰの詳細な回路図
は、第５Ｃ図の下部に示されている。このレジスタは、
Ｈ２の間に出力に接続される入力接続点ＷＰｂをトｒつ
２個の静インバータ段ＷＰａを含む。入力接続点は、ゲ
ートにＨ４ＷＰＦＤＩ（ＩＨ４に現れるＤｒからのＷＰ
）指令を持つトランジスタＷＰｃによってＤＩ母線から
ロードされる。中間接続点ＷＰｄは、インバータＷＰｅ
およびゲートに指令ＨＩＷＰＴＢ（）（１に現れるＢへ
のＷ］〕）を持つトランジスタＷＰｆを介してＢ母線に
接続されている。１５のビットは全く同じであり、第１
６ビツトはハードワイヤのＯすなわらＶｓｓである。

作業スペース・ポインタ・レジスタＷＰは、第２Ｃ図の
標準命令の出所アドレスおよび行先アドレスを作るとぎ
、ＡＬＵｌｏのＢ入力として用いられる。文脈スイッチ
において、ＷＰは記憶装置２に書き込むことによって節
約され、この操作のための通路はＡ　Ｌ　Ｕ　１０のＢ
入力およびＰ母線である。ＷＰはＯ１母線によってオフ
・チップからロードされる。

プログラム・カウンタおよび増分器（インクリメンタ） 第５Ｃ図にも見られるプログラム・カウンタＰＣは、ト
ランジスタＰＣｄによって入力接続点ＰＣＣおよびＱ２
に接続された出力接続点ＰＣｂを持つ１対の静インバー
タＰＣａから成る。入力接続点１）Ｃｃは、ゲートに１
−１／１ＰＣＦＥ（ト１４に現れるＥからのＰＣ）を持
つトランジスタＰＣｅによって垂直Ｅ母線からロードさ
れる。この信号はレジスタ・マトリックスを水平に走る
制御ライン１１の１つに現れる。中間接続点ＰＣｆにお
けるプログラム・カウンタの、′」１力は、トランジス
タＰＣａのゲートに接続され、それによりプログラム・
カウンタの内容はトランジスタＰＣｈまたはＰｅｔおよ
びラインＰＣＰまたはＰＣＢによって垂直Ｐｍ線あるい
はＰｍ線に読み出される。これらの転送を制御する信号
は、別の水平制御ライン１１に現れるＨｌＰＣＴＰ（８
１に現れるＰへのＰＣ）およびｌ−１１ＰＣ１’Ｂ　（
＋−１１に現れるＢへのＰＣ）である。プログラム・カ
ウンタはＨ３ＰＣｒＮＣ信号が制御ライン１１の１つに
現れるとき増分され、トランジスタＰＣｊをターン・オ
ンさせる。ＨｌでトランジスタＰＣｋはターン・Ａンし
、プログラム・カウンタのこのビットの内容を、前のビ
ットからのキャリ・ラインＰＣｎと直列にトランジスタ
ＰＣｍのゲートにロードする。キャリ通路の各ビットは
トランジスタＰＣｐによって０１で１まで予め充電され
る。ラインＰＣｎに現れる各ビットのキャリ・インは、
ノア・ゲートによってトランジスタＰＣｑのゲートに接
続され、ノア・ゲートも１つの入力としてＨ４ＰＣＦＥ
信号を持つ。この回路に、よって、ヒツトが１でありか
つキＡ７す・インが１である場合にキＡ７りは伝搬され
、またはキャリ・インが１である場合にビットはＯから
１に進む。Ｌ　Ｓ　８段１５ピツｉ−語アドレスのみが
Ｅ＆１２４に送り出されるので１８８段はハードワイＸ
７の０であり、第１６ピツトは呼出しに用いられないバ
イト・アドレスである。奇数番号のバイトを用いるバイ
ト操作では、次に低い偶数番号はアドレスであり、その
ときバイト・スワップ回路５が活性化される。すなわち
、アドレスの第１６ビツトは必ずＯである。

他の１５ビツトはすべて第５Ｃ図に示されるものと伺じ
である。最終ビット・からのキャリ・アウトは、それが
アドレスＦＦＦＦ（１６進）を表すので切り捨てられる
。

記憶アドレス・レジスタ（Ｍ△レジスタＭＡレジスタの
１つのビットは第５Ｃ図の上部に詳しく示されている。

このレジスタは、Ｈ２でり［ｌツクされるトランジスタ
ＭＡＣによる帰還を持つ１６ビツトのおのおのにある１
対の標準インバータＭＡａおよびＭＡｂを備えている。

レジスタは１６木の別々なラインＥＭＡおよび各ライン
にあるトランジスタＭＡ（ｊを介してＰｍ線からロード
される。１６１ｔ々のトランジスタＭＡｄのゲートは、
水平ｔｌｌ　ＩＩ＋ライン１１の１つに現れる信号Ｈ４
ＭＡＦＥ（１−１４に現れるＥからのＭＡ）によって駆
動される。同様に、各ＭＡレジスタ・ビットは、ライン
ＫＭＡと、ゲートにＨ４ＭＡＦＫを持つトランジスタＭ
Ａｅとによってにラッチからａ−ドされる。ＭＡレジス
タからの出力は、トランジスタＭＡｒによって２個の出
力トランジスタＭＡＱおよびＭＡｈに接続される２四の
インバータの間の中間接続点でうけ取られる。制ねりラ
イン１１の１つに現れるＨＩＭＡＴＰ指令はトランジス
タＭＡＧをターン・オンするとともに、その出力をライ
ンＭＡＰを介してＰｍ線に接ｖｃ″Ｉｊる。

１１１　Ｍ　Ａ　Ｔ　Ｂ指令はトランジスタＭＡｈをタ
ーン・オンするとともに、その出力をラインＭＡＢを介
してＰｍ線に接続する。もちろん、他のレジスタについ
ても言えるが、母線に出入する入力ラインと出力ライン
はおのおの１６本あることは３゛うまでもない。

ＭＡレジスタは通常、大部分の命令シーケンスの基本部
分としてＰｍ線を介してＡ　／　ｌ）バッファにロード
される。それが通常ＡＬＵ出力１０ＣからＰｍ線を介し
てロードされるのは、アドレスが例えば大部分の命令で
通常行われるＷＰ＋２８を加口することによって作られ
るときである。

データ・レジスタ Ｄレジスタすなわちデータ・レジスタは、第５ｂ図に詳
しく示されるように構成された１６ビツトを含む。この
レジスタ段は、ト）２でクロックされたトランジスタＤ
Ｃを通る帰還通路を持つ１対のインバータ［）ａおよび
Ｄｂから成る。このレジスタの入力はトランジスタＤｂ
およびラインＥＤ（１６木のラインＥＤの中の１つ）を
介してＥ　ｆｆｉ線から来るが、トランジスタＤｂはう
イン１１の１つに現れる指令Ｈ４ＤＦＥ　（ＥからのＤ
）によってａ、１１６１１される。出力の１つは、中間
接続点と、トランジスタＤ　ｇＪ３よび１６木のライン
ＣＤＩの１つににってＰｍ線に接続するトランジスタ［
）ｆとから出る。この出力は、全部で１６個のトランジ
スタＤｇのゲートに接続される制御ライン１１に現れる
ｌ旨令ＨＩＯＴＤＩ　（ＤＩへのＤ）によって制御され
る。Ｄレジスタからの他の出力は、おのおのスワップ回
路ＳにあるトランジスタＳａのゲートに進む１６本のラ
インＤＳによる。このトランジスタ・インバータの出力
は、ゲートに現われる指令「ストレート」を持つトラン
ジスタＳｃまたはゲートに現れる指令「スワップ」を持
つトランジスタＳｄによって、スワップ母線ｓｂに接続
される。１６個の１〜ランジスタＳｃの各ケートに接続
されるライン１１は）−１２ＤＴｓｓ　（スワップ−ス
トレートへのＤ）指令を運ぶが、Ｈ２ＤＴＳＷ（スワッ
プ・スワツプドへのＤ）を運ぶライン１１はトランジス
タＳｄのゲートに接続される。Ｅ母線はＤｈおよびＤ（
ｊを介してＶｃｃに接続する。

Ｄレジスタは極めて頻繁に、ＡＬＵｌｏからＥ母線を介
してデータ出力を受ける働きをする。また、それはＤＩ
母線およびＡ母線を介してＡ側のＡ　Ｌ　Ｕオペランド
人力源としても働く。Ｄレジスタは主としてデータ出力
用であるが、例えば準備完了条件（レディ）および保持
（ホールド）条件でもまた除算時でも使用される。

Ｋラッチ にレジスタすなわちにラッチには同等の１６段があり、
その１つが第５ｂ図に示されている。Ｋレジスタは、ト
ランジスタＫｃによってト１１に現れる帰還を持つ２個
の標準インバータＫａおよび　Ｋｂを使用する。出力は
、出力トランジスタＫｆおよびＫＱに接続されているイ
ンバータ・トランジスタＫｅのゲートに接続される。ラ
イン１１の１つに現れる指令ＱＩＫＴＰ（＋）へのＫ）
はトランジスタＫｆをターン・オンし、Ｋレジスタの出
力をラインＫＰを介して１〕母線に接続する。指令ＱＩ
ＫＴＤＩ（ＤＩへのＫ）は１６個の各１−ランジスタＫ
Ｏをターン・オンし、出力を１６本のラインＫＤＩによ
ってＤＩ［線に接続する。Ｋレジスタは、トランジスタ
ＫｉおよびＫｊによりストレートまたはスワップドのい
ずれかの条件でスワップ母線Ｓからロードされる。制御
ライン１１の１つに現れる指令Ｈ３Ｋ　Ｆ　Ｓ　Ｓはス
ワップ母線を１６個のトランジスタＫｉを介してにレジ
スタの人ツノに接続する一方、指令Ｈ３ＫＦＳＷはスワ
ップ母線をスワップ操作またはバイト操作のための１６
個のトランジスタＫｊを介してにレジスタの入力に接続
する。

スワップ回路 第５ａ図に示されるスワップ回路は、ストレー１〜また
はハイおよびロー・バイト・スワツブドのいずれかによ
り、１６ピツトＤレジスタをライン１３を介してＡ／Ｄ
バッファ１２に接続したり、ＫレジスタをＡ／Ｄバッフ
ァからライン１３に接続する馳きをする。アドレス番、
１バイト操作においてデータと辺い、交換される必要が
ないので、アドレスはスワップ母線を通らずにＡ／Ｄバ
ッファに接続されるＰ母線を介して通常入力されたり出
）〕される。すなわら、データ（４にレジスタを介して
入り、Ｄレジスタを介して出るが、いずれもスワップ母
線Ｓを使用する。

一時レジスタ 第５ｄ図には、■レジスタすなわち一時レジスタの１６
段の中の１段が詳しく示されている。このレジスタは、
トランジスタＴｃを介してト１２に現れる帰還を待つ２
つの標準インバータ段１”ａおよびＴｂから成る。■レ
ジスタからの出力は、インバータの出力における接続点
Ｔｄから、反転トランジスタ■ｅを介して、トランジス
タＴｇによりＱ３に現われるｖＣＣまで予め充電される
接続点Ｔｆに至る。ライン１１の１つに現れるＨ　１　
Ｎ　Ｌ　Ｄ　１指令は、トランジスタＴｅと直列に接続
されるトランジスタＴｈを制ｔ１１１する。接続点Ｔｆ
から直接Ｂ母線への出力は、ラインＴ８と、水平ライン
１１に現れる指令Ｈ１ＴＳＢ（ＢへのＴ）によって制御
されるトランジスタＴｉとによる。左送りのために、接
続点ＴｆはトランジスタＴｊによって次の高位ビットで
ライン］“ＬＢを介して左にＢ母線に接続される。右送
りのために、接続点Ｔ１″はｌ・ランジスタＴｋによっ
て次の低位ビットでラインＴ　ＲＢを介して右にＢ母線
に接続される。トランジスタＴｊおよびＴｋは、水平ラ
イン１１の２本に現れる指令１−１１ＴＳＬＢ、ｔｔよ
びＨｌＴＳＲＢによって制御される。■レジスタはライ
ンＢＴと、インバータＴｎと共に０３でクロックされる
トランジスタＴｍと、ゲートにＨｒＴＦＢが現れるトラ
ンジスタ下ｐとによって８母線からロードされる。この
入力はクロック・サイクルの３／４だけ遅延される。イ
ンバータ出力におけるトランジスタＴｐは、Ｔレジスタ
を［１−ドするために出力が入力接続点ＴＱに接続され
ている。インバータ出力にＪ３けるトランジスタ下ｒお
よびゲートに１１１丁ＦＢが現れるトランジスタＴｓは
、遅延後にＢ母線に現れるＢ母線情報を交換する通路と
して接続点Ｔｆに進む。すなわち、ＨＩＴＴＢを伴うＨ
ｌＴＦＢは、■レジスタをロードし次にぞれを次のサイ
クルでＢｆｎ線に読み出すよりも速い通路である。ＡＬ
ＵｌｏからのｒＦＪ出力はトランジスタＴｔを通して入
力ＴＱに、またトランジスタＴｕのゲートに接続される
。

トランジスタＴＵはトランジスタＴｖと直列に接続され
、ＴｕおよびＴＶはいずれもト１１ＴＦＦによって制御
される。トランジスタＴＶの出力はＥｍ線から［３ｆｆ
ｌ線への出力として接続点Ｔｆ’に進むが、それはスト
レート、左送り、または右送りのいずれでもよい。■レ
ジスタのこの配列は除算において大いに有利である。

ＭＱシフトレジスタ ＭＱレジスタは１６ビツトから成り、その１つが第５ｆ
図に示されている。このレジスタは制御ライン１１によ
って左右に送られ、したがってＣＲＵＶｉ作などにおい
て乗除惇命令に使用される。

また、レジスタは汎用作業レジスタとしても使用される
。この目的で入力接続点ＭＱａは制御指令Ｈ／ＩＭＱＦ
ＥによってＥｍ線からトランジスタＭＱｂおよびライン
ＥＭＱを介してロードされたり、制御指令Ｈ１ＭＱＦＤ
ＩによってＤＩ母線から１〜ランジスタＭＱｃおよびラ
インＤＩＭＱを介してロードされる。Ｑ３に視れる帰還
はトランジスタＭＱｄによって供給され、第１段の出力
はトランジスタＭＱｅによってト１２の間に第２の入力
に接続される。左送りｉ能はレジスタの次の低位ビット
において入力接続点ＭＱａを接続点ＭＱＱに接続する１
〜ランジスタＭＱｆによって供給されるが、これが生じ
るのは指令１−ｔ　Ｄ　４　Ｍ　Ｑ　Ｓ　Ｌがライン１
１の１つに現れるときである。この制御指令に冠せられ
るＨＤ４は、次の状態時間に、またはこのマイクロコー
ドがｉ、ｌＪｔＩＩＩＲＯＭ１５に作られるとぎから１
クロツク・サイクル遅延されたときに、ト１４に生じる
ことを表す。右送り機能は、制御指令ＨＤ　４　Ｍ　Ｑ
　Ｓ　Ｒがライン１１に生じてトランジスタＭＱｈをタ
ーン・オンし、接続部ＭＱａをレジスタの次の高位ビッ
トの入力接続点ＭＱａに接続するときに作られる。ＣＲ
ＵのＩ１０操作では、ＭＱレジスタにある１６ビツトの
最初と最後のビットはＤＩ母線またはｌＩ）線４に結合
する他のｆｆ１ｌを介して入力および出力として用いら
れる。

ＭＱレジスタの内容は、インバータＭＱｉと、入力接続
点ＭＱａ　（二度反転）を出力接続点ＭＱｋに接続する
インバータ・トランジスタＭＱｊとから成る回路によっ
てＥ、ＰまたはＢｌ線に加えられる。出力接続点ＭＱｋ
は、ｌ−１１１−１ｌ。

ＨＩＭＱＴＰまたはトＩＤ１ＭＱＴＥ指令が生じるとき
トランジスタＭＱｍによってＢ、ＰＭよび［ＦＪ線に接
続される。第１インバータＭＱｐの出力ＭＱｎは、ＭＱ
ｂｔｆｉ活性化されるとぎ、８４　Ｍ　Ｑ　Ｆ　Ｅでト
ランジスタＭＱｑによって第２段の入力に接続される。

状態レジスタ １６ビツトの状態のレジスタＳＴの１つのピッ］へが第
５ｑ図に示されている。この段は、トランジスタＳＴＣ
によって０４に現れる帰還を持つ１対のインバータＳＴ
ａとＳＴｂとから成る。入力接続点ＳＴｄは、指令Ｈ８
ＴＦＥが生じるとぎ、Ｅｍ線から１〜ランジスタＳＴ′
ｅを通ってロードされる。いくつかの伯の入力トランジ
スタＳＴｆは、制ｔｌｌｌＲＯＭ１５などからの他の制
御指令１１のような、伯の出所から入力接続点をセット
したりロードすることができる。状態レジスタの出力は
、ライン１１に現れる指令ＨＤＩＳＴＴＥのυ制御下で
、Ｅ母線に進む転送トランジスタＳＴｉと共に反転トラ
ンジスタＳＴｈによって中間接続点ＳＴｇで受は取られ
る。

ＣＲＯＭ１５からの制御指令１１の中には１２個の状態
制御信号Ｏ８１〜Ｃ８１２Ｊ３よび２紺の状態信号ＳＳ
ＯとＳＳ２がある。これらはいろいろなトランジスタＳ
Ｔｆを制御して、第２Ｃ図の命令の組Ｊ５よび第８表の
状態ビット定義により状態ビットをヒツトしたり条件付
きでセットする。

主立旦乏スｌ 命令レジスタＩＲは１６ビツト・レジスタであり、その
１つのビットが第５ｇ図に示されており、トランジスタ
ＴＲｃによりＲ２に現れる帰還を持つ２つのインバータ
段ＩＲａとｒＲｂが含まれている。命令レジスタは、ｌ
」４１ＲＬＤ指令により入力接続点ＩＲｄにおけるＤｔ
線からトランジスタＩＲｃを経てロードされる。また、
命令レジスタは、指令Ｈ１１ＲＣＬ’Ｒにより入力接続
点ＩＲｄをＶｃｃに接続するトランジスタＩＲｆによっ
てクリアされる。命令レジスタＩ　Ｒからの真、および
補数（コンブリメント）出力は接続点１ＲｇならびにＩ
Ｒｈで受は取られ、これらの出力はＩＲＯ〜ｌＲ１５（
およびＩＲＱ−ＩＲ１５）としてグループ検出回路２０
に進み、もちろん入口点アドレスなどを作るのに用いら
れる。次に、作業スペースにあるレジスタのアドレスを
定めるビットは、ｌＲｋ：達する前に指令１１の制御の
下で、出所および行先アドレス発生のために八Ｌ　ｔＪ
のΔ入力に直接供給される。

ＩＲ高出力よびＳＴ出力のあるものは、第２Ｃ図の命令
の組によって定められるジャンプ命令または条件もしく
はその両方のどれでもを検出するために、ジャンプ検出
回路２６（第３図）に使用される。ジャンプ検出回路に
よって受信されるビットは、Ｓ　Ｔ　Ｏ−Ｓ　Ｔ　３、
ＳＴ５、ＳＴＯ〜Ｓ　−１−４、ＴＲ４〜［Ｒ７、Ｊ３
よび１１く４へ−［Ｒ７などである。

グループ検出回路２０は、全部で１５個のＩＲビットＪ
３よび補数を受けて、第２Ｃ図に定められるとおり命令
語が１１グループＧｏ〜ＧＩＯのどれに入るかを決定す
る。これは進む「１」の位置に基づく。次に、第２Ｃ図
で同じく定められる４ビツト〈またはある場合には３ビ
ツトから２ビツト）のフィールドは、Ｐ　Ｌ　Ａにおい
て入口点アドレスを作るのに使用される。

凰紋五見且旦ｙ ブロレツサの作動を定めるライン１１に現れるａＩｌ＋
御信号は、第６図に見られるとおり制御２１１　ＲＯＭ
において作られる。このプロセラυの１つの重要な特徴
により、制御ＲＯＭは先行技術の制御デコーダよりもは
るかに少ないチップ上のスペースを用いるように圧縮さ
れる。制御ＲＯＭ１５は８木の入力アドレス・ライン１
６に加えられる各個のアドレス用のライン１１に現れる
１紺のマイクロ制御信号を発生させる。入力はライン１
６ａの４ビツトＸアドレスと、ライン１６ｂの４ビツト
Ｙアドレスとに分けられる。２５６個の可能な各アドレ
ス入力については、出力の独特な組合じが作られるが、
代表的実施例では命令の組が実行される状態は２５６通
り未満であるので、要求される組合せ数は２５６未満で
ある。例えば、第り表の命令の紺を実行するブロセツリ
では、２３９個のアドレスリなわらマイクロコード状態
を用いて１４２個の制御信号１１（ライン１７用の８個
のマイクロジ−７ンブ・アドレスを含む）を選択的に活
性化させる。第６図は例として８個の制御ライン１１の
みを示ずが、これらはＭΔＦＤ　Ｉ、ＭＡＴＢ、ＰＣＩ
　ＮＯ，ＰＣＴＢ。

ＷＰＴ１３．Ａｌｌ”ρ、ＣＩ　ＦＣＯおよびｌ）　Ｅ
　Ｔ△倍信号ある。他も命令の組により同様にコード化
される。

制御ＲＯＭ１５はＸ選択部分１５ＸとＹ選択部分１５Ｙ
とに分けられている。Ｘ選択部分は説明Ｊるとおり、圧
縮度により、１６個のＸライン１５ａと可９数のＹライ
ン１５ｂとを含む。ライン１６ａのＸアドレスは、標準
デコーダ１５Ｃを用いてライン１５ａの１５個の中の１
個を選択する。

Ｘライン１５　ａ　Ｊ３よびＹライン１５ｂの交点に円
１５ｄが現れるところで、Ｙライン１５ｂをソース・ド
レイン通路にＪ：り接地に接続するトランジスタが構成
される。Ｘライン１５８Ｇよトランジスタのゲートを構
成する多重ラインである。Ｙライン１５ｂのすべては結
合（ｐｏｐｕ　１ａｔｅ　）される。

すなわち、１′べては円すなわちトランジスタ１５ｄを
持つことに注目されたい。これは、ＲＯＭの大部分が結
合されない（または反対極性のＲＯＭが使用されると、
はとんど全部が結合される）先行技術のマイクロプロセ
ッサにおける制御ＲＯＭと対照的である。第６図の制御
ＲＯＭ１５は、トランジスタ１５ｄを含まないＹライン
１５ｂのすべてを除去することによって圧縮される。

第６図の制御ＲＯＭのＹ選択部分１５Ｙには１６個のラ
イン１５ｅが含まれ、その中の１周だけがデコーダ１５
「によって選択される。ライン１５ｂと直列に接続され
ているトランジスタ１５ｇは、４個のライン１６１）の
２進コードによって定められる各グループにおける１６
個の可能なＹライン１５ｂの１つだけを選択させ（それ
によってライン１５ａはハイである）、各グループにあ
る他のずべてのＹライン１５ｂはトランジスタ１５０を
介して制御ライン１１から隔離される。

第６図のＹｍ択の代わりに、第６ａ図に見られるような
Ｙｍ択を使用することができる。この場合は８個のライ
ン１５ｅが使用され、唯一のＹライン１５ｂはライン１
６ｂからの４個のＹアドレス・ビットおよびそれらの４
個の補数に応動する１６個の中の１個を選択するデコー
ダによって選択される。トランジスタ１５ｈは円が示さ
れている各場所で、Ｙライン１５ｂと並列に接続されて
いる。第６図のＹ３ｆｆ！択はライン１５０を多く使用
するが、第６ａ図のトランジスタ１５ｈよりも少２７い
トランジスタ１５ｇを使用する。いずれの場合でも、Ｙ
選択１５Ｙの機能はＹアドレス１６ｂによって定められ
るように、各グループにあるいくつかのＹライン１５ｂ
の中の１つだけを制御することである。第６ａ図の実施
例は第６図の場合に比べて、ｘ選択１５Ｘ用に反対の論
理を使用する。１つの論理の形が第６ａ図に使用されて
いるが、その場合非選択ラインには円すなわちトランジ
スタ１５ｄがあるので、ライン１５ｂから制御ライン１
１に至る出力にはクロッ、りおよび反転バッファ１５１
と共に各グループ用の反転のノア・ゲートが含まれてい
る。第６図において、すべてのライン１５ｂは唯一のイ
ンバータ１５ｉと共に各グループのライン１１に対する
出力においてハードワイＶのアンドとして一緒に接続さ
れている。

第６図の圧縮ＲＯＭは、ライン１５ｂが駆動する制御ラ
イン１１が一般にハイになると°思われるとぎ、ライン
１５ｂがローになる点で、誤り論理を使用する。各ライ
ン１５ｂには予め充電されたトランジスタ１５ｐが接続
されているので、各０４クロツクでライン１５ｂｌ、ｔ
Ｖｃｃまで−Ｐ／）充？ｉされる。インバータ１５ｉは
、その対応するＹライン１５ｂがＯであるとき、ライン
１１に１を作る。各状態時間の０１で、ライン１５ａお
よび１５０は有効となり、各グループにある１つのライ
ン１５ｂを条件付きで放電しかつ他のすべてをＶＣＣす
なわち１に保つ。選択された反転ラインは、各グループ
についてライン１１に現れる正の制御ラインとなる。説
明される加σ用のＡＬＵ制御のようなある場合には、出
力は再び反転されてＲＯＭ圧縮を容易にする。

第６ｂ図において、第６図のグループの２つが圧縮特徴
を持たずに示されており、これら２つのグループはＭＡ
ＦＤｒおよびＭ　Ａ　−ｒ　Ｂ指令を作るライン１５ｂ
である。各グループは潜在的に、１６個のライン１５ｂ
と６４個のトランジスタ１５ｆとを含む。トランジスタ
１５ｄが存在しない各グループ（点線で図示）にある使
用されないライン１５ｂを除き、またこれらのライン用
のＹ選択トランジスタ１５ｄを除くことによって、スペ
ースと複雑さを大きく減少することができる。

ＭＡＦｒ）Ｉグループでは、４個のライン１５ｂだ（）
が必要であり、１２個のＹラインと４８個のトランジス
タ１５ｆを節約する。ＭＡＴＢグループは９個だけのＹ
ラインを必要どし、５個のライン１５ｂと２０個のトラ
ンジスタ１５「を節約する。

第６図の残りの各６グループは次のとおり１６個未満の
ライン１５ｂを要求する：ＰＣＩＮＣグループは９個の
ライン１５ｂを持ち、ＰＣＴＢは６個、ＷＰ王８は９舒
１）、ΔＬＴＢは１２個、ＣＩ　ＦＣＯは１個、そして
ＤＩＴＡは１５個をそれぞれ持つ。第６図のために−・
例として選択されたこれら８個の制御ラインでは、１２
８個の可能なＹライン１５ｂの中の６３個、および５１
２個の可能なトランジスタ１５ｆの中の２５２個、ずな
わら全体の４９％が節約される。考えられる別の方法と
して、完全供給のＲＯＭが使用された場合は、Ｘ選択部
分１５ＸＬｌｔ１６Ｘ１６Ｘ８＝２゜０４８個の可能な
トランジスタを含む。第６図の圧縮ＲＯＭは１６Ｘ（／
ｌ→−９＋９＋６＋９＋１２＋１．＋１５＞すなわち１
６Ｘ６５−１．０４０個の可能なトランジスタすなわち
交点を含む。この場合もまた、節約は４９％である。

１つの実施例で使用される命令の組については１４２個
のライン１１が必要とされるので、完全供給の制御ＲＯ
Ｍは１４２Ｘ１６Ｘ１６＝３６゜２５２ビツトを含む。

圧縮によって、これは１０゜０００個未満まで減少され
、節約は７２％になる。

マイクロプロセッサ用の１ｌＮ１１ＩＩ　ＲＯＭでは、
可能なＲＯＭビット位置の大部分はトランジスタを含ま
ないようにコード化される。与えられた制御出力１１に
ｆ３ｔｌ　７する最す共通の作用はオフ（論理のＯ）と
なることである。１４２個の主副υ１１信号１１を持つ
代表的な１６ビツト・マイクロプロセッサでは、任意の
与えられた状態で動くのは通常３０個未満（ときにはわ
ずか数個）である。これには多くのり【ノがある。例え
ば、数個のレジスタ（ＭＡ。

ＰＣ，ＷＰ、ＴまたはＭＱ）がＡＬＵの１つの入力（Ｂ
）に進む間、−度に１つだけが単・−人力に進むことが
でき、したがって伯の可能な通路用のｔｅｌ　Ｏｉｌ信
号は働かない。また、わずか二、三の状態に多数の特殊
制御信号が使用される。このことは、二次デコーダを使
用することによってマイクロプロセッサ用の先行技術の
制御デコーダに用いられた。ある制御信号は、−数制御
を作るためにより小さなＲＯＭ　ｔなわちランダム論理
でデコードされた二次制御として主ｆｌｉ制御ＲＯＭか
ら来た。普通、−次信号は与えられた状態で数個の中の
１周だｔづが必要とされる場合にはコード化された。こ
のような方式では制６１１　ＲＯＭはその外部にランダ
ム論理をふやす費用の点で節約されるが、これがマイク
ロプログラミングを一段と困難にするのは、マイクロコ
ードが最後の制御信号から除かれた１つのレベルである
とともに、デコード状態に進む時１ｎが要求されてから
デバイスを遅延させるからである。

第６図の圧縮制御ＲＯＭは基本的に、コード化されない
制御出力１１を使用する。あるルリ御出力にはその通路
内に論理回路を含むが、これは先行技術の装置に比べて
極めて小である。制御信号の大部分は？！準のクロック
されたゲートｒ：Ｈ１、Ｑｌなどによってクロックされ
るので、信号は選択された社、１間中のみ妥当である。

制御ＲＯＭの深さは圧縮能力を増すように選択される。

ｉｔ、ＩＩ御信号の分布が全体にランダムに生じるもの
とすれば、列を除去し得る機会は（超幾何確率の誘導に
より）はぼ下記の式で示される。

ただし＃Ｓ＝状態数、＃Ｐ＝制御信号の発生数、Ｊ３よ
び＃Ｂ／Ｃ−列当りの可能なビット数、ずなわち第６図
のライン１５、ａの数。例えば、制御ＲＯＭに２５６個
の状態があり、制御信号が１０回生じ、そして６４個の
Ｘライン、ずなわち６４個のピッ］〜深さを持つ列があ
るとすれば、列を除去する確率は５％である。明らかに
、圧縮法はこの減少の機会では実用にならない。これこ
そ、このＲＯＭ圧縮がいままで考慮されなかった↑な理
由である。しかし、列すなわちＹラインを除去する機会
を増すいくつかの方法が使用される。

圧縮の合口を増す１つの方法は、数Ｂ／Ｃずなわら列当
たりのビット数を減らすことによって上記の確率の式を
直接攻撃づ“ることひある。前項の例において、列当た
りのビット数（Ｘラインの数）が６４個から１６個まで
減少されると、減少の確率は５％から５２％になる。こ
の変更が従来実施されなかったのは、集積回路のＲＯＭ
が比較的方形に作られ（ＸラインとＹラインが同数）で
、ＲＯＭ用に組み合わされる制御回路の面積を減少する
傾向ｒあるからである。カラム当たりのビット数（Ｘラ
インの数）を減らすことによって、ＲＯＭ内のビット数
を同じにすると、列（Ｙライン）の数はそれに対応して
増加される。しかし、第６図による圧縮ＲＯＭ法は、列
の数したがってビット数を減らずことによって増加を相
殺する。

列を除去できるように、さらに多くの列が作られる（列
当りのビットを減らすことによって）。結合されない（
ｕｎｐｏｐｕｌａｔｅｄ　）列を除去する場合でも、列
当たりのビット数を減らすことによって作られるカラム
数は完全には吸収されないので、ａｌｌｔｌｌＲＯＭは
ＲＯＭ出力ライン（−段と長いライン１５ａ）の方向に
広くなる傾向があるが、列のライン１５ｂの良さは短く
なる。列のライン１５ｂの数の増加はＹ選択トランジス
タ１５ｆの数を増加させ、ある点ではこの増加は列当た
りのビット数減少によるＩ”＜０Ｍアレイ１５Ｘの減少
によって相殺されない。したがって、既定のレジスタお
よびＡＬＬＪｌｌならびに命令の組を持つ与えられたＣ
　Ｐ　ｔＪでは、列の長さすなりらＸライン数による減
少が最適であるピーク点が存在する。

別の形の圧縮は状態のアドレスを変更することにＪ二つ
て達成される。上記の確率式は信号のランダムな発生を
想定している。Ｘ　ＪｊよびＹアドレスを（主として分
析によって）四方に動かすことによって、さらに多くの
「ブランク」の列が作られ、したがって除去される。ま
ず、この目的で注目すべきことは、列の減少が同じＹ選
択（同じＹアドレス）を持つピッｌ”１５ｄｌｌ！づい
て行われることである。同じＹ選択を持つような状態は
、同じ区分にあると言われる。第６図に示される例では
、１６個の可能なＸアドレス０−Ｆ（１６進）はＯのＹ
アドレスを持ち（あるものは使用されない）、したがっ
て同じ区分内にあり、すなわら区分当たり１６の状態が
ある。状態アドレスを配列替えすることによって、すべ
て０を持つピッｌ−の列１５ｂ（すなわら除去しくｑる
列）の数が増加される。

例えば、Ｉ）ＩＴＡを無視すると、ｒ８ＪのＹアドレス
は第６図に示される例におい゛Ｃ二度だけ使用され、そ
の都度それはＸアレイ１５Ｘにある列のラインにわずか
２個のトランジスタを含むので、これは考慮に値する。

Ｙアドレスを「８」の代りりに「５」に変えることによ
って、「５」はこれらの出力グループで既に実行されて
おり、またトランジスタを「５」の列に移すと、もう２
個のラインおよび４個のＹ選択トランジスタが除去され
る。うちろん、この例が現実には不可能であるのは、Ｙ
＝５列のＸ位置がＤＩＴＡと共に第６間に見られないあ
る他の制御ライン・グループで既に占められているから
である。

状態アドレスを変えると若干の実際的問題があり、これ
らの問題の最大はマイクロルーチンの開始アドレスを発
生さけることである。開始アドレスすなわち入口点が論
理アレイすなわらＲＯＭによるよりもむしろランダム論
理に作られるとき、開始アドレスをランダム論理によっ
て具合よく固定させ、次にこれらの固定アドレスのまわ
りで圧縮させるのが最良であることが判明した。

状態アドレス（ライン１６に現れる８ピツ１〜・アドレ
ス〉の変更がマイクロ・コードに閉ループ効果を持つの
は、マイクロＬｔ：出力１１のジＡ７ンブ・フィールド
１７が変更されたアドレスまで飛び８ＡＶように変化す
るからである。ジャンプ・フィールド１７を作るＩＪｌ
ｌはアドレスを変えることによって減少されるが、それ
を最適にするのはむづかしい問題である。Ｙアドレスが
変更される場合に特にこのことが言えるのは、これが他
の減少に影ＩＴるからｒある。すなわち、ジャンプ・フ
ィールド１７を減少する試みにおいて、×アドレスのみ
を変更するのが最良であり、こうすると他の減少に影響
を及ぼさない。

制ｔｌｌＲＯＭを圧縮するもう１つの方法は、制御信＞
号の極性を変えることである。制御信号の省略間の条デ
１を正しく選択することによって、有効な制ｉ！Ｉ＋＜
　ＯＭの列の減少が達成される。省略時の条１／１によ
って、トランジスタ１５ｄがコード化されない（ずなわ
も存在しない）ときライン１１に現れる信号の条件が大
きな意味を持つ。これまで説明されたような第６図の例
では、１〜ランジスタ１５ｄが存在しない場合に省略時
の条件はライン１１（１金理の０を出力する）に現れる
不活性出力であると想定された。しかし、これはあらゆ
る場合について必ずしも最良の省略ではない。ライン１
１に現れる指令が不活性よりも一段と活性の状態であれ
ば、バッファ１５Ｂにインバータを追加して制御２＋１
　ＲＯＭ　１５　Ｘに逆をコード化するのが有利となる
ことがある。

最適の省略を選択して有利に働かせる方法の最も良い例
は、ＡＬＵｌｏのための制御信号１１によって！ｊえら
れる。ＡＬｔＪｌ０のための制御信号１１は８個であり
、これらはＡＬｔＪｌ、ＡＬＩＪ２、Ａ　ｉ　Ｕ　３、
ＡＬＵ４．５ＴＰＧ　（ストップ発生、キ翫７り発生防
止）、論理ではｉ、ＰＡｉではＯの１１３論狸、ＣＩ　
ＦＣＯ，および第１ピツトにのみ影響するＣＩＮである
。在来り式でコード化された場合、第５ｄ図のＡＬＵ回
路は０１１０でＡＬＵ１〜ＡＬＬＩ４、Ｏで５ＴＰＧ、
ＯでＨ３論理、０でＣＩ　ＦＣＯ，およびＯでＧＩＮと
なるＡＤＤ機能を作る。これは代表的な命令の組で最も
共通に使用される条件であり、したがって、ＡＬＵ１〜
△ＬＵ４制御信号にある２個の１が除去されるならば、
制Ｏ１Ｉ　ＲＯＭを圧縮する可能性は増大される。

こうして、インバータ１０ｉはＡ　Ｌ　ＬＪ　２　ＬＪ
３よび△Ｌ　Ｕ　３信号用のライン１１と直列に加えら
れる（第５ｄ図）、こうして、Ａ　Ｄ　Ｄはｌ−ランジ
スタがＲＯＭ１５Ｘにないときコード化される省略時の
条件であり、最大の圧縮を与える。この場合、通路Ａ用
の００１１または通路Ｂ用の０１０１として（非反転）
８３論理＝１でコード化されるＰＡＳＳの△ＬＵ機能を
使用ぼず、ＡＤＤ＋ＯとしてΔＬＬＪにおけるΔ入力ま
たはＢ入力のいずれかのＰＡＳＳをコード化することが
望ましくなる。

トランジスタくすべてＯ出力）は制御ＲＯＭ１５に不要
ひあるから、Ａ　Ｌ　ｔＪ操作をコード化する際にＰＡ
ＳＳの代わりにＡＤＤ十〇を用いることによって、ずっ
と多くの圧縮が可能になる。１つの実施例では、△ＬＵ
２およびΔしＵ３の反転は可能な６４回の中かられずか
２４回だけＡＬＩＪ１〜ΔＬ　Ｕ　４制御カラム１５ｂ
を使用することになり、づ”なりら列はトランジスタ１
５ｄを持ち、したがって特定な命令の組で２／Ｉの場合
にあって、４０の場合にはない。

ここに説明されたような制御ＲＯＭ圧縮を使用すると、
制ｔ１１ＲＯＭは利用スペースの点で極めて安価となる
ので、マイクロプロセッサ・チップに用いられる全設計
方法は大幅に変更される。例えば、１つの特定な命令が
実行の１つの状態で特殊な制御信号１１を必要とするも
のと想定する。いままでは、これは、使用の時点を示す
汎用制御ＲＯＭ出力信号と組み合わされる命令デコード
信号を必要とづる。圧縮されたんＩＩ　６１１　ＲＯＭ
の特徴によると、唯一の列１５ｂが加えられ、また列は
短いのでこれは一段と簡潔になり、したがってランダム
論理が使用されるとコスト低下につながる。

したがって、−様な特殊用信号はコストを最小にする圧
縮特徴によって、ランダム論理ではなく制御ＲＯＭで最
も良く作られる。制御ＲＯＭに対するほとんどすべての
υＪｔｌｌ信号を追放するこの能力（よ、マイクロプロ
セッサ１の設計を簡潔化すると同時に微小デツプ面積を
与える（チップのコスト引下げにつながる）。

圧縮ＲＯＭを使用する追加利点の１つは、制御信号１１
がいった／υ作られてチップ上のある場所から他の場所
へ導線で送られるのではなく、第４図のブツブの２つの
異なる区Ｉｔ内にあることを要求される場合、ライン１
５ｂを重複ざＵ゛ることができるような小ざなスペース
を用いて組み合わされるカラム・ライン１５ｂによって
制御信号１１が作られることである。すなわら、制御信
号がビットＯおよびビット１５にのみ要求される場合、
ストリップを始終横切るライン１１の代わりに、カラム
１５ｂによって両側にそれを作ることが一段とスペース
上イｉ効である。すなわち、制御信号１１がストリップ
の下部におりる命令レジスタＩ　Ｒの区域で要求されか
つまたストリップの上部にＵ３　’＝）るスワップ母Ｕ
Ｓの区域で要求される場合、制御信６ば１つの区域から
他の区域へ＠届うインまたは４巾ラインを通るのではな
く、両方の場所でυ制御ＲＯＭ１５に作られる。

レジスタからレジスタへのハ（′Ｉ算操作ｉｒｍなブロ
セツリ“にお（〕る最ら共通な命令の１つは「加算」で
ある。ここに説明されるブロヒツサでは、加算命令は作
業スペースアドレス指定を用いる。２ｆｉ！１のオペラ
ンドは主記憶装置２のレジスタから母線４を介して得ら
れ、結果は記憶装置２のレジスタに記憶される。直接、
間接、自動バク分、指標付、即時または相対などを含む
いろいろなアドレス指定モードが使用される。本例は作
業スペース内にある１個のオペランドを直接アドレス指
定するレジスタと、作業スペース内にあるアドレスを持
つレジスタ内の他のオペランドを間接アドレス指定する
レジスタとを使用する。結果はオペランドについて直接
呼び出される同一レジスタ内に記憶される。この命令は
プログラミングの［］的で［ΔＤｒ）”　Ｒ，ＲＪと呼
ばれる。

本例の加算命令の実行は、７つの「状態」時間すなわち
クロック・ザイクルの部分を使用する。

マイクロプロセッサ１に用いられるクロックのタイミン
グ順序は第２ｄ図に示されており、４個の重複する半り
゛イクル・り［１ツクＨＩ　Ｈ２、Ｈ３および（−１４
を含む。もちろん、クロックＨ４は問題の状態時間の後
の状態時間の部分を占める。また、状態時間は４個の１
／４サイクル・クロックＱ１、Ｑ２、Ｑ　３４３　Ｊ：
びＱ４を含む。ＮチＡ７ンネル技（４を用いてデバイス
が作られるので、りＬ］フッタ正方向である。標２（ｑ
として、状ｍ１時間は２００ｎｓであり、すなわち繰返
し率は５〜Ｎ−１ｚである。

デツプすなわら水晶のクロック人力Ｏの周波数は状態周
波数の４倍すなわち約２０　Ｍ　Ｈｚである。

記憶装置２はマイクロプロセッサ１の状態時間内に呼び
出されるので、与えられた状態時間の０２の間にアドレ
スが母線４に送り出されると、アドレス指定された場所
の内容は同じ状態時間の０４またはＨ４の間にマイクロ
プロセッサ・チップ１の入力用母線４に現われる。本例
の加鈴命令は５つの記憶呼出し操作、ダなわら命令を取
り出り１つの操作、「出所」オペランドのアドレスを取
り出づ１つの操作、［出所１および「行先Ｊオペランド
用の２つの操作、ならびに「行先」場所で記憶装置２に
結果を記憶する１つの操作を要求する。

本例の加算操作用の命令は、前の命令が実行を終える前
に取り出される。この事前取出し機能は操作速度の面で
大ぎな利点をもたらづ。事前取出しく　Ｐｒｅ−ｆｅｔ
ｃｈ　）機能および操作の重複を説明するために、前の
操作も加算操作であったし、本例の命令に続く次の命令
も加算操作であると想定する。本例の加算操作によって
一部占められる７つの状態時間の中の、最初の２つは前
の命令によって占められ、最後の２つは次の命令実行で
占められる。Ｊなわち中火の３つだけがこの加０操作に
よって専ら使用される。

いま第７図で、ＡＤ＋）”Ｒ，Ｒ命令を実行するだめの
タイミング表が示されている。検討すべき７つの状態時
間は８１〜Ｓ７で表わされる。簡単に述べれば、８１（
前の加算命令と重複）の際に問題の命令語は、ＰＣレジ
スタ内にあるアドレスをｆＸＪ！！Ｉ１４に送り出して
記憶装置２（作業スペースに用いられるＲＡＭ部分で１
よ／２　（プログラムを含むＲＯＭ部分）の中の場所を
呼び出すことによって事前に取り出され、次にこの場所
の内容は母線４に戻って受信されかつ命令レジスタＩＲ
にロードされる。＄２の間、前の操作の結果は記憶アド
レス・レジスタＭ△にある記憶装置２の場所に書き込ま
れ、ＭＡレジスタの内容は前の加点操負の結果を伴って
母線４に送り出される。やがて、Ｓ２の間に、ＭＰレジ
スタの内容はＳｌの間に事前取出しされた命令語から得
られる数までＡＬＵｌｏで加ｎされる。この数は出所レ
ジスタ数の２イ８、すなわら２Ｓである。そこで、出所
レジスタのアドレスはＳ２の間に計口されて、ＭＡレジ
スタに記憶され、次に８３の間にこのアドレスｔまは線
４に送り出されて、作業スペースの選択されたレジスタ
に含まれる出所アドレスを呼び出ｌノ、この出所アドレ
スは記憶装置２から読み出されてマイクロブロセツ）す
１のＭＡおよびにレジスタに５己憶されるように母線４
に戻る。状態ｔ＋、ＮＩ間Ｓ４の間、出所オペランドの
アドレスはにレジスタから母線４に送り出され、記憶装
置２にあるこのアドレスの内容は、母線４を介してにレ
ジスタに返送される。

またＳ／Ｉの間、先行（ｄｅｓｔｉｎａｔｉｏｎ　）　
７ドｔ／、７゜は命令９：Ｒの「Ｉ〕」フィールドの２
倍にＷＰレジメタの内容を加えてその結果をＭＡレジス
タに記憶づることによって、ＡＬｔＪｌｏで計算される
。次に８５の間、この計算されたＤアドレス（作業スペ
ース内にあり、したがって「直接」）はＭＡレジスタか
ら母線４に送り出される一方、Ｋレジスタ内のオペラン
ドはレジスタに移される。そのとき、記憶装置２にある
アドレス指定されたレジスタの内容はなおもＳ５の間に
、ｆｎＦｉ１４を介してチップ１のにレジスタに記憶さ
れるように返送される。すると加算操作を実行１゛る用
意が整い、ＳオペランドはＴレジスタ内に、０オペラン
ドはにレジスタ内にある。すなわら、状態Ｓ６の間に、
加算操作はＫおよびＴの内容を加算しかつＣレジスタ内
にその結果を入れることによって実行される。

しかし、そのうちＳ６の際に次の操作の命令は、プログ
ラム・カウンタＰＣ内にあるアドレス（増分済）を母線
４に送り出すとともにチップ１の命令レジスタＩＲにお
いて８７の間にロードされるように母線４を介して記憶
装置２にあるこのアドレスの内容を再び受けることによ
って、事前に取り出される。また、状態時間Ｓ７の間に
、本例の加紳操作の結果は、まずＭΔレジスタ内のアド
レス（Ｓ４の間に計律されたＤずなわら行先アドレス）
を、次にＣレジスタの内容を母線４に送り出づことによ
って記憶装置２に書き込まれ、ＡＤＤ”Ｒ，Ｒ命令の実
行を完成さＵる。次に８７の間、次の命令の出所アドレ
スはＳ６で呼び出された命令語のＳフィールドの２倍に
作業スペース・ポインタＷＰの内容を加ΩするΔＬＵＩ
Ｏでｆｆｔ　ｔ’Ｊされるが、そのような別の加算操作
は既にその実行シーケンスに入る２つの状態時間である
。

したがって、第７図の状態Ｓ６と８７は状態＄１と８２
に相当する。

ｒＡＤＤ　　Ｒ“、Ｒ」用の命令語は第７ａ図に示され
ている。これは１７図の状態時間Ｓ１の際に読まれる１
６ビツト語であり、すなわち本例ではＰＣレジスタによ
ってアドレス指定された場所の内容である。最初の３ビ
ツト・フィールド０１０は「加σ」フィールドと言われ
る。ｒＢＪフィールド、すなわちビット３は、これがバ
イト操作であるか語操作であるかを定める。本例ではそ
れは詔操作である。Ｂ＝１ならび、オペランドはバイト
でありオペランド・アドレスはバイ１−・アドレスであ
る。Ｂ＝Ｏであると、オペランドは語である。Ｔ’　Ｄ
　Ｊ３よびＴＳフィールド、すなわちビット４，５なら
びにビット１０．１１は当該オペランドのアドレス指定
モードを決定する。本例では、ＴＳｔよＯＯであるので
、Ｓフィールド（ビット１２〜１５）は出所オペランド
を持つレジスタ番号を作業スペース内に含む。ＴＤは間
接作業スペース・レジスタのアドレス指定モードを表す
０１であるので、Ｄフィールド（ビット６〜９）番は行
先オペランドのアドレスを内に持つレジスタ番号をＶ「
業スペース内に含む。

ＡＤＤ”　Ｒ，Ｉｔ命令の実行例をもつと訂しく考える
と、第７図はいろいろな、レジスタＪ５よび」線の内容
を１１．５間の関数として示Ｊとともに、他の特徴をも
示づことが認められると思う。各レジスタＪ３　にびｆ
Ｔｉ線の操作は、これらの操作を作るライン１１に作ら
れる制御２ＩＩ信号と共に、各マイクロコードの状態時
間のあいだ調査される。

第７図の状態車間Ｓ１において、ｌ１ＩＰＣＴｐ（第５
Ｃ図参照）用の制御ライン１１は１（１の間ハイであり
、トランジスタＰ　（Ｃ＋をターン・オンしてｌ）　Ｃ
レジスタの内容をＰ母線に置く。次にＤＥＮ指令はＨｌ
でハイになるので、Ｐ母線）ま出力バッファ１２に［１
−ドされ、したがって母線４にロードされる。プログラ
ム・カーンンタＰＣはライン１１のＨ３ＰＣＩＮＧ指令
によって時間１（３のあいだに増分され、第５Ｃ図のト
ランジスタＰＣｊおにびＰＣｍをターン・オンし、その
結果Ｓ６で後で、次の命令が順に呼び出される。ライン
５ｑ）１つに１」３で［）ＥＮ指令を作る制御ライン１
１に（」２でＤＥＮ信号が生じ、記＋？、装置２に０４
で始まる母線４にデータを置かＵる。ここで取り出され
る命令語は０４で始まるｔｕ線４で妥当であり、かつブ
ランクされるときを除き１」３ごとに作られる１ｉｌｌ
　６１１信号１−１３　　Ｋ　Ｆ　Ｓ　Ｓによってライ
ンＳＫを介してにレジスタにロードさ゛れる。この制御
２１１イｎ＠は第５　ｂ図の１６個の１〜ランジスタに
１をターン・オンする。この状態時間Ｓ１の間、前の命
令のための加算操作はＳ６について説明されるのと同じ
ように生じ、この結果をＥ　ｔＵ線に向ける。

ライン１１の１つに現れる制御信号 ＳＡＭＰ　Ｉによって、割込みライン８は、割込みが存
在する場合に文脈スイッチが生じるようにサンプルされ
る。

いま第７図の状態時間Ｓ２から、Ｋレジスタにある命令
はＱＩＫＴＤＩ指令がハイになりかつ、１６個のトラン
ジスタＫ（Ｊをターン・オンするどきＱｌでＤＩ母線に
接続される。この指令は、制御ライン１１によってブラ
ンクされる場合のはかＱｌごとに生じる。Ｈｌにおりる
指令２　Ｓ　Ｔ　Ａによって、ＤＩＩ線に現れる命令語
のＳフィールドは左送りされて、第５ｅ図に見られると
おり４個のトランジスタＣａによってＡ母線のビット１
４を介してビット１１に接続される。作業スペース・ポ
インタ・レジスタＷＰの内容は、第５Ｃ図のトランジス
タＷＰｆをターン・オンづるライン１１に現れる信号に
よって、ト１１でＢｆＩＪ線に転送される。１なわち、
Ｂ母線にＷＰ１Δ母線に２８が現れると、Ａ　Ｌ　ｔ）
１０が（＋−１２およびト１３で）作動するとぎ、和（
ＷＰ＋２８）である出力が］］３の間接読点１０Ｃで作
られる。ライン１１に現れる指令ＡＬＴＥは、趙延され
た１つの状！ｌ！旧間を表す遅延１１時間で生じ、した
がって次のサイクルの１１１でＡＬＬＪ出力は１−ラン
ジスタ１０ａによりＥ母線に接続される。状態＄７につ
いて以下に説明するとおり、前の操作結果はＨ４でＥ母
線からロードされたＤレジスタから記憶装置２に書き込
まれ、Ａ　Ｌ　Ｌｌ　１０はＳ２、Ｈｌ　（Ｓｌの場合
のＨｏｌに同じ）でＥ母線からロードされる。

第７図の状態時Ｉ？１１Ｓ３の間、出所アドレスを含む
レジスタのアドレスはＡＬｔＪ操作によって作られる。

この操作において、作業スペース・ポインタ・レジスタ
ＷＰの内容は、トランジスタＷＰｆをターン・オンする
Ｈ　Ｉ　Ｗ　Ｐ　Ｔ　Ｂ指令と、命令レジスタｒＲのビ
ット６〜ビツト９を第５ｇ図の１−ランジスタＩＲｅ’
を介してＤＩ母線のピッ１−１１〜ピッｌ−１４に加え
るＨｌでのｌＲ２Ｏ指令と、によって８母線に加えられ
る。ｌＲ２Ｏ指令は実際に、２進の２を掛けるために１
ビツトだけ命令語のＤフィールドを左送りしく第７ａ図
参照）、次にそれをＤＩ母線を介して加粋器のへ入力に
加える。ＡＬＵ１〜Ａ　Ｉ−Ｕ　４指令のどれも存在し
な番ノれば、ＡＬＬＩＩＯは省略にする加粋条件にあり
、入力１０ｃはトランジスタ１０ａ（第５ｄ図）のゲー
トに至るライン１１に現れるＨ　Ｄ　Ｉ　Ａ　Ｌ　Ｔ　
Ｅ指令によって次の状態時間のＨｌでａｌａに加えられ
る。

オン・チップ記憶装置 補助オン・チップ記憶装置２５には、「請通（ｎａｔｉ
ｖｅ）　Ｊ命令が記憶され、これが別の命令で命令レジ
スタに移送されるようにされているから、本発明では、
第り表にない新しい機能を加えるとともにソフトウェア
の特定の中心部の性能を高め、それによって第１図の装
置の全能力を向上させる方法を与える。記憶（メモリ）
スペース２５は第２ｂ図の使用者ニーデースペースから
離れており、マイクロプロセッサ１の中に含まれている
。このスペース２５に置かれるアンセンブリＦ５　ＥＲ
プログラム・セグメントは、記憶呼出しのための持ち状
態を必要としないのでプロセッサ１の全作動能力により
利益を得る。オン・チップ記憶装置２５で実行している
間、酋通のプログラムでは１ｑられないある制御能力が
利用できる。補助オン・チップ記憶装置２５により、プ
ログラマ−にとって全く明らかな方法で新しい命令をエ
ミュレートしく！する。

記憶装置２５は、ＲＯＭ２５Ａにある５１２個（７）１
６ビツｔ”ｍａとＲＡＭ２５Ｂにある１　６語と’ｂ’
ら成る。ＲＯＭはアドレス（１６進）０８００−ＯＢＦ
Ｅにあり、ＲＡＭはアドレスｏｏｏｏ−。

０１Ｅにあり、記憶装置２５において実行中に作業スペ
ース記憶装置として役立つ。

プロセッサ１がＭｒＤオＩコード（違法オブ］−ドすな
わら状態ピッ１〜１１が１にセットされる間に実行され
るＸ０Ｐ）を受けるときは必ず、関連プロセッサがＭＩ
Ｄオブコードに応答するＷ−備を整えているかどうかを
決定するチェックが行われる。もし準備が整っていなＩ
フれば、プログラムυ制御信号は記憶装ｕ２５に転送さ
れる。

記憶装置２５は、ＲＯＭ２５Ａの最初の１０語を占める
入口点の表を介して入力される。表の各入口は、特定の
ＭＩＤオブコードまたはオアコード群用のエミュレーシ
ョン径路指定のＲＯＭ２５ΔにあるＩＩ；１始アドレス
を合む。違法ｔＨ−語オブコードは８群に分けられ、各
群の入口アドレスは第１表に示されるとＪ３っである。

違法（ｉｌｌｅａａｌ　）２語オブコードは第１表に示
されるとおり第９群として、またｘＯＰは第１０群とし
て処理される。

違法オフコードずなわらＸＯＰを受けると、命令の実行
は当該オフコードに相当する入口点表のＲＯＭ２５Ａア
ドレスに移る。

文脈スイッチは入口点アドレスが表から読まれた後で生
じる。作業スペース・ポインタは００００にセットされ
、プログラム・カウンタは入口点アドレスにセットされ
る。古いｗｐ、ｐｃおよびＳ王はそれぞれＲ１３、Ｒ１
４ならびにＲ１５に相当する作業スペース内の場所でＲ
ＡＭ２５Ｂに入れられる。Ｒ１５でセーブされたＰＣの
値は、ＭＩＤ、４ブコードに続く語を指す。もしＭ　Ｉ
　＋）オブコードが多年語命令ならば、セーブされたＰ
Ｃは命令の第１　ｉｉｆ！に続く場所を指す。

記憶装２７２５を出るために、文脈スイッチは、ＲＴ　
Ｗ　Ｐ　ｆｉｉ’ｌ令（１６進のオブコード０３８０）
を実行することによって要請される。割込みは次の命令
の実行前にチェックされる。割込み（マスク式または非
マスク式）が次の命令の実行前にチェックされてはなら
ない場合には、記憶装置２５から出ることはオフコード
０３８１、すなわちＲＴＷＰ命令の特殊な形を用いて要
請される。いずれの場合も、ＷＰ、ＰＣおよびＳＴレジ
スタはＲＡＭ２５ＢからのＲ１３、Ｒ１４ならびにＲ１
５と共に更新される。記憶装置２５によって支持されな
いＩＶＩＩＤ；４ブコードの検出と同時にメモリーへ入
力される場合は、レベル２のトラップが行われて不定の
オブコードを実行する試みが行われていることを示さな
ければならない。オブコード０３８２はこれらの条伯の
下で記憶装置２５から出るために与えられる。このオフ
コード°が記憶装置２５で実行されると、ＲＴＷＰはレ
ベル２のトラップを伴って生じる。オブコード０３８０
．０３８１＃Ｊ：び０３８２　（１６進）は記憶装ｆｆ
１２５を出る唯一の妥当な手段を与える。

記憶装置２５におけるＭＩＤオブコードのエミュレーシ
ョンの間、エミュレーション・ルーチンはエミュレート
されたオブコードの結采にしたがってＲ１５で節約され
た状態レジスタを変えることができる。記憶装置２５か
らの復帰と同時に、更新された状態は主命令の流れに送
られる。状態が更新されない場合は、それは元の形に復
帰される。

記憶装置２５での実行中、いくつかのブロヒツサ機能は
制御２１１機能を増加凸゛せるために変形される。

これらは割込み、外部記憶呼出し、エミュレ−ト・アド
レス命令Ｅ　Ｖ　Ａ　Ｉ）、ｄ３よび条ｆ’ｉイｊ飛越
しくジャンプ）などであり、これから説明する。

リセットを除くすべての割込みは、記ｖ１装置２５から
の実行中抑止される。しかし、未決（ｐｅｎｄｉｎａ　
）の割込みは下記の条件付飛越しを用いて検出すること
ができる。

記憶装置２５からの実行中、外部（オフ・チップ）記憶
装置２のデータは直接、間接自動増分（インクリメント
）モードおよび指標付（インデックス）アドレス指定モ
ードを用いて呼び出される。ＲＡＭ２５Ｂにある作業ス
ペース・レジスタＲ２、Ｒ６、Ｒ７、Ｒ８、Ｒ９、ＲＩ
Ｏ１Ｒ１３およびＲ１４は外部呼出し中に基準レジスタ
として使用される。これらのレジスタの１つを用いる外
部呼出しは特定な形の記憶サイクルを示す母線状態コー
ドを伴い、ＭＥＭ−は活性ロー（ローアクティブ）であ
る。各レジスタの使用に相当する母線状態コードは第１
表に示されている。外部呼出しは行われている呼出しの
形に適した母線状態コードを伴って使用される基準（ｂ
ａｓｅ）レジスタを利用しなければならない。プログラ
マ−はそれによって第１表からレジスタを選択する。

２つの例は、外部呼出し能力の使用を表わす。

まず、ＲＡ　Ｍ　２５　Ｂの１く１３は使用者の作業ス
ペース・ポインタを含む。ＲＡＭ２５Ｂの作業スベ−ス
にあるレジスタＲ１に、記憶装置２５に入いる直前に実
行している主命令の流れから記憶装置２の作業スペース
（すなわち使用者の作業スペース）にあるレジスタＲ４
の内容を読み取るために、命令 ＭＯＶＣ８（Ｒ１３）、Ｒ１ が記憶装置２５から実行される。この命令は、Ｒ１３に
おけるアドレスの場所の内容に２Ｘ４＝８を加えたもの
をＲ１に移すことを命じる。ＡＷ母線の状態コードは、
この操作中（Ｍ　Ｅ　Ｍ−＝　０１ＢＳ’ｒ＝１１０）
に出力される。次に、即値（ｉｍｍｅｄｉａｔｅ　）デ
ータまたは記号アドレス（ｓｙｍｂｏｌｉｃ　ａｄｄｒ
ｅｓｓ）　　（使用者のプログラムにあるＭＩＤオプオ
フドに続く）をＲＡＭ２５ＢのＲ４に読み取るために、
命令 ＭＯＶ”　Ｒ１４＋、Ｒ１ は記憶装置２５にある間実行される。これによってＲＡ
Ｍ２５ＢのＲ１４にある使用者のＰＣは２カウントだけ
増分され、ｌ０ＰｆＵ線の状態コードが出力する（ＭＥ
Ｍ−＝Ｏ１８８−Ｔ＝０１０＞。

間接、間接自動増分、または指標付きアドレス指定用の
ＩｔＦ￥レジスタとしてレジスタＲＯ，Ｒ１，１で３、
Ｒ４、Ｒ５、Ｒ１１およびＲ１５を使用１）ると、記憶
装置２５の内部呼出しが生じる。内部呼出しの間、プロ
セッサ１からのＭＥＭ−１ＷＥ＝およびＤＥＮ−の各信
号出力は不活性のハイに保たれる。記憶装置２５からの
実行中、ＮＯＰ母線の状態コードは、前述のとおり外部
呼出しが進められている時を除き、各機械サイクルの間
出力する。

ＥＶＡＤ　（エミュレ−ト、アドレス）命令は、ＭＩＤ
オブコード用の有効な出所および行先アドレスを具合よ
く計算できるように、記憶装置２５からの実行中に与え
られる。ＥＶＡＤは、Ｍｌｒ）オブコードが４ビツトの
オブコードと、６ビツトの出所フィールドと、６ビツト
の行先フィールドとを含むと仮定する。アドレス計算は
、ＲＡＭ２５ＢのＲ１３でセーブされた使用者の原ＷＰ
に基づく、使用者の作業スペースにあるレジスタの内容
がアドレス計痒の一部として取り出される場合、ＷＳ」
線の状態コードは外部呼出しが行われている間プロセッ
サ１によって出力される。セーブされたＰＣ（ＲＡＭ２
５ＢのＲ１４にある）は、記号アドレスまたは指標付ア
ドレスの指定が使用される場合、適当に増分される。Ｒ
５０を除くＲＡＭ２５Ｂ内の任意な作業スペース・レジ
スタの内容は、ＥＶＡＤを用いて評価することができる
。ＥＶＡＤが実行されると、計算された有効出所アドレ
スはＲＡＭ２５ＢのＲ８に入れられ、計・０された行先
アドレスはＲ７に入れられる。出所または行先フィール
ドが自動増分モードを規定する場合は、使用者のレジス
タのアドレスはそれぞれＲ９またはＲ１０に入れられる
。状態ビットＯおよび２に及ばず影響を含むＥＶＡＤ命
令のＲ要は第２Ｃ−３図に示されている。

ＥＶＡＤ命令については、ＭＩＤオブコードの出所フィ
ールドのみが評価される場合行先フィールドは払われて
、不要の外部呼出しまたは使用者のＩＤ　Ｃの８図しな
い変形を防止しなければならない。例えば、ＭＩＤオブ
コードがＲＡＭ２５ＢのＲ５にある場合、命令順序 ＡＮＤＩ　　Ｒ５，００３Ｆ ＥＶＡＤ　　Ｒ５ は有効な出所アドレスを計算するために記憶装置２５に
ある間実行される。すべてＯである行先フィールドは、
レジスタ直接アドレス指定モードと解釈される（そして
ＳＴ２がクリアされる）。

ＴＢ（テスト・ピッｌ−）、５ＢＯ（ピッ］〜を１にセ
ット）およびＳＢＺ　（ピッ（・を０にヒラ１−）命令
は、記憶装置２４からの実行中利用できない。

これらの操作に代わって同じオブコードを用いるのは、
未決の割込みを検出するのに用いられる条件付飛越命令
である。これらの命令によって、割込みは記憶装置２５
から実行されるルーチンの割込み可能点でテストされる
。ミニコンピユータ用のブロック移動命令のような長い
実行時間を要ηる命令は、それらを割込み可能にしかつ
割込みυ−ビスを終ってから元に戻すようにエミュレー
トされる。

割込みザービス・ルーチン内のＭ　Ｉ　Ｄオプコードの
使用について１つの制限がある。ＮＭ！すなわちレベル
１の割込み用の割込みルーチン、または完全なシステム
の再初期設定を生じないリセット・ルーチンで出会うＭ
ＩＤオプオンドは、オブコード０３８２、すなわちレベ
ル２のトラップを生じるＲＴＷＰの特殊な形によって、
記憶装置２５からの出しくｅｘｉｔ）ではならない。そ
の理由は、レベル２のルーチンがＮＭｒにより、レベル
−１割込みにより、またはリセットにより割り込まれ、
おそらく竹に設定された戻りリンケージを破壊すること
である。一般に、この制限はレベル２よりも侵先度の高
い割込みのサービス−ルーチンにあるＭＩＤオプオンド
が拡張された命令セット・プロセッサによって認識され
たり、記憶装置２５のエミュレーション・ルーチンによ
って定められなければならないことを意味するものと解
釈される。

ＲＯＭ２５Ａの最後の１６詔は、ＲＯＭ２５ＡＪ５よび
ＲＡＭ２５Ｂの動作を確認するのに用いられる自己テス
ト・ソフトウェア用に取っておかれる。ミニコンピユー
タのマイクロ診所命令実行用のオブコードと定着される
Ｍ　Ｔ　Ｉ）オンコード０Ｏ２Ｄは、自己テスト・ルー
チンを呼出す使用者ブ１」グラムにおいて実行される。

このオブコードに出会うと、プロセッサ１は第１表に示
される方法で、入口点の表位置０８０４に含まれるアド
レスによって指示されるＲＯＭ２５Ａ位置（テスト・ル
ーチンの開始アドレス）に制御を移す。

オン・チップ記憶装置のエミュレーションオン・デツプ
記憶装置２５を備えるプロセッサ１のエミュレーション
を許すために、プロセッサはオン・デツプ記憶装置を、
あたかもそれがＲＯＭ記憶装′？１２５　Ａであるかの
ように呼び出すように作られる。これはシステム開発ま
たはプロトタイプ作成の目的で重要である。ＲＯＭ２５
Δ用に内かれた「ソフトウェア」すなわちファームウェ
アは特定カスタム用の容積内にチップ１を作るためにマ
スクが施される前に検査されかつ手直しされなければな
らない。この目的で制御回路２４はＲＥＳＥＴ−および
ＸｌＰＰ−をローにし、またそれらを同時に解除する形
の特殊表示に応答する。これは外部ビンで両者を共に接
続する事によって達成される。こうしてこのエミュレー
タ・モードに入ると、第１ａ図を参照してＲＯＭ２５へ
はもはや使用されずアドレス０８８−ＯＢＦＥは外部記
憶装置２５Ａ′を呼び出す（だが記憶割当て図２ｂの中
にはない）。オン・チップＲＡＭ２５ＢはなＪ３も活性
であり使用されるのぐアドレス００００−００１　Ｅは
記憶装置２５によって通常の方法で応答される。このモ
ードではＲＯＭ２５Ａに対する呼出しは代わって記憶装
置２５Ａ′のオフ・チップに向けられ、この記憶装置２
５Ａ　’　はＲＯＭ、ＥＰＲＯＭまたＧｔＲＡＭのいｆ
ｈでしよい。これらの呼出しはうイン５の活性ＷＥ−お
よびＤＥＮ−信丹ならびにＢＳＴライン６のＮＯＰまた
は００１］−ドを伴う。このモードで作動しているとぎ
記憶装ｒ／　２はＢＳＴライン６を受【プるように接続
されるので、記憶装置２５の呼出しと第２ｂ図の使用者
記憶装置２のアドレス・スペースの呼出しとを区別づる
バス状態コードがＮＯＰであるとき記憶装置２は応答し
ない。

このエミュレータ・モードは、システム開発のほかに他
の利点を備えている。ＲＯＭ２５Ａにある使用不能コー
ドで作られた部品、すなわち非機能（ｎｏｎ−ｆｕｎｃ
ｔｉｏｎａｌ）　ＲＯＭ　２５　Ａは捨てる必要はなく
、代わってエミュレータ・デバイスとして用いられる。

また、小容積のカスタム応用はプロセッサ１をエミュレ
ータ・モードでのみ使用することができ、この場合は記
憶装置２５Ａに対する呼出しはすべてオフ・チップ記憶
装ｆｆ２５Ａに向けられる。このような認識で生産品が
上るにつれて、ファームウェアはシステム部品の数を減
少するためにオン・チップに移動される。これは、オン
・ブツブＲＯＭ２５Ａ用の完全カスタム内部ファームウ
ェアの初期コストが正当化されない場合の応用に有利で
ある。

オン・チップ記憶装置用の拡張（Ａ）・デツプ）吐出し 上述のとおり、正常モードにおける記憶装置２５に対す
るづべての呼出しは、内部サイクルが進行中であること
を示すために、ライン６のＮＯＰ母線状態コードを伴う
。記憶装置ｆｆ１２５に対するアドレスは実際にはバッ
ファ１２およびは線４を介して出力され、また記憶装置
２５からのデータは同様に出力される。これが手直しお
よび試験を容易にするだけにすぎないのは、ｆ、Ｑ　ｍ
回路２４からのライン５に現れるＷＥ−およびＤＥＮ−
出力が不活性であるので記憶装置２が応答しないからで
ある。有効な別法は、第２ｂ図の記憶割嘉て図とは別に
、記憶装置２５を拡張する追加のオフ・デツプ補助記憶
装置に対する呼出しを与えることである。

この目的で、定められたアドレス０８００〜０８ＦＥお
よび００００−００１　Ｅの中にない記憶装置２５のス
ペースに対する呼出しは、特殊な方法で応答される。Ｍ
ＩＤモードにあり、すなわち上述のとおり記憶装置２５
を呼出しているとき、記憶装置２５の範囲外のアドレス
により制御回路２４はライン５に現れるＮＥ−およびＤ
ＥＮ−出力を活性化し、ＮＯＰ　（およびＭＥＭ−ハイ
）は依然としてＢＳＴライン６に現れる。これが生じる
と、記憶装置２′は第１ａ図に示されるとおり呼び出さ
れる。システム記憶装置２はＢ　Ｓ　Ｔラインに接続さ
れるのでそれはＮＯＰが含まれないとき応答しない。

この作動モードは、システムの融通性を増す利点を持つ
。オフ・チップまたはＡン・チップの記憶装置２５は使
用者の記憶装置のスペースから完全に離れているので、
使用者（プログラマ−）のアドレス・スペースの単純性
をそこなわずに、完全なシステム機能（追加された命令
セット）が実行される。別にソフトウェア内に作られた
速度クリディカル＃Ｍ能は、効率を増すために拡張記憶
装置２′で実行される。オフ・チップ記憶装置２′の一
部またはすべては、待ち状態が不要であるのでＲＯＭが
使用されない場合よりも速く実行する高速ＲＡＭである
ことができる。ＲＡ　Ｍは作業記憶装置として使用され
たり、更新されたエミコレーション・ソフトウェアを持
つ指令によってロードされる。もちろん、記憶装置２５
用の拡張オフ・チップ記憶装置２′は、オン・チップ記
憶装置のみの場合よりも多くの機能用余地を与えるので
、−段と複雑なシステムがブロヒッサ１を利用すること
ができる。実際に、取付式プ０セッザ（ａｔｔａｃｈｅ
ｄ−ｐｒｏｃｅｓｓｏｒ）形の機能は拡張記憶装ｄ２′
を用いて実行され、記憶装置構成部品Ｊ′３よび標準ア
センブリ言語で四かれたソフトウェア以外は何も必要な
い。オン・チップ記憶装「ツ２５を持つ場合と同様、記
憶装置２５のオフ・チップ拡張２′は、使用者−プログ
ラマ−にとって全く明白であり（すべてのソフトウェア
はシステム設計において作られる）、かつ使用者の記憶
装置２がら完全に離れたアドレス・スペースにある。

アドレス指定モーζ 第２Ｃ図の命令は、ランダム記憶データ（例えＧ、にプ
ログラム・パラメータおよびフラグ）または内式付き（
ｆｏｒｍａｔｔｅｄ　）記憶データ（文字列、データ・
リスｊ−など）をアドレス指定７るために利用できるい
ろいろなモードと共に使用される。これらのアドレス指
定モードは下記のとおりである：ａ）　作業スペース・
レジスタの７ドレス指定ｂ）作業スペース・レジスタの
間接アドレス指定Ｃ）作業スペース・レジスタの間接自
動増分アドレス指定 ｄ）記号（直接）アドレス指定 Ｃ）指標付きアドレス指定 ｒ）［１１値アドレス指定 ｇ）プログラム・カウンタの相対アドレス指定ｈ）ＣＲ
（、Ｊ相対アドレス指定下 記は各アドレス指定モード用の実効アドレスの誘導を説
明する。それぞれの命令に対するアドレス指定モードの
適用性は、命令によって実行される操作の説明と共に第
２Ｃ図に示されている。アドレス指定モー１名に続く記
Ｍ（Ｒ，”Ｒ４Ｎ＋、＠ＬＡＢＥＬまたは＠ＴＡＢＩ−
Ｅ　（Ｒ））は、レジスタＲ用のアドレス指定モードを
選択Ｊるのに用いられる一般形である。

作業スペース・レジスタのアドレス指定、［〈作業スペ
ース・レジスタ１ではオペランドを含むので、作業スペ
ース・ポインタＷＰと２Ｒとの和はオペランドのアドレ
スを与える。作業スペース・レジスタのアドレス指定モ
ードは、命令語の２ビツトＴフイールド（ＴＳまたはＴ
Ｏ＞をＯＯに等しくヒツトすることにＪ：って規定され
る。

作業スペース・レジスタの間接アドレス指定、＊Ｒ 作業スペース・レジスタＲはオペランドのアドレスを含
むので、作業スペース・ポインタＷ　Ｐと２Ｒとの和は
オペランドのアドレスを含むレジスタＲのアドレスを与
える。作業スペース・レジスタの間接アドレス指定モー
ドは、命令訂１の２ピッ］〜Ｔフィールド（丁Ｓまたは
ＴＤ）を０１に等しくセットすることによって規定され
る。

作業スペース・レジスタの間接自動増分アドレス指定、
ＨＲ＋ 作業スペース・レジスタＲはＷＲ間接アドレス指定のよ
うにオペランドのアドレスを含むが、オペランドのアド
レスを取得してから、作業スペース・レジスタＲの内容
が増分される。作業スペース・レジスタの間接自動増分
アドレス指定モードは、命令語の２ビット丁フィールド
（ＴＳまたはＴＯ）を１１に等しくセットすることによ
って規定される。

記号（直接）アドレス指定、＠Ｌ八へ　Ｅ　Ｌこのモー
ドでは、命令に続く語【よオペランドのアドレスを含む
。プログラム・カウンタＰＣは命令のアドレスを含み、
Ｎ〕Ｃ）＋２はオペランドのアドレスである。記号アド
レス・モードｔよ命令の２ビット丁フィールド（Ｔ’　
ＳまたはＴＤ）を１０に等しくセットするとともに、対
応するＳまたはＤフィールドをＯに等しくセットするこ
とによって規定される。

指標付きアドレス指定、＠ＴＡ８１Ｅ（Ｒ）指標付きア
ドレス指定では、命令に続く語は基準アドレスを含み、
作業スペース・レジスタＲは指標値を含み、基準アドレ
スと指標値との和はオペランドの実効アドレスを生じる
。指標付きアドレス指定モードは命令語の２ビツトＴフ
イールド（ＴＳまたはＴＤ）を１０に等しくセットする
とともに、対応するＳまたはＤフィールドを０に等しく
ないようにセットすることによつＣ規定される。Ｓまた
はＤフィールドの値は指標値を含むレジスタである。

即値アドレス指定 この場合、命令語に続く語（すなわちＰＣと２との和）
はオペランドを含む。ｌ！ＩＩ　ｌｌ（Ｉアドレス命令
のみがこのモードを使用するので、この場合１°フイー
ルドは無関係である。

プログラム・カウンタの相対アドレス指定このモードで
は、命令の右バイト（ピッ１へ８〜１５）にある１ビッ
ト符号付ぎ変位 （ｄｉｓｐｌａｃｅｍｅｎｔ）は２を掛りられて、プロ
グラム・カウンタＰＣの更新された内容に加えられる。

結果はＰＣの中に入れられる。

マクロ命令検出（ＭＩＤ）ｔ”ラップ マクロ命令オブコードの取得および企てられた実行は、
次の命令の実行前にＭ　Ｉ　Ｄ　トラップを生ぜしめる
。トラップを生ぎしめるマクロ命令オブコードは第１表
に列記されている。ＭＩＤトラップは基本的に２つの応
用を持っている。ＭＩＤオブコードは違法オブコードと
考えられ４、またＭＩＤトラップはそのときこの性質の
誤りを検出するのに用いられる。Ｍ　Ｉ　Ｄ　ｌ−ラッ
プの第２のかつ主たる応用は、プロセッサ用の追加命令
の実行をエミュレートするためにオン・チップ記憶装置
２５を用いたり、ＭＩＤトラップ・サービス・ルーチン
のソフト１クエアを用いて、これらの命令の定義を与え
ることである。ＭＩＤオプオンドは、これらの「マクロ
」命令用のオブコードとして用いられる。マクロ命令の
この実行の利点は、マクロ命令が記憶装置２５て、他の
ブロセツ→ノーのマイク［１コードで、またはサービス
・ルーチンによるソフトウェアで実行することができ、
そのときソフトウェアはこれらのプロセッサの間で直接
送られることである。

命令エミュレーションが実行されるとき、１ノブルーチ
ンはエミュレートされた命令の結果にしたがって作業ス
ペース・レジスタＲ１５にあるセーブされた状態レジス
タＳＴを変えることができる。

更新された状態は次に主命令の流れに送られる。

ざ６なりれば、未変更状態が戻って再ストアされる。

本発明は特定の実施例について説明されたが、この説明
は制限を意味するものではない。開示された実施例およ
び本発明の他の実施例のいろいろな変形は、発明の説明
を読むことによって当業者にとって明らかになると思う
。したがって、特許請求の範囲は発明の真の範囲内にあ
るすべての変形または実施例を包含するようにされてい
る。

Ａ　Ｌ　Ａ　Ｔ　ＣＨ アドレス・ラッチ。活性（ｂイ）のとき、ＡＬΔＴＣＨ
はアドレス情報が母線にあることを示す。不活性（ロー
）のとき、△しΔＴＣＨは記憶データまたはＣＲＵデー
タのいずれかが母線４にあること、または母１ｉ１４が
ＢＬＩＳＳＴＡＴ（ＪＳビットおよびＭＥＭ−の値次第
で、別の状態にあることを示す。〈ΔＬ　Ａ　Ｔ　ＣＨ
＝　０はこの条件のとき安定するＭＥＭ−およびＢ　Ｓ
　Ｔ１〜ＢＳＴ３をデコードするためのストローブであ
る。） 八［ΔＴ　ＣＨは各母線サイクルの初めにローからハイ
へ遷移しそのあとハイからローへ遷移をする。

ト１０　Ｌ　Ｄ状態の際、ΔＬΔＴ　ＣＨは、ＲＥＡＤ
ＹおよびＷΔ１丁ＧＥＮ信号が持ら状態を示すときロー
に保たれる。

ＭＥＭ− 記憶υイクル。ローのとき、ＭＥＭ−は母線４が記憶サ
イクル内にあることを示し、ハイのとき、ＭＥＭ−は母
線４がＢ５Ｔｌ−３により他の形のサイクルまたは状態
にあることを示す。ＭＥＭ−は）（ＯＬ　Ｄ　Ａが活性
のとき高インピーダンス状態となる。内部抵抗プル・ア
ップはハイ・レベル状態に保つ。

ＷＥ− 書込みイネーブル（反転ＣＲＬＩクロック）。ローであ
るとき、ＷＥ−は記憶書込みデータが母線４に得られる
（ＭＥＭ−＝Ｏのとき）ことを示したり、ＣＲＵデータ
・アラ１−が母２２４のピッ１−１５に得られる（ＣＲ
Ｕ母ね状態）ことを示す。

ＷＥ−は３状態信号であり、ＨＯＬ　ＯＡが活性である
とぎ高インピーダンス状態をとる。内部抵抗プル・アッ
プはハイ・レベルを保つ。

ＥＮ− データ・ドライバ・イネーブル。活性〈ロー）のとき、
ＤＥＮ−は読出しく記憶装置またばＣＲＵ）サイクルが
母１１１４に生じていること、および記憶装置２または
ＣＲＵ７にあるような外部デバイスが母線４にデータを
出力する３状態ドライバを活性にりる（ｅｎａｂｌｅ）
ことを示１゜ＤＥＮ−は３状態信号であり、ＨＯＬ　Ｄ
Δが活性であるとき高インピーダンス状態をとる。内部
抵抗プル・アップはハイ・レベルを保つ。

ＲＥＡＤＹ レディ。活Ｊｆ１＜ハイ）のとき、ＲＥＡＤＹは記憶装
置２またはＣＲＵ　７が現母線サイクルを完成するレデ
ィ状態にあることを示す。非レディが示されると、持ち
状態（現母線サイクルを２クロック−サイクルだけ延長
することをいう）が入力される。各待ち状態の終りに、
ＲＥＡＤＹは別の持ち状態が作られるべきか、または母
線サイクルが完成されるべきかを決めるために調査され
る。

ＷＡＩＴＧＥＮ 持ち状態発生。記憶サイクルまたはＣＲｔＪ母線サイク
ルにＪ３けるＲ　Ｅ　Ａ　Ｄ　Ｙの第１サンプル時間で
活性（ｂイ）のとき、ＷＡＩＴＧＥＮはＲＥＡＤＹの論
理レベルにかかわらず第１待も状態を作る。この第１ザ
ンブル時間後、 ＷＡＩＴＧＥＮの論理レベルは無視されて、母線サイク
ルの延長または完成はＲＥＡＤＹのみによって決定され
る。ＷＡ　ｆ　ＴＧＥＮは１つの持ち状態を作る簡Ｘ１
１な手段を与えるためにハイを結合され、かつ大形マル
チボード装置のプロセッサ１にレディ／持らの指示を伝
えることに付随する問題を最小にすることができる。

ＲＥＳＦＴ− リセット。活性（ロー）のとき、ＲＥＳＦＴ−はプロセ
ット１が状態レジスタＳＴにあるすべての状態ピットを
０にセットするようにさせ、かつＷＥ−１Ｄ　Ｂ　Ｉ　
Ｎ−およびＭＥＭ−を抑止する。

ＲＥ　Ｓ　Ｅ　Ｔ−が解放されると、ブロセツナ１は記
憶装置２の中の場所ｏｏｏｏおよび０００２からＷＰと
ＰＣを取得するレベルＯの割込みシーケンスを開始し、
ずべての状態レジスタ・ビットをＯにセラ１〜して、実
行を開始する。ＲＥＳＥＴ−は遊び（１ｄｌｅ）状態を
も終らせる。ＲＥＳＥＴ−は最低１つのＣＬ　Ｋ　ＯＵ
　Ｔサイクル中活性に保れなｉノればならない。ＲＥＳ
ＥＴ−はシュミット・トリガ入力である。

０ＬＤ− ホールド。ＤＭＡすなわち直接記憶呼出し要求として用
いられる。活性（ロー）のとぎ、ＨＯＬＤ−は外部制御
器３が母線４の使用を希望することをプロセッサ１に示
す。ブロセツナ１はその現ｆｆＪ線υイクルを完成した
ときホールド信号に続くホールド状態を入力する。それ
から１０セツザ１は母線４を高インピーダンス状態に置
き（ＭＥＭ−１ＡＬＡＴＣＩ−４１ＢＳＴ１−３、ＤＥ
Ｎ−１およびＷＥ−と共に）、Ｂ５Ｔｌ〜ＢＳＴ３に現
れるｌ−１ＯＬＤＡエンコ・−ディングによって応答す
る。ＨＯｌ−Ｄ−が取り除かれると、プロセッサ１は正
常の作動に戻る。

Ｂ５Ｔ１〜ＢＳＴ３ 母線状態コード。ＭＥＭ−と其にデコードされると、Ｂ
　Ｓ　Ｔ　１〜ＢＳＴ３は現在進行中の母線サイクルま
たは状態の形にＰｊＪする情報（例えば記憶装置、内部
△Ｌ（Ｊ、ＨＯＬｒ）△、割込み両足、命令取（！？　
、　ｉｆ５よびマルチ・プロセッサ・インターロック）
を与える。Ａ　ｌ−Ａ　Ｔ　ＣＩ−１はこのデコードを
ストローブする適当なタイミングを与える（ＭＥＭ−お
よびＢ５Ｔ１〜ＢＳＴ３＆よへＬＡ丁ＣＨがローである
とき妥当である）。

Ｂ５Ｔ１〜３は）ＩＯＬＤＡが活性のとき高インピーダ
ンス状態をとる。内部抵抗プル・アップ【ユハイ・レベ
ル（１−１ＯＬ　ＯＡ母線コード）を保つ。

ｌＰＰ− 外部命令プロセッサ・プレゼント。プロセッサ１が違法
オブ＝１−ド（すなわちＸ０Ｐ）を取り出づ゛とぎ、Ｘ
ｌＰＰ−信号はＭＩＤ母ね状態が終ってからサンプルさ
れる。ＸｌＰＰ−・が真であるならば、プロセッサ１は
レベル２の一、ｌｌ込みベクトル（ＸＯＰ用のｘＯＰベ
クトル）までトラップを実行する。それは新しいＷＰを
取り出して、古いＷＰ、ＰＣおよびＳＴを新しい作業ス
ペース（それぞれレジスタ１３．１４、および１５）に
記憶覆る。この点で、プロセッサ１はホールド状態を入
力して、Ｂ５Ｔｌ〜３をエンコードしてＨＯＬ　Ｄ　Ａ
を応答する。命令が終ってから、外部プロセッサ３はＸ
［ＰＰを解放する（命令によって要求されたようなＷＰ
ｌＰＣ，Ｊ３よびＳＴをまず更新してから）。ＸｌＰＰ
−の解放は、トラップ・レジスタ１３．１４、おＪ：び
１５から更新されたｗｐ、ｐ、ｃ、ならびにＳＴを取り
出しかつ正常な実行を継続することをプロセラＩＪ″１
に知らせる。（外部プロセッサ３がない場合は、プロセ
ッサ１は１〜ラツプを完成して、ソフトウェアの命令を
実行する。） ＮＴＰ− υＪ込み保留。ＴＮＴＰ−は、マスクされない割込みす
なわち非マスク式割込み（Ｎ、ＭＩ−）が検出されると
き必ず真である。この信号は３状態ではなく、１組の命
令を実行する外部命令ブ［１ｔ？ツサ３を割り込むのに
使用される。

ＩＮＴＲＥＱ− ？、１１込み要求。活性（ロー）であるとき、ＩＮＴＲ
ＥＱ−外部割込みが要求されていることを示寸。ＩＮＴ
ＲＥＱ−が活性である場合は、プ［１１！ツ蚤す１ｔま
割込みコード入力ライン８（ＩＣＯ〜ＩＣ３）のデータ
を内部割込みコード記憶レジスタ２３にロードする。コ
ードは状態レジスタ８丁の割込みマスク・ビットと比較
される。優先瓜が、可能（ｅｎａｂｌｅ）にされた割込
みレベルに等しいかまたはそれより高い場合（割込みコ
ードが状態レジスタのピッｉ・１２からビット１５まで
に等しいかそれより小である場合）、割込みシーケンス
が開始される。比較が割込不可を示すならば、プロセッ
サ１は要求を無視する。ＩＮＴＲＥＱ−は活性に保たれ
るはずであり、プロセッサ（，１プログラムが要求の割
込みを受は入れるだｉ／の低い優先瓜をｉｉＪ能にする
までライン８（ｒ’ＣＯ−ＩＣ３）をサンプルし続ける
。

ＩＣＯ〜ＩＣ３ ？１１１込みコード。ライン８に加えられる。■ＣＯは
、Ｉ　Ｎ　Ｔ’　ＲＥ　Ｑ−が活性であるとさ゛にサン
プルされる割込みコードのＭ　Ｓ　Ｂである。ＩＣ３は
ＬＳ［３である。ＩＣ０−ＩＣ３がＬ　Ｌ　Ｌ　ｌ−１
であるとき、最高の外部優先割込みが要求されて−３つ
、ＨＨＨＩ−１であるとき、最低の優先度の割込みが要
求されている。割込みレベルは第０表に示されている。

ＮＭＩ− 非マスク割込み。活性（ロー）のとき、ＮＭｒ−はトラ
ップ・ベクトル（ＷＰおよびＰＣ）を含む記憶アドレス
ＦＦＦＣと共にプロセッサ１に非マスク割込みを実行さ
せる。ＮＭＩシーケンスは実行中の命令が完了してから
始まる。ＮＭＩ−は遊び状態をも終らせる。時間ＲＥＳ
ＥＴ−が解放されている間にＮＭＩ−が活性である場合
は、ＮＭＩ−トラップはＲＥＳＥＴ−機能が終ってから
生じる。ＮＭＩ−は最低１つのクロ・ツク・Ｖイクルが
認められる間活性でなければならず、ハイからローへの
各；＠移について−・度だけ、■められる。

イクロプロセッサ装置のブロック形電気接続図、第２ａ
図は第１図の装置に用いられる詔、バイトおよび１６ビ
ツト・データ語のビット定義を示す図、第２ｂ図は第１
図の主記憶装置２の記憶装置ｔマツプおよび「作業スペ
ース」と呼ばれる一般記憶区域における多数の隣接記憶
場所を示す図、第２Ｃ−１図から第２Ｃ−５図までは第
１図の装置においてマイクロプロセッサによって実行さ
れる命令のオフコードのマツプおよび一覧表の図、第２
ｄ図は第１図の装置の電圧と時間との関係を示すタイミ
ング図、第２０−１図から第２０−４図つ本発明の特徴
を利用するＣＰＵすなわち中央処理ユニットを含むＭＯ
３／ＬＳ　Ｉマイクロプロセッサ・チップのブロック形
の電気接続図、第３ａ図はプロセッサに含まれるＡＬＵ
すなわち演算論理ユニットおよびそれと組み合わされる
レジスタ、制御器、データ通路ならびに関連論理回路の
ブロック図、第４図はデバイスのいろいろな部品の構造
レイアウトを示す第３図のマイクロプロセッサを含む半
導体チップの拡大平面図、第４ａ図はレジスタ・ストリ
ップを示す第４図のレイアウトの一部の拡大詳細図、第
５ａ図から第５ｇ図までは第３図および第４図のマイク
ロプロセッサ内のの実施例による第６図の圧縮制御ＲＯ
Ｍ用のＹデコードの詳細な電気接続図、第６ｂ図は圧縮
の特徴を示す第６図の制御ＲＯＭの一部を拡大した間、
１７図は加算操作のための第１図および′ｆ、３図の装
置における条件を示すタイミング図、第７ａ図は第７図
の加算操作のための１６ビツト命令語を表す図である。

符号の説明 １−マイクロプロセッサ；２−記憶装置；３−人出力デ
バイス：　７−ＣＲＵ　：　１Ｏ−ＡＬＵ　：１５Ｂ−
バッファおよび論理回路：１５Ｘ−υｉｔｌｔｌＲＯＭ
　：　１５Ｙ−制御ＲＯＭ用のＹ選択回路；２２−母線
状態コード発生回路：２４−記憶制御回路：　２５Ａ−
ＲＯＭ　；　２５Ｅ３−ＲＡＭ　；　２５Ｃ−ＲＯＭお
よびＲＡＭのＸならびにＹデコード回路：２５Ｅ−ＲＯ
Ｍ、１５よびＲＡＭの人出ツノ制御回路。

Claims (3)

【特許請求の範囲】
1. （１）単一半導体上のマイクロプロセッサ・デバイスを
   含み、 （ａ）上記デバイスの外にあり、データ及び第１と第２
   のタイプのプログラム命令を含む情報を有する記憶装置
   、 （ｂ）上記デバイスの外にあり、情報を送受するための
   入出力回路、 より構成され、かつ （ｃ）上記マイクロプロセッサ・デバイスは（ｉ）演算
   論理ユニット （ｉｉ）複数の情報レジスタ （ｉｉｉ）上記記憶装置から プログラム命令を、実行のために、受けとる命令レジス
   タ （ｉｖ）上記命令レジスタに接続されていて、上記第１
   のタイプのプログラム命令に応答し て、上記演算論理ユニットと上記情報レジ スタの作動を決めるための複数の制御信号 を発生し、かつ上記第２のタイプのプログ ラム命令に応答して、補助制御信号を発生 する制御回路 を含むマイクロプロセッサであり、更に、 （ｄ）補助記憶装置であり、この補助記憶装置は、上記
   補助制御信号に応答してこの補助記憶装置に記憶されて
   いる上記第１のタイプのプログラム命令シーケンスを、
   作動のために、上記命令レジスタへ移送するようにされ
   ている上記補助記憶装置、 より構成されることを特徴とする マイクロプロセッサ装置。
2. （２）上記補助記憶装置が、上記マイクロプロセッサ・
   デバイスの一部である特許請求の範囲第１項記載のマイ
   クロプロセッサ装置。
3. （３）上記補助記憶装置がリード・オンリ・メモリとラ
   ンダム・アクセス・メモリを有する特許請求の範囲第１
   項記載のマイクロプロセッサ装置。