JPS63758A - Timepiece control system - Google Patents
Timepiece control systemInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
複数のサブシステムに分割して運用できるマルチプロセ
ッサシステムの、サービス処理装置間の時計装置の一致
化のための制御方式である。[Detailed Description of the Invention] [Summary] This is a control method for synchronizing clock devices between service processing devices in a multiprocessor system that can be operated by being divided into a plurality of subsystems.
所定のサービス処理装置は、定められた適当な時に時計
装置から時刻を読んで、設定すべき時刻情報と設定指令
を転送する。他のサービス処理装置はそれを受信して、
自身の時計装置の時刻を設定し直す。A predetermined service processing device reads the time from the clock device at a predetermined appropriate time and transfers time information to be set and a setting command. Other service processing devices receive it and
Reset the time on your own clock device.
この方式により、マスクとするサービス処理装置を、随
時切り換えることができるようになり、システムの信頼
性及び制御効率を改善する。This method allows the service processing device used as a mask to be switched at any time, improving system reliability and control efficiency.
〔産業上の利用分野]
本発明は、複数のサブシステムに分割して運用できるマ
ルチプロセッサ構成の計算機システムにおける、サービ
ス処理装置間で時計装置の時刻を維持するための制御方
式に関する。[Industrial Application Field] The present invention relates to a control method for maintaining the time of a clock device between service processing devices in a multiprocessor-configured computer system that can be operated by being divided into a plurality of subsystems.
1組の主記憶装置を複数の処理装置が共用する、いわゆ
る密結合マルチプロセッサ構成の計算機システムは、そ
れを複数のサブシステムに分割して、それぞれ独立のシ
ステムとして運用することもできるようになっている場
合が多い。Computer systems with so-called tightly coupled multiprocessor configurations, in which a single set of main memory is shared by multiple processing units, can now be divided into multiple subsystems, each of which can be operated as an independent system. In many cases.
そのようなシステムにおいて、システムの監視、起動停
止制御、試験、構成制御等を処理する、いわゆるサービ
ス処理装置(以下においてSVPという)及びその他の
試験監視関係の装置は、各サブシステムごとに設けられ
、マルチプロセッサ構成にする場合には、1組のSVP
をマスクとして、システム全体を処理するようにする。In such a system, a so-called service processing device (hereinafter referred to as SVP) that processes system monitoring, start/stop control, testing, configuration control, etc. and other test monitoring related devices are provided for each subsystem. , in case of multiprocessor configuration, one set of SVP
is used as a mask to process the entire system.
第4図は、計算機システムの一構成例を示すブロック図
である。FIG. 4 is a block diagram showing an example of the configuration of a computer system.
計算機システムはサブシステム1及び2からなり、各サ
ブシステムは、主記憶装置(MSU)3、各装置のMS
U3へのアクセスを処理する記憶制御装置(MCU)4
と、MCU4に接続する所要数の中央処理装置(CPU
)5、チャネル処理装置(CHP)6等からなり、CH
P6にはチャネル装置(CH)7を経て各種の周辺装置
8が図示のように接続される。The computer system consists of subsystems 1 and 2, and each subsystem has a main storage unit (MSU) 3 and an MS of each device.
Storage control unit (MCU) 4 that processes access to U3
and the required number of central processing units (CPUs) connected to MCU4.
) 5, channel processing device (CHP) 6, etc.
Various peripheral devices 8 are connected to P6 via a channel device (CH) 7 as shown.
サブシステム1と2とは、それぞれ独立に運転可能な計
算機システムとして構成されているが、両サブシステム
を結合した1つのマルチプロセ・ノサシステムとして運
転することもできる。Although the subsystems 1 and 2 are configured as computer systems that can be operated independently, they can also be operated as a single multi-processor system that combines both subsystems.
その場合には、両サブシステムのMC04間を結合する
バス9によるM CU間の通信により、例えばサブシス
テム1のCPU5がサブシステム2のMSU3を主記憶
装置としてアクセスできるようになる。In that case, communication between the MCUs via the bus 9 connecting the MC04s of both subsystems allows, for example, the CPU 5 of the subsystem 1 to access the MSU3 of the subsystem 2 as a main storage device.
公知のように計算機システムには、システムの監視、起
動停止制御、試験、構成制御等を処理するためのSVP
があるが、前記第4図のようなシステムでは、第3図に
示すように各サブシステム1及び2に対して、それぞれ
5VPII及び12が設けられる。As is well known, a computer system has an SVP for processing system monitoring, startup/stop control, testing, configuration control, etc.
However, in the system shown in FIG. 4, 5VPII and 12 are provided for each subsystem 1 and 2, respectively, as shown in FIG.
5VPII、12は公知のように、適当なマイクロプロ
セッサ等を主体に構成され、保持するザービスプログラ
ムを実行することにより、前記各サブシステムを構成す
る装置の監視、制′411を行う。As is well known, the 5VPII, 12 is mainly composed of a suitable microprocessor, etc., and monitors and controls the devices constituting each of the subsystems 411 by executing a service program maintained therein.
そのために、各5VPII、12は、システム制御イン
クフェース装置(SCI)13.14を経て、それぞれ
が分担するサブシステム1.2の各装置と接続される。To this end, each 5VPII, 12 is connected via a system control interface (SCI) 13.14 to each device of the subsystem 1.2 to which it is responsible.
このバスは例えば公知のスキャンイン/スキャンアウト
技術による、各装置の監視、試験、制御等に使用される
。This bus is used for monitoring, testing, controlling, etc. each device, for example using known scan-in/scan-out techniques.
又、5VPII、12は電源制御装置15.16と接続
し、各サブシステム1.2へ供給する電源の投入切断制
御の開始等を制御する。Further, 5VPII, 12 is connected to a power supply control device 15.16, and controls the start of on/off control of the power supply to each subsystem 1.2.
各電源制御装置15.16には、設定された時刻かろ開
始して、実時間の時刻を出力する時計装置17.18を
持つ。Each power supply control device 15.16 has a clock device 17.18 that outputs the real time starting from the set time.
それらの時刻は5VPII、12に、それぞれ読み込む
ことができ、5VpH,12から各サブシステムの装置
へ供給したり、5VPII、12の制御によりシステム
の電源投入/切断等を所定の時刻に自動的に行う、いわ
ゆる自動運転のための時刻情報として使用される。These times can be read into 5VPII and 12, respectively, and 5VpH and 12 can be used to supply equipment for each subsystem, and the system can be turned on and off automatically at predetermined times under the control of 5VPII and 12. It is used as time information for so-called automatic driving.
システムの運転、保守オペレータとの入出力手段として
、5VPII、12にはキーボード、デイスプレィ等を
有するオペレータコンソール21.22が接続される。Operator consoles 21 and 22 having a keyboard, display, etc. are connected to the 5VPII, 12 as input/output means for operating and maintaining the system with the operator.
5C113,14間にはバス20が設けられ、バス20
を介して5VPII、12間の通信が可能である。A bus 20 is provided between 5C113 and 14.
Communication between 5VPII and 12 is possible via.
例えば、サブシステムl及び2を結合して1システムと
して運転する場合には、例えば5VPIIをマスタSV
Pに指定し、5VP12はスレーブSVPとなり、シス
テムを起動すると、マスクの5vpiiが主体になって
システムの監視、制御を処理し、必要な場合には5VP
IIが、5C113、バス20,5C114を経て指示
することにより、S■P12は指示された事項を実行し
、必要な場合には、結果を逆の経路で5VP12から5
VPIIへ通知する。For example, when subsystems 1 and 2 are combined and operated as one system, 5VPII is used as the master SV.
P, 5VP12 becomes a slave SVP, and when the system is started, the masked 5vpii takes the main role in monitoring and controlling the system, and 5VP12 becomes the slave SVP when necessary.
II gives instructions via 5C113, buses 20 and 5C114, S■P12 executes the instructed items, and if necessary, sends the results back from 5VP12 to 5C114.
Notify VPII.
〔発明が解決しようとする問題点3
時計装置17.18は、例えばオペレータコンソール2
1.22から指定時刻が設定され、特別の電源を常時供
給することにより、設定した時刻から刻時動作を常時続
けるように構成されている。[Problem 3 to be solved by the invention The clock devices 17 and 18 are, for example, the operator console 2.
A designated time is set from 1.22 onwards, and by constantly supplying special power, the clock is configured to continue clocking from the set time.
開時計装置17.18は個別に設定され、且つ両者の時
刻を一致させる手段は設けられていないので、両者の時
刻が一致している保証はない。Since the clock opening devices 17 and 18 are individually set and there is no means for making the times of the two coincide, there is no guarantee that the times of the two coincide.
このことは、両サブシステムが個別に運転される場合は
特に問題がないが、1システムに結合して運転し、障害
その他でマスタSVPを切り換える場合等には、使用さ
れる開時計装置17.18間の時刻には有意なずれがあ
り得るものとして、自動運転等の制御上に、矛盾を生じ
ないように、制御をしなければならないという問題があ
った。This is not a particular problem when both subsystems are operated individually, but when they are operated in conjunction with one system and the master SVP is switched due to a failure or other reason, the clock opening device 17. Since there may be a significant difference in the times between 18 and 18, there is a problem in that controls such as automatic driving must be controlled so as not to cause inconsistencies.
第1図は、本発明の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of the present invention.
図において、31.32はsvpであり、5VP31の
33は時刻転送制御部、5VP32の34は時刻設定制
御部である。In the figure, 31 and 32 are svp, 33 of 5VP31 is a time transfer control section, and 34 of 5VP32 is a time setting control section.
通常のように例えばオペレータコンソール21からの制
御によってマスタSVPに指定されると、指定された5
VP31では、例えば初期設定処理において時刻転送制
御部33を起動する。For example, when designated as the master SVP by control from the operator console 21 as usual, the designated 5
In the VP 31, for example, the time transfer control unit 33 is activated in the initial setting process.
時刻転送制御部33は時計装置17から時刻を読み込み
、所定の条件を満たしていれば、時刻情報と時刻設定指
令を5VP32へ転送する。所定の条件としては、例え
ば月の変わり百とする。The time transfer control unit 33 reads the time from the clock device 17, and if predetermined conditions are met, transfers the time information and time setting command to the 5VP 32. The predetermined condition may be, for example, 100 at the turn of the month.
スレーブの5VP32では、常時時刻設定側’+111
部34によって時刻設定指令を待っている。On the slave 5VP32, the constant time setting side '+111
The time setting command is awaited by the unit 34.
時刻設定制御部34は、5VP31からの時刻情報及び
時刻設定指令を受信すると、指定の時刻を時計装置18
に強制的に設定する。Upon receiving the time information and time setting command from the 5VP 31, the time setting control unit 34 sets the specified time to the clock device 18.
Forcibly set to .
以上の方式により、時計装置17と18において、実用
的に必要な程度に一致した時刻を、常に維持することが
保証される。The above method ensures that the clock devices 17 and 18 always maintain the same time as practically necessary.
第2図は、第1図の時刻転送制御部33及び時刻設定制
御部34の処理の流れ図である。FIG. 2 is a flowchart of the processing of the time transfer control section 33 and time setting control section 34 in FIG. 1.
通常のように例えばオペレータコンソール21からの制
?:fllによってマスクSVPに指定されると、指定
された5VP31では、例えば初期設定処理において時
刻転送制御部33を起動する。For example, control from the operator console 21 as usual? When designated as a mask SVP by :fll, the designated 5VP 31 starts up the time transfer control unit 33 in, for example, initial setting processing.
時刻・転送制御部33は、第2図の処理ステップ40で
、時計装置17から時刻を読み込む。The time/transfer control unit 33 reads the time from the clock device 17 in processing step 40 of FIG.
処理ステ、プ41で、例えば時刻の月表示部分を、時刻
転送側’+E部33に保持する闇値と比較し、闇値を越
えていなければ、処理を終了する。In process step 41, for example, the month display part of the time is compared with the dark value held in the time transfer side '+E section 33, and if it does not exceed the dark value, the process is terminated.
闇値を越えていれば、その時刻情報と所定形式の時刻設
定指令とを、5C113、バス20.5C114を経て
、5VP32へ転送する。If it exceeds the dark value, the time information and a time setting command in a predetermined format are transferred to 5VP32 via 5C113 and bus 20.5C114.
処理ステップ43で闇値を、その月の表示に更新して■
¥刻転送制御部33内に保持し、時刻転送制御部33の
処理を終わる。In processing step 43, update the darkness value to that month's display.■
It is held in the ¥ time transfer control unit 33, and the processing of the time transfer control unit 33 ends.
マスクとして指定されていないことにより、スレーブと
なっている5VP32では、常時時刻設定制御部34に
よって時刻設定指令を待っている。Since it is not specified as a mask, the 5VP 32, which is a slave, is always waiting for a time setting command from the time setting control unit 34.
時刻設定制御部34は、処理ステップ50で5vp31
からの時刻及び時刻設定指令を受信すると、処理ステッ
プ51で受信情報から、設定すべき時刻を生成し、処理
ステップ52で時刻を時計装置18に強制的に設定する
。The time setting control unit 34 sets the 5vp31 at processing step 50.
When the time and time setting command are received from the controller 10, a time to be set is generated from the received information in a processing step 51, and the time is forcibly set in the clock device 18 in a processing step 52.
以上の説明から明らかなように、本発明によれば、複数
のサブシステムに分割して運用できるマルチプロセッサ
構成の計nnシステムにおいて、各サブシステムの時計
装置の時刻の一致が自動的に常時維持されるので、マル
チプロセッサシステム運用時のマスクSVPの切換等の
処理が容易になり、システムの信頼性及び制御効率を改
善するという著しい工業的効果がある。As is clear from the above description, according to the present invention, in a multiprocessor-configured system that can be divided into a plurality of subsystems and operated, the clock devices of each subsystem automatically maintain synchronization of the clock devices at all times. This facilitates processing such as mask SVP switching during multiprocessor system operation, and has a significant industrial effect of improving system reliability and control efficiency.
第1図は本発明の構成を示すブロック図、第2図は本発
明の処理の流れ図、
第3図は従来の一構成例ブロック図、
第4図は計算機システムの−・構成別ブロック圓である
。
図において、
1.2はサブシステム、3はMSU。
4はM CU 、 5はCPU。
6はCHP、 7はCH3
Sは周辺装置、 9.20はバス、11.12
.31.32はsvp。
13.14はSCI、 15.16は電源制御装置
、17.18は時計装置、 33は時刻転送制御部、
34は時刻設定制御部、
40〜43.50〜52は処理ステップを示す。Fig. 1 is a block diagram showing the configuration of the present invention, Fig. 2 is a flowchart of the processing of the present invention, Fig. 3 is a block diagram of a conventional configuration example, and Fig. 4 is a block diagram of a computer system by configuration. be. In the figure, 1.2 is a subsystem and 3 is an MSU. 4 is MCU, 5 is CPU. 6 is CHP, 7 is CH3 S is peripheral device, 9.20 is bus, 11.12
.. 31.32 is svp. 13.14 is the SCI, 15.16 is the power supply control device, 17.18 is the clock device, 33 is the time transfer control unit,
34 is a time setting control unit, 40 to 43, and 50 to 52 are processing steps.
Claims (1)
であり、該各サブシステムごとにサービス処理装置(3
1、32)を有し、該各サービス処理装置は個別の時計
装置(17、18)を有する、マルチプロセッサ構成の
計算機システムにおいて、 所定の前記サービス処理装置は、所定の契機を検出して
、該サービス処理装置の前記時計装置から読み取る時刻
に基づく所定の時計情報を伴う時刻設定指令を、他の前
記サービス処理装置へ転送する手段(33)を有し、 該他のサービス処理装置は、該時刻設定指令を受け取っ
て、該時計情報によって定まる時刻を、該サービス処理
装置の前記時計装置に設定する手段(34)を有するこ
とを特徴とする時計制御方式。[Claims] It is possible to operate by dividing into a plurality of independent subsystems, and each subsystem has a service processing device (3
1, 32), and each service processing device has an individual clock device (17, 18), wherein a predetermined service processing device detects a predetermined trigger, means (33) for transferring a time setting command accompanied by predetermined clock information based on the time read from the clock device of the service processing device to another of the service processing devices; A clock control system comprising means (34) for receiving a time setting command and setting the time determined by the clock information in the clock device of the service processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61145864A JPS63758A (en) | 1986-06-20 | 1986-06-20 | Timepiece control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61145864A JPS63758A (en) | 1986-06-20 | 1986-06-20 | Timepiece control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63758A true JPS63758A (en) | 1988-01-05 |
Family
ID=15394826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61145864A Pending JPS63758A (en) | 1986-06-20 | 1986-06-20 | Timepiece control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63758A (en) |
-
1986
- 1986-06-20 JP JP61145864A patent/JPS63758A/en active Pending
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