JPS6372207A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
差動回路の電圧利得を大きくするために、負荷素子と電
流源にゲート/ソース間を短絡した定電流源形FETを
用いるとともに、定電圧形FETをクランプとして使用
する。ダイオードクランプ形差動回路で問題となる温度
特性と、AC特性の劣化を改善できる。
流源にゲート/ソース間を短絡した定電流源形FETを
用いるとともに、定電圧形FETをクランプとして使用
する。ダイオードクランプ形差動回路で問題となる温度
特性と、AC特性の劣化を改善できる。
本発明は、電界効果型半導体素子(FET)を使用した
差動回路に係り、特に、半導体集積回路に搭載される差
動回路の改良に関する。
差動回路に係り、特に、半導体集積回路に搭載される差
動回路の改良に関する。
以下に従来の差動回路を特にガリウムひ素MESFET
(金属−半導体接合FET)を用いることを例にして説
明する。
(金属−半導体接合FET)を用いることを例にして説
明する。
第8図はFET差動増幅回路の基本形であり、差動対を
構成するトランジスタQl、 Q2とその負荷抵抗R1
,R2と、抵抗ROとで構成されている。VDDは高位
電源、VEEは低位の電源を示す。
構成するトランジスタQl、 Q2とその負荷抵抗R1
,R2と、抵抗ROとで構成されている。VDDは高位
電源、VEEは低位の電源を示す。
しかしながら、この回路では抵抗負荷を用いる関係で電
圧利得が十分とれないという問題がある。
圧利得が十分とれないという問題がある。
そこで、電圧利得を改善するために、第9図に示すよう
に、負荷素子と電流源をゲート/ソース間を短絡した定
電流形F E T QLI、QL2およびQCSに置き
換えることが考えられている。
に、負荷素子と電流源をゲート/ソース間を短絡した定
電流形F E T QLI、QL2およびQCSに置き
換えることが考えられている。
ところが、この場合、次の欠点がある。
■入力ハイレベル時にドライバFETのゲートに電流が
流れ込む。この流入する電流値が大きいと、配線の断線
やショットキ特性の劣化等信頼度上問題になる。
流れ込む。この流入する電流値が大きいと、配線の断線
やショットキ特性の劣化等信頼度上問題になる。
■回路特性の素子特性依存性が大きく、素子特性のバラ
ツキに弱い。
ツキに弱い。
そこで、この問題を解決するために、第10図のように
負荷のF E T QLI 、QL2 の両端をダイ
オード01.02でクランプすることが考えられ、安定
な動作が可能になった。
負荷のF E T QLI 、QL2 の両端をダイ
オード01.02でクランプすることが考えられ、安定
な動作が可能になった。
しかしながら、このダイオードでクランプする場合、新
な問題点が出た。それは、 ■出力ローレベルの温度特性が大きい。これは、出力ロ
ーレベルがダイオードのI−V特性の順方向ON電圧で
決定されるためである。
な問題点が出た。それは、 ■出力ローレベルの温度特性が大きい。これは、出力ロ
ーレベルがダイオードのI−V特性の順方向ON電圧で
決定されるためである。
■ダイオードの接合容量が負荷となるため、AC特性が
悪い。
悪い。
そこで、本発明は上記従来のFET差動回路の持つ欠点
を解決するためになされたものであり、電圧利得を十分
とれるとともに、安定に動作する差動回路を得ようとす
るものである。
を解決するためになされたものであり、電圧利得を十分
とれるとともに、安定に動作する差動回路を得ようとす
るものである。
本発明においては、差動回路の電圧利得を大きくするた
めに、負荷素子と電流源にゲート/ソース間を短絡した
定電流形FETを用いるとともに、上記ダイオードのク
ランプの代りに、FETクランプを使うことを特徴とし
ている。
めに、負荷素子と電流源にゲート/ソース間を短絡した
定電流形FETを用いるとともに、上記ダイオードのク
ランプの代りに、FETクランプを使うことを特徴とし
ている。
上記において、FETクランプを用いることは以下の意
義がある。
義がある。
■FETクランプはダイオードのように温度特性がでな
い。
い。
■ドレイン/ソース容量が負荷にはいるが、ダイオード
の接合容量に比較すると十分小さな容量であり、過渡特
性の悪化が十分防止できる。
の接合容量に比較すると十分小さな容量であり、過渡特
性の悪化が十分防止できる。
第1図に本発明の実施例の差動増幅基本回路を示してい
る。差動増幅回路の負荷素子と電流源をゲート/ソース
間を短絡した定電流形FETQLI。
る。差動増幅回路の負荷素子と電流源をゲート/ソース
間を短絡した定電流形FETQLI。
QL2およびQCSに置き換えることは先の第10図の
場合と同様であり、対応部分に同一符号で指示している
。そして、負荷素子の定電流形FETQL1 、 QL
2のソース/ドレイン間にクランプ素子としてのFET
(以下クランプFETと称する)のQCl 、 QC
2を設けている。このクランプFETは、ゲートを一定
の基準電位VGGに接続したFETを定電圧源として動
作させるものである。なお、この場合には、入力INを
差動対の一方の駆動FET旧のゲートに接続し、他方の
駆動FETQ2のゲートには適当な基準電圧V REF
を印加して、出力OUT 。
場合と同様であり、対応部分に同一符号で指示している
。そして、負荷素子の定電流形FETQL1 、 QL
2のソース/ドレイン間にクランプ素子としてのFET
(以下クランプFETと称する)のQCl 、 QC
2を設けている。このクランプFETは、ゲートを一定
の基準電位VGGに接続したFETを定電圧源として動
作させるものである。なお、この場合には、入力INを
差動対の一方の駆動FET旧のゲートに接続し、他方の
駆動FETQ2のゲートには適当な基準電圧V REF
を印加して、出力OUT 。
反転出力口を得ているが、入力INの反転信号を印加す
るようにしても良い。
るようにしても良い。
ここで、F E T QCI、QC2の定電工形動作に
より安定な回路動作を可能とする条件について考察する
。この解析のために、第3図(A)に実施例の差動増幅
回路の部分回路を示しており、ここでは負荷FETをQ
L、クランプFETをQC,駆動FETをQと指示して
いる。また、第3図CB)にクランプFETのトランジ
スタQCを、第3図(C)に駆動FETQLとクランプ
FETQCの電圧対電流特性図を示している。
より安定な回路動作を可能とする条件について考察する
。この解析のために、第3図(A)に実施例の差動増幅
回路の部分回路を示しており、ここでは負荷FETをQ
L、クランプFETをQC,駆動FETをQと指示して
いる。また、第3図CB)にクランプFETのトランジ
スタQCを、第3図(C)に駆動FETQLとクランプ
FETQCの電圧対電流特性図を示している。
第3図(C)において、駆動FETQがONとなり、こ
の差動側に電流が流れる時について出力OUTと電源V
2O間の電圧差を横軸にとり、縦軸にFETQLおよび
QCのソース/ドレイン間の電流値ILおよびIxを示
している。負荷素子としてのFETQLに流れる電流I
Lは、そのソースとゲートが共通に接続しているから、
駆動FETQがONとなり出力OUTの電圧が低下し、
電源と出力OUTの電圧差が増加する場合、図示の定電
流特性となる。一方、クランプFETQCは、そのゲー
トの電圧がVxに固定されているので、QCのしきい値
vth以上にゲート/ソース電圧が上昇する領域で急激
に電流が増大し定電圧特性領域が生じる。このF E
T QL。
の差動側に電流が流れる時について出力OUTと電源V
2O間の電圧差を横軸にとり、縦軸にFETQLおよび
QCのソース/ドレイン間の電流値ILおよびIxを示
している。負荷素子としてのFETQLに流れる電流I
Lは、そのソースとゲートが共通に接続しているから、
駆動FETQがONとなり出力OUTの電圧が低下し、
電源と出力OUTの電圧差が増加する場合、図示の定電
流特性となる。一方、クランプFETQCは、そのゲー
トの電圧がVxに固定されているので、QCのしきい値
vth以上にゲート/ソース電圧が上昇する領域で急激
に電流が増大し定電圧特性領域が生じる。このF E
T QL。
QCの並列回路の電圧/電流特性は両者を合成した破線
のようになり、定電圧動作領域が現れる。そこで、図示
したようにこの差動対の電流源のICSがQL、 QC
並列回路の定電圧類、域に入っているならば、出力電圧
、すなわち出力ローレベルを電源からVDだけ低い値に
クランプすることができることになる。しかし、例えば
MESFETの場合、ゲート/ソース電圧はゲートのシ
ョットキ接合がONする電圧VFでゲート/ソース電圧
が制限され、電流が飽和する。そのため、QL、 QC
並列回路の定電圧特性領域はクランプFETQCのショ
ットキのON電圧VFより低い側でしか実現できない。
のようになり、定電圧動作領域が現れる。そこで、図示
したようにこの差動対の電流源のICSがQL、 QC
並列回路の定電圧類、域に入っているならば、出力電圧
、すなわち出力ローレベルを電源からVDだけ低い値に
クランプすることができることになる。しかし、例えば
MESFETの場合、ゲート/ソース電圧はゲートのシ
ョットキ接合がONする電圧VFでゲート/ソース電圧
が制限され、電流が飽和する。そのため、QL、 QC
並列回路の定電圧特性領域はクランプFETQCのショ
ットキのON電圧VFより低い側でしか実現できない。
したがって、
第3図(A)の回路でクランプF′E T QCが機能
するためには、 先ず、 IL< IC3・・−(1) でなければならない。
するためには、 先ず、 IL< IC3・・−(1) でなければならない。
次に、FETクランプのゲート/ソース電圧が最も高い
条件は、MF、5FETのゲートのショットキ接合のO
N電圧VFであり、 IL+ Ix (VF )>IC3−(2)但し、
Ix (VF)はFETクランプのMESFETのゲー
トにショットキ接合のON電圧VFを印加した時にその
ソース/ドレイン間を流れる電流である。この条件(1
1,(21で、Icsと合成特性曲線(定電圧領域)の
交点で出力レベルをクランプできる。つまり、差動対の
他方が完全に遮断し、この差動対に電流源のICSが全
て流れる時、負荷FETQLの電流ILは一定で、残り
の電流はクランプF E T QCを流れるようになり
、特性曲線の定電圧領域との交点のVDというレベルで
出力ローレベルがクランプされる。なお、前記条件fl
) 、 +21を満たすための調整は、差動増幅回路の
回路定数、例えば3つのFET (駆動FETQ、負荷
F E T QL。
条件は、MF、5FETのゲートのショットキ接合のO
N電圧VFであり、 IL+ Ix (VF )>IC3−(2)但し、
Ix (VF)はFETクランプのMESFETのゲー
トにショットキ接合のON電圧VFを印加した時にその
ソース/ドレイン間を流れる電流である。この条件(1
1,(21で、Icsと合成特性曲線(定電圧領域)の
交点で出力レベルをクランプできる。つまり、差動対の
他方が完全に遮断し、この差動対に電流源のICSが全
て流れる時、負荷FETQLの電流ILは一定で、残り
の電流はクランプF E T QCを流れるようになり
、特性曲線の定電圧領域との交点のVDというレベルで
出力ローレベルがクランプされる。なお、前記条件fl
) 、 +21を満たすための調整は、差動増幅回路の
回路定数、例えば3つのFET (駆動FETQ、負荷
F E T QL。
クランプF E T QC)のゲート幅を調整して行な
うことができる。
うことができる。
次に、第2図には本発明の他の実施例の差動増幅回路を
示している。これは、第1図と同様な回路構成において
、負荷FETQLI 、 QL2、クランプF E T
QCI、QC2、定電流源F E T QCSを同じ
特性にして、ゲート幅のみを相違させた例である。
示している。これは、第1図と同様な回路構成において
、負荷FETQLI 、 QL2、クランプF E T
QCI、QC2、定電流源F E T QCSを同じ
特性にして、ゲート幅のみを相違させた例である。
そして、この例では、負荷F E T QLI 、QL
2のゲート幅を札、クランプF E T QCI、QC
2のゲート幅を’A C%定電流源F E T QCS
のゲート幅をWcsとする時、 誓cs =WL+ Wc −(31の条
件にしている。この条件にすることにより、出力ローレ
ベルをクランプFETQCのゲート電位VGGと同一の
レベルにできる。
2のゲート幅を札、クランプF E T QCI、QC
2のゲート幅を’A C%定電流源F E T QCS
のゲート幅をWcsとする時、 誓cs =WL+ Wc −(31の条
件にしている。この条件にすることにより、出力ローレ
ベルをクランプFETQCのゲート電位VGGと同一の
レベルにできる。
以下にこの条件(3)を第4図の差動増幅回路の記号を
用いて解析する。ただし、駆動FETをQS、QR1負
荷FETをQL、QL 、クランプFETをQC,QC
1高位の電源をvDD、低位の電源をVERと指示して
いる。
用いて解析する。ただし、駆動FETをQS、QR1負
荷FETをQL、QL 、クランプFETをQC,QC
1高位の電源をvDD、低位の電源をVERと指示して
いる。
■ 出力ハイレベル
駆動FETQSまたはQRが完全ニOFFすれば、00
TはVDDレベルまで上昇する。
TはVDDレベルまで上昇する。
したがって、出力ハイレベルは
VOH=VDD
■ 出力ローレベル
駆動FETQSまたはQRが完全にOFF L、Qcs
、QL、Qcが飽和動作しているものとすると、IL
= kL −W L −(−V thL )2ここでQ
LとQcsは同一特性であるから、次のように書き換る
ことができる。
、QL、Qcが飽和動作しているものとすると、IL
= kL −W L −(−V thL )2ここでQ
LとQcsは同一特性であるから、次のように書き換る
ことができる。
IL= Kcs−W L ・(Vth cs)2クラン
プFETの電流は、 Ic=k c−Wc・(V GSC−V thc )2
=k c−Wc・(VGG −VoL −Vth c
)2電流@FETQcsの電流は、 I cs=k cs−W cs・(−νthcs) 2
となる。
プFETの電流は、 Ic=k c−Wc・(V GSC−V thc )2
=k c−Wc・(VGG −VoL −Vth c
)2電流@FETQcsの電流は、 I cs=k cs−W cs・(−νthcs) 2
となる。
ただし、kL + k C3+ k cは各FET0k
値、Vth L、 Vth c 、 Vth csは
各FETのしきい値、WL、 Wc 、 W csは
各FETのゲート幅とする。
値、Vth L、 Vth c 、 Vth csは
各FETのしきい値、WL、 Wc 、 W csは
各FETのゲート幅とする。
I cs= IL +I cとおき、VOLで解くと
、各トランジスタのVth cs= Vth L =
Vth c 。
、各トランジスタのVth cs= Vth L =
Vth c 。
Wc5−WL=Wcの条件に設定することにすれば、出
力ローレベルVOLは VOL = VGG −1
4)となる。
力ローレベルVOLは VOL = VGG −1
4)となる。
即ち、負荷FETQL、クランプF E T Qc、差
動回路の電流源F E T Qcsのに値、vthを等
しくして、負荷FETQLのゲート幅−りとクランプF
ETQcのゲート幅1i1cの和か差動増幅回路の電流
源のゲート幅W csと等しくなるように選ぶと、クラ
ンプFETのゲートに与えた電圧VGGがそのまま現れ
ることになる。
動回路の電流源F E T Qcsのに値、vthを等
しくして、負荷FETQLのゲート幅−りとクランプF
ETQcのゲート幅1i1cの和か差動増幅回路の電流
源のゲート幅W csと等しくなるように選ぶと、クラ
ンプFETのゲートに与えた電圧VGGがそのまま現れ
ることになる。
以上、本発明の実施例の差動増幅回路を示したが、第1
図と第2図の回路を組み合せることによって差動増幅回
路の動作の安定化が可能になる。
図と第2図の回路を組み合せることによって差動増幅回
路の動作の安定化が可能になる。
すなわち、第2図の回路において、駆動FETQ2のゲ
ートの入力信号INの反転信号を第1図のように基準電
圧V REFに置き換え、基準電圧V R11!Fおよ
びクランプレベル(出力ローレベル)VGGQ生回路を
設計する際、クランプF E T QCI、QC2のゲ
ート電位VGGとV REPとの温度変動、パラメータ
変動等による変動δVGG、δV REFが、δV G
G/ 2 =δV REF になるようにすれば、差動増幅回路のしきい値であるV
RBFヲ常にハイレベルのVDDとローレベルのVGG
の中央に置くことができ、ノイズマージンの低下を防止
して安定な動作をさせることが可能になる。
ートの入力信号INの反転信号を第1図のように基準電
圧V REFに置き換え、基準電圧V R11!Fおよ
びクランプレベル(出力ローレベル)VGGQ生回路を
設計する際、クランプF E T QCI、QC2のゲ
ート電位VGGとV REPとの温度変動、パラメータ
変動等による変動δVGG、δV REFが、δV G
G/ 2 =δV REF になるようにすれば、差動増幅回路のしきい値であるV
RBFヲ常にハイレベルのVDDとローレベルのVGG
の中央に置くことができ、ノイズマージンの低下を防止
して安定な動作をさせることが可能になる。
また、上記実施例の他、従来のCML (カレントモー
ドロジック)同様の論理構成が可能であり、2人力IN
F、IN2の場合についてその回路例(NOR回路)を
第5図(A)、(B)に示してあり、第1図、第2図と
対応部分に同一符号または〔′〕付符号で指示している
。さらに、このように駆動F ETQI、Ql ’−−
−を並列に配置したNOR構成の他に、シリーズゲート
構成とすることもできる。
ドロジック)同様の論理構成が可能であり、2人力IN
F、IN2の場合についてその回路例(NOR回路)を
第5図(A)、(B)に示してあり、第1図、第2図と
対応部分に同一符号または〔′〕付符号で指示している
。さらに、このように駆動F ETQI、Ql ’−−
−を並列に配置したNOR構成の他に、シリーズゲート
構成とすることもできる。
次に本発明の応用例について説明する。
第6図は本発明に係る差動増幅回路を応用してSi基板
を用いたECLレベルをGaAsD CF L (ダイ
レクト・カップルド・FET・ロジック)レベルに変換
する回路である。
を用いたECLレベルをGaAsD CF L (ダイ
レクト・カップルド・FET・ロジック)レベルに変換
する回路である。
GaAsのDCFLにおいては、論理の基準電圧にVs
sを用いているのでVssが変動すると内部論理が変っ
てしまう。一方、SiE CLではVssを論理の基準
としていないので、Vssが変動しても内部の論理が変
ることはない。
sを用いているのでVssが変動すると内部論理が変っ
てしまう。一方、SiE CLではVssを論理の基準
としていないので、Vssが変動しても内部の論理が変
ることはない。
例えば、
SiE CLでは
rHJレベルは→−0,5または一〇、8V「L」レベ
ルは→−1,8v GaAsD CF Lでは νDD=0. VEE=−3,6V 、Vss=−
2,OVである。
ルは→−1,8v GaAsD CF Lでは νDD=0. VEE=−3,6V 、Vss=−
2,OVである。
そこで、Si集積回路とDCFLを接続する場合、変換
回路を設けて、Vssレベルに依存しないStのECL
のローレベルをVssと一対一に対応するようにして完
全なインターフェースを取れるようにすることが必要と
なる。その変換回路を本発明に係る差動増幅回路を応用
して実現したのが第6図の回路であり、(1)がSiの
ECLであり、(II)が本発明に係る差動増幅回路を
応用した変換回路である。また、(I[[)がGaAs
D CF L内部回路であり、その一部として負荷のG
aAsF E T QLLと駆動FETQDが示されて
いる。PL、R2と指示するのはSiE CLの出力端
子であり、差動入力INとその反転信号INNパーいは
基準電圧VFREが出力し、変換回路(n)の入力回路
のFETQilおよびQl2のゲートに印加される。こ
の入力回路はFETQilおよび旧2、レベルシフトダ
イオードSDLおよびSC2、電流源のQjlおよびQ
j2からなり、入力信号はダイオードSDIおよびSC
2でレベルシフトして前記した実施例と同様な差動増幅
回路の駆動F E T Q’lおよびQ2のゲートに加
わる。この差動増幅回路のFETクランプのQCIおよ
びQC2のゲートの基準電圧にVss (DCFLの
りss)を印加している。
回路を設けて、Vssレベルに依存しないStのECL
のローレベルをVssと一対一に対応するようにして完
全なインターフェースを取れるようにすることが必要と
なる。その変換回路を本発明に係る差動増幅回路を応用
して実現したのが第6図の回路であり、(1)がSiの
ECLであり、(II)が本発明に係る差動増幅回路を
応用した変換回路である。また、(I[[)がGaAs
D CF L内部回路であり、その一部として負荷のG
aAsF E T QLLと駆動FETQDが示されて
いる。PL、R2と指示するのはSiE CLの出力端
子であり、差動入力INとその反転信号INNパーいは
基準電圧VFREが出力し、変換回路(n)の入力回路
のFETQilおよびQl2のゲートに印加される。こ
の入力回路はFETQilおよび旧2、レベルシフトダ
イオードSDLおよびSC2、電流源のQjlおよびQ
j2からなり、入力信号はダイオードSDIおよびSC
2でレベルシフトして前記した実施例と同様な差動増幅
回路の駆動F E T Q’lおよびQ2のゲートに加
わる。この差動増幅回路のFETクランプのQCIおよ
びQC2のゲートの基準電圧にVss (DCFLの
りss)を印加している。
差動増幅回路を通過した信号レベルはハイレベルはVD
Dまで上昇する。一方、ローレベルはQCI、QC2の
ゲートに加わるVssと差動増幅回路各FETの回路定
数で決るレベルで決定される成るレベルにクランプされ
て出力する。そこで、適当に回蕗定数を決定してやり出
力ローレベルがV、ssでクランプされるようにすれば
SiE CLレベルでDCFLを駆動することができる
。その条件として、先に第2図に関して示した上記(3
)式の条件を満たすように、 電流源FETのゲート幅(Wcs ) =負荷FETの
ゲート+mとクランプFETのゲート幅の和(WL+W
c) とすれば良い。例えば、札十に−W cs= 10+
10−20、或いは15+5−20等とすれば良い。
Dまで上昇する。一方、ローレベルはQCI、QC2の
ゲートに加わるVssと差動増幅回路各FETの回路定
数で決るレベルで決定される成るレベルにクランプされ
て出力する。そこで、適当に回蕗定数を決定してやり出
力ローレベルがV、ssでクランプされるようにすれば
SiE CLレベルでDCFLを駆動することができる
。その条件として、先に第2図に関して示した上記(3
)式の条件を満たすように、 電流源FETのゲート幅(Wcs ) =負荷FETの
ゲート+mとクランプFETのゲート幅の和(WL+W
c) とすれば良い。例えば、札十に−W cs= 10+
10−20、或いは15+5−20等とすれば良い。
次に、本発明の他の応用例を第7図に示している。これ
は、SiE CLレベルをGaAsB F L (バッ
ファド・FET・ロジック)レベルに変換する回路であ
る。各部の符号は先の第6図と同じ部分に同一符号を付
している。これは、先の第7図のDCFLレベルへの変
換回路(II)と同じ回路にレベルシフト回路(TV)
(GaAsB F L内部回路のレベルシフト回路
と同じ回路)を付加してなる変換回路(■′)を用いて
いる。ここでは% GaAsB FL内部回路の一部と
して負荷F E T QLLL、駆動FE T QDD
なるゲート回路と、その出力レベルを変換するところの
FETQSS、ダイオードDSS、電流源F E T
QSLからなるレベルシフト回路を代表的に示している
。このように、BFLはDCFLの出力にレベルシフト
回路を付加した点が相違するものであり、DCFLでは
駆動FETのvthが(+)でないと入力にローレベル
を加えた時にスイッチングできないが、BFLでは駆動
FETのvthが(−)でもバッファでレベルシフトを
行なうためスイッチングができる。これはGaAsIC
ではvthが(−)の方が製造し易いことから有利であ
る。動作上の違いは、DCFLでは駆動FETがONL
、たらその出力はν0L=Vssまで下がる。一方、B
FLも駆動FETがONすると、バッファの前段のレベ
ルがVssまで下がる。しかし、駆動FETのしきい値
vthは(−)だから、そ(7)F ETをOFFする
ためには、レベルシフト回路を通して、ローレベルを駆
動、FETのしきい値vthより(−)になるようにし
てOFFさせるようにしている。したがって、第7図の
ように変換回路(II)によって、出力ローレベルをV
ssにクランプして出力し、これを(IV)のレベルシ
フト回路でBFLの駆動FET (Lきい値vthは(
−))をOFFするようにローレベルを駆動FETのし
きい値vthより(=)になるようにしてOFFさせて
いる。
は、SiE CLレベルをGaAsB F L (バッ
ファド・FET・ロジック)レベルに変換する回路であ
る。各部の符号は先の第6図と同じ部分に同一符号を付
している。これは、先の第7図のDCFLレベルへの変
換回路(II)と同じ回路にレベルシフト回路(TV)
(GaAsB F L内部回路のレベルシフト回路
と同じ回路)を付加してなる変換回路(■′)を用いて
いる。ここでは% GaAsB FL内部回路の一部と
して負荷F E T QLLL、駆動FE T QDD
なるゲート回路と、その出力レベルを変換するところの
FETQSS、ダイオードDSS、電流源F E T
QSLからなるレベルシフト回路を代表的に示している
。このように、BFLはDCFLの出力にレベルシフト
回路を付加した点が相違するものであり、DCFLでは
駆動FETのvthが(+)でないと入力にローレベル
を加えた時にスイッチングできないが、BFLでは駆動
FETのvthが(−)でもバッファでレベルシフトを
行なうためスイッチングができる。これはGaAsIC
ではvthが(−)の方が製造し易いことから有利であ
る。動作上の違いは、DCFLでは駆動FETがONL
、たらその出力はν0L=Vssまで下がる。一方、B
FLも駆動FETがONすると、バッファの前段のレベ
ルがVssまで下がる。しかし、駆動FETのしきい値
vthは(−)だから、そ(7)F ETをOFFする
ためには、レベルシフト回路を通して、ローレベルを駆
動、FETのしきい値vthより(−)になるようにし
てOFFさせるようにしている。したがって、第7図の
ように変換回路(II)によって、出力ローレベルをV
ssにクランプして出力し、これを(IV)のレベルシ
フト回路でBFLの駆動FET (Lきい値vthは(
−))をOFFするようにローレベルを駆動FETのし
きい値vthより(=)になるようにしてOFFさせて
いる。
本発明によれば、定電圧形FETにより、従来のダイオ
ードクランプと同様な動作をさせることができる。そし
て、ダイオードクランプ形差動増幅回路で問題となった
温度特性と、AC特性の劣化は下記の理由で改善される
。
ードクランプと同様な動作をさせることができる。そし
て、ダイオードクランプ形差動増幅回路で問題となった
温度特性と、AC特性の劣化は下記の理由で改善される
。
■ 温度特性
FETレベルクランプを使用したため、ダイオードの温
度特性の影響を受けない。そればかりか、定電流源FE
TとFETレベルクランプのI−V曲線の温度特性は全
く同一であるため、クランプレベルの温度特性はキャン
セルされる利点がある。
度特性の影響を受けない。そればかりか、定電流源FE
TとFETレベルクランプのI−V曲線の温度特性は全
く同一であるため、クランプレベルの温度特性はキャン
セルされる利点がある。
■AC特性
FETのドレイ間容量−ス間容量、ゲートルソース間容
量は、ダイオードに比較して非常に小さいためAC特性
の劣化を小さくできる。
量は、ダイオードに比較して非常に小さいためAC特性
の劣化を小さくできる。
第1図は本発明の実施例の差動増幅回路を示す回路図、
第2図は本発明の他の実施例の差動増幅回路を示す回路
図、 第3図(A)〜(C)は本発明の実施例の差動増幅回路
の解析説明図、 第4図は本発明の?実施例において、出力ローレベルを
VGGにクランプすることの解析に用いた回路図、 第5図(A)、 (B)は本発明を従来のCML同様
の論理構成に通用した差動回路の回路図、第6図および
、第7図はそれぞれ本発明の応用例のSiE CLレベ
ルをGaAsD CF LレベルおよびBFLレベルに
変換する回路図、 第8図〜第1゛0図はそれぞれ従来の差動増幅回路の回
路図である。 QL、 QLI 、 QL2・−負荷FETQC,QC
I 、 QC2・・−クランプFETQCS・−電流源
FET Ql、Q2・−駆動FET VREP−一・差動回路の基準電圧 V GG−m−クランプFETのゲート電位VDD−・
−高位の電源(電圧) VER・−低位の電源(電圧)
図、 第3図(A)〜(C)は本発明の実施例の差動増幅回路
の解析説明図、 第4図は本発明の?実施例において、出力ローレベルを
VGGにクランプすることの解析に用いた回路図、 第5図(A)、 (B)は本発明を従来のCML同様
の論理構成に通用した差動回路の回路図、第6図および
、第7図はそれぞれ本発明の応用例のSiE CLレベ
ルをGaAsD CF LレベルおよびBFLレベルに
変換する回路図、 第8図〜第1゛0図はそれぞれ従来の差動増幅回路の回
路図である。 QL、 QLI 、 QL2・−負荷FETQC,QC
I 、 QC2・・−クランプFETQCS・−電流源
FET Ql、Q2・−駆動FET VREP−一・差動回路の基準電圧 V GG−m−クランプFETのゲート電位VDD−・
−高位の電源(電圧) VER・−低位の電源(電圧)
Claims (1)
- 差動対の負荷素子をゲートとソースを短絡した定電流形
FETで構成すると共に、該定電流形FETのソースお
よびドレインに各々そのソースおよびドレインが接続し
、ゲートを基準電位とした定電圧形FETを配設したこ
とを特徴とする差動回路。
Priority Applications (5)
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---|---|---|---|
JP61216755A JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
KR1019870009533A KR900009192B1 (ko) | 1986-09-13 | 1987-08-31 | 차동회로 |
EP87402007A EP0263006B1 (en) | 1986-09-13 | 1987-09-08 | Differential circuit |
DE8787402007T DE3783006T2 (de) | 1986-09-13 | 1987-09-08 | Schaltungsanordnung fuer einen differenzverstaerker. |
US07/095,847 US4777451A (en) | 1986-09-13 | 1987-09-14 | Differential circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216755A JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62227218A Division JPS63158904A (ja) | 1987-09-10 | 1987-09-10 | 集積回路装置 |
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Publication Number | Publication Date |
---|---|
JPS6372207A true JPS6372207A (ja) | 1988-04-01 |
JP2559032B2 JP2559032B2 (ja) | 1996-11-27 |
Family
ID=16693411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61216755A Expired - Fee Related JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
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Country | Link |
---|---|
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EP (1) | EP0263006B1 (ja) |
JP (1) | JP2559032B2 (ja) |
KR (1) | KR900009192B1 (ja) |
DE (1) | DE3783006T2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0642226A2 (en) * | 1993-09-08 | 1995-03-08 | Advanced Micro Devices, Inc. | Translator circuits with symmetrical switching delays |
JPH07142942A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 差動増幅器 |
JP2005045702A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 差動増幅回路および差動増幅回路を搭載したテスト回路 |
JP2011193538A (ja) * | 2011-06-23 | 2011-09-29 | Renesas Electronics Corp | 差動増幅回路及びa/d変換器 |
CN111208401A (zh) * | 2018-11-22 | 2020-05-29 | 宁波飞芯电子科技有限公司 | 一种钳位光电二极管的测试方法以及装置 |
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EP0757861B1 (en) * | 1994-04-29 | 1998-12-30 | Analog Devices, Inc. | Charge redistribution analog-to-digital converter with system calibration |
US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
JP3158000B2 (ja) * | 1994-12-26 | 2001-04-23 | 沖電気工業株式会社 | バイアス回路 |
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JPS6123403A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 差動増幅回路 |
-
1986
- 1986-09-13 JP JP61216755A patent/JP2559032B2/ja not_active Expired - Fee Related
-
1987
- 1987-08-31 KR KR1019870009533A patent/KR900009192B1/ko not_active IP Right Cessation
- 1987-09-08 DE DE8787402007T patent/DE3783006T2/de not_active Expired - Fee Related
- 1987-09-08 EP EP87402007A patent/EP0263006B1/en not_active Expired - Lifetime
- 1987-09-14 US US07/095,847 patent/US4777451A/en not_active Expired - Lifetime
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CN111208401A (zh) * | 2018-11-22 | 2020-05-29 | 宁波飞芯电子科技有限公司 | 一种钳位光电二极管的测试方法以及装置 |
CN111208401B (zh) * | 2018-11-22 | 2023-01-31 | 宁波飞芯电子科技有限公司 | 一种钳位光电二极管的测试方法以及装置 |
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KR900009192B1 (ko) | 1990-12-24 |
US4777451A (en) | 1988-10-11 |
DE3783006D1 (de) | 1993-01-21 |
DE3783006T2 (de) | 1993-04-15 |
KR880004638A (ko) | 1988-06-07 |
EP0263006B1 (en) | 1992-12-09 |
EP0263006A1 (en) | 1988-04-06 |
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LAPS | Cancellation because of no payment of annual fees |