JPS63158904A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS63158904A JPS63158904A JP62227218A JP22721887A JPS63158904A JP S63158904 A JPS63158904 A JP S63158904A JP 62227218 A JP62227218 A JP 62227218A JP 22721887 A JP22721887 A JP 22721887A JP S63158904 A JPS63158904 A JP S63158904A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- circuit
- gate
- source
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- YRKCREAYFQTBPV-UHFFFAOYSA-N acetylacetone Chemical compound CC(=O)CC(C)=O YRKCREAYFQTBPV-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
差動回路の電圧利得を大きくするために、負荷素子と電
流源にゲート/ソース間を短絡した定電流源形FETを
用いるとともに、定電圧形FETをクランプとして使用
する。ダイオードクランプ形差動回路で問題となる温度
特性と、AC特性の劣化を改善できる。この差動回路を
用いて5iECLレベルをGaAsD CF Lまたは
BFLレベルに変換する集積回路装置を構成する。
流源にゲート/ソース間を短絡した定電流源形FETを
用いるとともに、定電圧形FETをクランプとして使用
する。ダイオードクランプ形差動回路で問題となる温度
特性と、AC特性の劣化を改善できる。この差動回路を
用いて5iECLレベルをGaAsD CF Lまたは
BFLレベルに変換する集積回路装置を構成する。
本発明は、電界効果型半導体素子(FET)を使用した
差動回路を含む集積回路装置に係り、特に、改良された
差動回路によって構成した集積回路装置に関する。
差動回路を含む集積回路装置に係り、特に、改良された
差動回路によって構成した集積回路装置に関する。
以下に従来の差動回路を特にガリウムひ素MESFET
(金属−半導体接合FET)を用いることを例にして
説明する。
(金属−半導体接合FET)を用いることを例にして
説明する。
第8図はFET差動増幅回路の基本形であり、差動対を
構成するトランジスタQ1.Q2とその負荷抵抗R1,
R2と、抵抗ROとで構成されている。VDDは高位電
源、V[!f!は低位の電源を示す。
構成するトランジスタQ1.Q2とその負荷抵抗R1,
R2と、抵抗ROとで構成されている。VDDは高位電
源、V[!f!は低位の電源を示す。
しかしながら、この回路では抵抗負荷を用いる関係で電
圧利得が十分とれないという問題がある。
圧利得が十分とれないという問題がある。
そこで、電圧利得を改善するために、第9図に示すよう
に、負荷素子と電流源をゲート/ソース間を短絡した定
電流形F E TQLI 、 QL2およびQCSに置
き換えることが考えられている。
に、負荷素子と電流源をゲート/ソース間を短絡した定
電流形F E TQLI 、 QL2およびQCSに置
き換えることが考えられている。
ところが、この場合、次の欠点がある。
■ 入力ハイレベル時にドライバFETのゲートに電流
が流れ込む、この流入する電流値が大きいと、配線の断
線やショットキ特性の劣化等信穎度上問題になる。
が流れ込む、この流入する電流値が大きいと、配線の断
線やショットキ特性の劣化等信穎度上問題になる。
■ 回路特性の素子特性依存性が大きく、素子特性のバ
ラツキに弱い。
ラツキに弱い。
そこで、この問題を解決するために、第10図のように
負荷のFETQLI、QL2の両端をダイオード01.
02でクランプすることが考えられ、安定な動作が可能
になった。
負荷のFETQLI、QL2の両端をダイオード01.
02でクランプすることが考えられ、安定な動作が可能
になった。
しかしながら、このダイオードでクランプする場合、新
な問題点が出た。それは、 ■ 出力ローレベルの温度特性が大きい。これは、出力
ローレベルがダイオードのI−V特性の順方向ON電圧
で決定されるためである。
な問題点が出た。それは、 ■ 出力ローレベルの温度特性が大きい。これは、出力
ローレベルがダイオードのI−V特性の順方向ON電圧
で決定されるためである。
■ ダイオードの接合容量が負荷となるため、AC特性
が悪い。
が悪い。
そこで、本発明は上記従来のFET差動回路の持つ欠点
を解決した差動回路を有する集積回路装置を実現するた
めになされたものであり、電圧利得を十分とれるととも
に、安定に動作する差動回路を有する集積回路装置を得
ようとするものである。
を解決した差動回路を有する集積回路装置を実現するた
めになされたものであり、電圧利得を十分とれるととも
に、安定に動作する差動回路を有する集積回路装置を得
ようとするものである。
本発明においては、集積回路装置に用いる差動回路の電
圧利得を大きくするために、負荷素子と電流源にゲート
/ソース間を短絡した定電流形FETを用いるとともに
、上記ダイオードのクランプの代りに、FETクランプ
を使うことを特徴としている。
圧利得を大きくするために、負荷素子と電流源にゲート
/ソース間を短絡した定電流形FETを用いるとともに
、上記ダイオードのクランプの代りに、FETクランプ
を使うことを特徴としている。
上記において、FETクランプを用いることは以下の意
義がある。
義がある。
Φ FETクランプはダイオードのように温度特性がで
ない。
ない。
■ ドレイン/ソース容量が負荷にはいるが、ダイオー
ドの接合容量に比較すると十分小さな容量であり、過渡
特性の悪化が十分防止できる。
ドの接合容量に比較すると十分小さな容量であり、過渡
特性の悪化が十分防止できる。
第1図に本発明に用いる差動増幅基本回路を示している
。差動増幅回路の負荷素子と電流源をゲート/ソース間
を短絡した定電流形F E TQLl、QL2およびQ
CSに置き換えることは先の第10図の場合と同様であ
り、対応部分に同一符号で指示している。そして、負荷
素子の定電流形F E TQLI。
。差動増幅回路の負荷素子と電流源をゲート/ソース間
を短絡した定電流形F E TQLl、QL2およびQ
CSに置き換えることは先の第10図の場合と同様であ
り、対応部分に同一符号で指示している。そして、負荷
素子の定電流形F E TQLI。
OL2のソース/ドレイン間にクランプ素子としてのF
ET (以下クランプFETと称する)のQCI。
ET (以下クランプFETと称する)のQCI。
QC2を設けている。このクランプFETは、ゲートを
一定の基準電位VGGに接続されたFETを定電圧源と
して動作させるものである。なお、この場合には、入力
INを差動対の一方の駆動FET旧のゲートに接続し、
他方の駆動FETQ2のゲートには適当な基準電圧V
R1!Pを印加して、出力OUT、反転出力OUTを得
ているが、入力INの反転信号を印加するようにしても
良い。
一定の基準電位VGGに接続されたFETを定電圧源と
して動作させるものである。なお、この場合には、入力
INを差動対の一方の駆動FET旧のゲートに接続し、
他方の駆動FETQ2のゲートには適当な基準電圧V
R1!Pを印加して、出力OUT、反転出力OUTを得
ているが、入力INの反転信号を印加するようにしても
良い。
ここで、F B TOCl、QC2の定電正形動作によ
り安定な回路動作を可能とする条件について考察する。
り安定な回路動作を可能とする条件について考察する。
この解析のために、第3図(A)にこの差動増幅回路の
部分回路を示しており、ここでは負荷FETをQL、ク
ランプFETをQC,駆動FETをQと指示している。
部分回路を示しており、ここでは負荷FETをQL、ク
ランプFETをQC,駆動FETをQと指示している。
また、第3図(B)にクランプFETのトランジスタQ
Cを、第3図(C)に駆動FETQLとクランプFET
QCの電圧対電流特性図を示している。
Cを、第3図(C)に駆動FETQLとクランプFET
QCの電圧対電流特性図を示している。
第3図(C)において、駆動FETQがONとなり、こ
の差動側に電流が流れる時について出力OUTと電源V
2O間の電圧差を横軸にとり、縦軸にFETQLおよび
QCのソース/ドレイン間の電流値■Lおよびlxを示
している。負荷素子としてのFETQLに流れる電流I
Lは、そのソースとゲートが共通に接続しているから、
駆動FETQがONとなり出力OUTの電圧が低下し、
電源と出力OUTの電圧差が増加する場合、図示の定電
流特性となる。一方、クランプFETQCは、そのゲー
トの電圧がVxに固定されているので、QCのしきい値
vth以上にゲート/ソース電圧が上昇する領域で急激
に電流が増大し定電圧特性領域が生じる。このF E
TQL。
の差動側に電流が流れる時について出力OUTと電源V
2O間の電圧差を横軸にとり、縦軸にFETQLおよび
QCのソース/ドレイン間の電流値■Lおよびlxを示
している。負荷素子としてのFETQLに流れる電流I
Lは、そのソースとゲートが共通に接続しているから、
駆動FETQがONとなり出力OUTの電圧が低下し、
電源と出力OUTの電圧差が増加する場合、図示の定電
流特性となる。一方、クランプFETQCは、そのゲー
トの電圧がVxに固定されているので、QCのしきい値
vth以上にゲート/ソース電圧が上昇する領域で急激
に電流が増大し定電圧特性領域が生じる。このF E
TQL。
QCの並列回路の電圧/電流特性は両者を合成した破線
のようになり、定電圧動作領域が現れる。そこで、図示
したようにこの差動対の電流源のICSがQL、QC並
列回路の定電圧領域に入っているならば、出力電圧、す
なわち出力ローレベルを電源からVDだけ低い値にクラ
ンプすることができることになる。しかし、例えばME
SFETの場合、ゲート/ソース電圧はゲートのショッ
トキ接合がONする電圧vPでゲート/ソース電圧制限
され、電流が飽和する。そのため、OL、QC並列回路
の定電圧特性領域はクランプFETQCのショットキの
ON電圧vFより低い側でしか実現できない、したがっ
て、第3図(A)の回路でクランプFETQCが機能す
るためには、 先ず IL<ICS ・
・・(1)でなければならない。
のようになり、定電圧動作領域が現れる。そこで、図示
したようにこの差動対の電流源のICSがQL、QC並
列回路の定電圧領域に入っているならば、出力電圧、す
なわち出力ローレベルを電源からVDだけ低い値にクラ
ンプすることができることになる。しかし、例えばME
SFETの場合、ゲート/ソース電圧はゲートのショッ
トキ接合がONする電圧vPでゲート/ソース電圧制限
され、電流が飽和する。そのため、OL、QC並列回路
の定電圧特性領域はクランプFETQCのショットキの
ON電圧vFより低い側でしか実現できない、したがっ
て、第3図(A)の回路でクランプFETQCが機能す
るためには、 先ず IL<ICS ・
・・(1)でなければならない。
次に、FETクランプのゲート/ソース電圧が最も高い
条件は、MESFETのゲートのショットキ接合のON
電圧VFであり、 IL + lx (VP) > IC5=(2)但し、
1. 、(VF)はFETクランプのMESFETのゲ
ートにショットキ接合のON電圧vFを印加した時にそ
のソース/ドレイン間を流れる電流である。この条件(
1)、 (2)で、Icsと合成特性曲線(定電圧領域
)の交点で出力レベルをクランプできる。
条件は、MESFETのゲートのショットキ接合のON
電圧VFであり、 IL + lx (VP) > IC5=(2)但し、
1. 、(VF)はFETクランプのMESFETのゲ
ートにショットキ接合のON電圧vFを印加した時にそ
のソース/ドレイン間を流れる電流である。この条件(
1)、 (2)で、Icsと合成特性曲線(定電圧領域
)の交点で出力レベルをクランプできる。
つまり、差動対の他方が完全に遮断し、この差動対に電
流源のIC3が全て流れる時、負荷FETQLの電流ル
は一定で、残りの電流はクランプFETQCを流れるよ
うになり、特性曲線の定電圧領域との交点のvOという
レベルで出力ローレベルがクランプされる。なお、前記
条件(1)、 (2)を満たすための調整は、差動増幅
回路の回路定数、例えば3つのFET(駆動FETQ、
負荷F E TQL、クランプFETQC)のゲート幅
を調整して行なうことができる。
流源のIC3が全て流れる時、負荷FETQLの電流ル
は一定で、残りの電流はクランプFETQCを流れるよ
うになり、特性曲線の定電圧領域との交点のvOという
レベルで出力ローレベルがクランプされる。なお、前記
条件(1)、 (2)を満たすための調整は、差動増幅
回路の回路定数、例えば3つのFET(駆動FETQ、
負荷F E TQL、クランプFETQC)のゲート幅
を調整して行なうことができる。
次に、第2図には本発明に用いる他の差動増幅回路を示
している。これは、第1図と同様な回路構成において、
負荷F E TQLl、OL2 、クランプFETQC
1,QC2、定電流源F E TQC5を同じ特性にし
て、ゲート幅のみを相違させた例である。そして、この
例では、負荷F E TQLl、OL2のゲート幅を札
、クランプF E TQCl、QC2のゲート幅をWc
。
している。これは、第1図と同様な回路構成において、
負荷F E TQLl、OL2 、クランプFETQC
1,QC2、定電流源F E TQC5を同じ特性にし
て、ゲート幅のみを相違させた例である。そして、この
例では、負荷F E TQLl、OL2のゲート幅を札
、クランプF E TQCl、QC2のゲート幅をWc
。
定電流源FETQC3のゲート幅をl1lcsとする時
、’lAc5 = ML + Wc
・・・(3)の条件にしている。この条件にす
ることにより、出力ローレベルをクランプFETQCの
ゲート電位VGGと同一のレベルにできる。
、’lAc5 = ML + Wc
・・・(3)の条件にしている。この条件にす
ることにより、出力ローレベルをクランプFETQCの
ゲート電位VGGと同一のレベルにできる。
以下にこの条件(3)を第4図の差動増幅回路の記号を
用いて解析する。ただし、駆動FETをO5,QR1負
荷FETをQL、QL 、クランプFETを口C9QC
1高位の電源をVDD 、低位の電源をVERと指示し
ている。
用いて解析する。ただし、駆動FETをO5,QR1負
荷FETをQL、QL 、クランプFETを口C9QC
1高位の電源をVDD 、低位の電源をVERと指示し
ている。
■ 出力ハイレベル
駆動FETQSまたはQRが完全にOFFすれば、OU
TはVDDレベルまで上昇する。
TはVDDレベルまで上昇する。
したがって、出力ハイレベルは
VOH−VDD
■ 出力ローレベル
駆動FETQSまたはQRが完全にOFF L、、Qc
s。
s。
OL、Qcが飽和動作しているものとすると、IL=k
L −ML −(−VthL) ”ここでQLとQca
は同一特性であるから、次のように書き換えることがで
きる。
L −ML −(−VthL) ”ここでQLとQca
は同一特性であるから、次のように書き換えることがで
きる。
ルーkcs −HL ・(−Vth cs)”クランプ
FETの電流は、 Ic=kc−1i1c ・(V GSC−V the)
”−kc−Wc ・(VGG−VoL −Vth c
)”電流源FETQcsの電流は、 Ics mk cs−Hcs ・(−V thcs)
”となる。
FETの電流は、 Ic=kc−1i1c ・(V GSC−V the)
”−kc−Wc ・(VGG−VoL −Vth c
)”電流源FETQcsの電流は、 Ics mk cs−Hcs ・(−V thcs)
”となる。
ただし、kL+k cs 、k cは各FETのに値、
11th L、Vth c、Vth csは各FETの
しきい値札Jc、騨Caは各FETのゲート幅とする。
11th L、Vth c、Vth csは各FETの
しきい値札Jc、騨Caは各FETのゲート幅とする。
I ca−ル+Icとおき、VOLで解(と、各トラン
ジスタのVth cs=Vth L =Vtt+ c
sW cs−W L −W cの条件に設定することに
すれば、出力ローレベルVOLは VOL −VGG −(4)
となる。
ジスタのVth cs=Vth L =Vtt+ c
sW cs−W L −W cの条件に設定することに
すれば、出力ローレベルVOLは VOL −VGG −(4)
となる。
即ち、負荷FETQL、クランプF E TQC,差動
回路の電流源FETQcaのに値、vthを等しくして
、負荷FETQLのゲート幅MLとクランプF E T
Qcのゲート幅Hcの和か差動増幅回路の電流源のゲー
ト幅−caと等しくなるように選ぶと、クランプFET
のゲートに与えた電圧vGGがそのまま現れることにな
る。
回路の電流源FETQcaのに値、vthを等しくして
、負荷FETQLのゲート幅MLとクランプF E T
Qcのゲート幅Hcの和か差動増幅回路の電流源のゲー
ト幅−caと等しくなるように選ぶと、クランプFET
のゲートに与えた電圧vGGがそのまま現れることにな
る。
以上、本発明に用いる差動増幅回路を示したが、第1図
と第2図の回路を組み合せることによって差動増幅回路
の動作の安定化が可能になる。すなわち、第2図の回路
において、駆動FETQ2のゲートの入力信号INの反
転信号を第1図のように基準電圧V R[!Fに置き換
え、基準電圧V R[f’およびクランプレベル(出力
ローレベル)VGG発生回路を設計する際、クランプF
E TQCl、QC2のデー14位VGGとV RI
EFとの温度変動、パラメータ変動等による変動δVG
G 、δV RIEPが、δVGG/2−δV RHF になるようにすれば、差動増幅回路のしきい値であるV
REF t−常にハイレベルのVDDとローレベルの
VGGの中央に置くことができ、ノイズマージンの低下
を防止して安定な動作をさせることが可能になる。
と第2図の回路を組み合せることによって差動増幅回路
の動作の安定化が可能になる。すなわち、第2図の回路
において、駆動FETQ2のゲートの入力信号INの反
転信号を第1図のように基準電圧V R[!Fに置き換
え、基準電圧V R[f’およびクランプレベル(出力
ローレベル)VGG発生回路を設計する際、クランプF
E TQCl、QC2のデー14位VGGとV RI
EFとの温度変動、パラメータ変動等による変動δVG
G 、δV RIEPが、δVGG/2−δV RHF になるようにすれば、差動増幅回路のしきい値であるV
REF t−常にハイレベルのVDDとローレベルの
VGGの中央に置くことができ、ノイズマージンの低下
を防止して安定な動作をさせることが可能になる。
また、上記構成例の他、従来のCML (カレントモー
ドロジック)同様の論理構成が可能であり、2人力18
1.1N2の場合についてその回路例(NOR回路)を
第5図(A)、 (B)に示してあり、第1図、第2
図と対応部分に同一符号または〔′〕付符号で指示して
いる。さらに、このように駆動FETQ1.Q1’・・
・を並列に配置したNOR構成の他に、シリーズゲート
構成とすることもできる。
ドロジック)同様の論理構成が可能であり、2人力18
1.1N2の場合についてその回路例(NOR回路)を
第5図(A)、 (B)に示してあり、第1図、第2
図と対応部分に同一符号または〔′〕付符号で指示して
いる。さらに、このように駆動FETQ1.Q1’・・
・を並列に配置したNOR構成の他に、シリーズゲート
構成とすることもできる。
次に本発明の実施例について説明する。
第6図は上述の差動増幅回路を用いて構成したSi基板
を用いたECLレベルをGaAsD CF L (ダイ
レクト・カップルド・FET・ロジック)レベルに変換
する集積回路装置である。
を用いたECLレベルをGaAsD CF L (ダイ
レクト・カップルド・FET・ロジック)レベルに変換
する集積回路装置である。
GaAsのDCFLにおいては、論理の基準電圧にVs
sを用いているのでVssが変動すると内部論理が変っ
てしまう、一方、5iECLではVssを論理の基準と
していないので、Vssが変動しても内部の論理が変る
ことはない。
sを用いているのでVssが変動すると内部論理が変っ
てしまう、一方、5iECLではVssを論理の基準と
していないので、Vssが変動しても内部の論理が変る
ことはない。
例えば、
5iECLでは
「)l」レベルは −0,5または−〇、8v「L」レ
ベルは −1,8V GaAsD CF Lでは VDD = O,VER−−3,6V 、 Vss
−−2,OVである。
ベルは −1,8V GaAsD CF Lでは VDD = O,VER−−3,6V 、 Vss
−−2,OVである。
そこで、St集積回路とDCFLを接続する場合、変換
回路を設けて、Vssレベルに依存しないSlのECL
のローレベルをVssと一対一に対応するようにして完
全なインターフェースを取れるようにすることが必要と
なる。その変換回路を上述の改良された差動増幅回路を
用いて実現したのが第6図の集積回路装置であって、(
1)がSiのECLであり、(If)が改良された差動
増幅回路を用いた変換回路である。また、(III)が
GaAsD CF L内部回路であり、その一部として
負荷のGaAsFET QLLと駆動FETQDが示さ
れている。 Pl、P2と指示するのは5iECLの出
力端子であり、差動入力INとその反転信号INNパー
いは基準電圧VFREが出力し、変換回路(II)の入
力回路のF E Ta1lおよびQi2のゲートに印加
される。この入力回路はFETQilおよびQi2 、
レベルシフトダイオードSD1および鰺SD2、電流源
のQjlおよびQj2からなり、入力信号はダイオード
501およびSO2でレベルシフトして前記した実施例
と同様な差動増幅回路の駆動FETQIおよびQ2のゲ
ートに加わる。
回路を設けて、Vssレベルに依存しないSlのECL
のローレベルをVssと一対一に対応するようにして完
全なインターフェースを取れるようにすることが必要と
なる。その変換回路を上述の改良された差動増幅回路を
用いて実現したのが第6図の集積回路装置であって、(
1)がSiのECLであり、(If)が改良された差動
増幅回路を用いた変換回路である。また、(III)が
GaAsD CF L内部回路であり、その一部として
負荷のGaAsFET QLLと駆動FETQDが示さ
れている。 Pl、P2と指示するのは5iECLの出
力端子であり、差動入力INとその反転信号INNパー
いは基準電圧VFREが出力し、変換回路(II)の入
力回路のF E Ta1lおよびQi2のゲートに印加
される。この入力回路はFETQilおよびQi2 、
レベルシフトダイオードSD1および鰺SD2、電流源
のQjlおよびQj2からなり、入力信号はダイオード
501およびSO2でレベルシフトして前記した実施例
と同様な差動増幅回路の駆動FETQIおよびQ2のゲ
ートに加わる。
この差動増幅回路のPUTクランプのQCIおよびQC
2のゲートの基準電圧にVss (DCFLのVss
)を印加している。
2のゲートの基準電圧にVss (DCFLのVss
)を印加している。
差動増幅回路を通過した信号レベルはハイレベルはVD
Dまで上昇する。一方、ローレベルはQCI、QC2の
ゲートに加わるVssと差動増幅回路各FETの回路定
数で決るレベルで決定される成るレベルにクランプされ
て出力する。そこで、適当に回路定数を決定してやり出
力ローレベルがVssでクランプされるようにすれば5
iECLレベルでDCFLを駆動することができる。そ
の条件として、先に第2図に関して示した上記(3)式
の条件を満たすように、 電流源FETのゲート幅(Wcs)−負荷FETのゲー
ト幅とクランプFETのゲート幅の和(WL + Wc
)とすれば良い。例えば、WL+Wc−Wc5 =10
+lO−20、或いは15+ 5−20等とすれば良い
。
Dまで上昇する。一方、ローレベルはQCI、QC2の
ゲートに加わるVssと差動増幅回路各FETの回路定
数で決るレベルで決定される成るレベルにクランプされ
て出力する。そこで、適当に回路定数を決定してやり出
力ローレベルがVssでクランプされるようにすれば5
iECLレベルでDCFLを駆動することができる。そ
の条件として、先に第2図に関して示した上記(3)式
の条件を満たすように、 電流源FETのゲート幅(Wcs)−負荷FETのゲー
ト幅とクランプFETのゲート幅の和(WL + Wc
)とすれば良い。例えば、WL+Wc−Wc5 =10
+lO−20、或いは15+ 5−20等とすれば良い
。
次に、本発明の他の実施例を第7図に示している。これ
は、5iECLレベルをGaAsB F L (バッフ
ァド・FET・ロジック)レベルに変換する回路である
。各部の符号は先の第6図と同じ部分に同一符号を付し
ている。これは、先の第6図のDCFLレベルへの変換
回路(II)と同じ回路にレベルシフト回路(IV)
(GaAsB F L内部回路のレベルシフト回路と
同じ回路)を付加してなる変換回路(n )を用いて
いる。ここでは、GaAsBFL内部回路の一部として
負荷F E TQLLL、駆動FETQDDなるゲート
回路と、その出力レベルを変換するところのFIETQ
SS、ダイオードDSS、電流源FETQSLからなる
レベルシフト回路を代表的に示している。このように、
BFLはDCFLの出力にレベルシフト回路を付加した
点が相違するものであり、DCFLでは駆動FETのv
thが(+)でないと入力にローレベルを加えた時にス
イッチングできないが、BFLでは駆動FETのvth
が(−)でもバッファでレベルシフトを行なうためスイ
ッチングができる。これはGaAs I Gではvth
が(−)の方が製造し易いことから有利である。動作上
の違いは、DCFLでは駆動FETがONL、たらその
出力はVOL−Vssまで下がる。一方、BFLも駆動
FETがONすると、バッファの前段のレベルがνSS
まで下がる。しかし、駆動FETのしきい値vthは(
−)だから、そ(7)FETをOFFするためには、レ
ベルシフト回路を通して、ローレベルを駆動FETのし
きい値vthより(−)になるようにしてOFFさせる
ようにしている。
は、5iECLレベルをGaAsB F L (バッフ
ァド・FET・ロジック)レベルに変換する回路である
。各部の符号は先の第6図と同じ部分に同一符号を付し
ている。これは、先の第6図のDCFLレベルへの変換
回路(II)と同じ回路にレベルシフト回路(IV)
(GaAsB F L内部回路のレベルシフト回路と
同じ回路)を付加してなる変換回路(n )を用いて
いる。ここでは、GaAsBFL内部回路の一部として
負荷F E TQLLL、駆動FETQDDなるゲート
回路と、その出力レベルを変換するところのFIETQ
SS、ダイオードDSS、電流源FETQSLからなる
レベルシフト回路を代表的に示している。このように、
BFLはDCFLの出力にレベルシフト回路を付加した
点が相違するものであり、DCFLでは駆動FETのv
thが(+)でないと入力にローレベルを加えた時にス
イッチングできないが、BFLでは駆動FETのvth
が(−)でもバッファでレベルシフトを行なうためスイ
ッチングができる。これはGaAs I Gではvth
が(−)の方が製造し易いことから有利である。動作上
の違いは、DCFLでは駆動FETがONL、たらその
出力はVOL−Vssまで下がる。一方、BFLも駆動
FETがONすると、バッファの前段のレベルがνSS
まで下がる。しかし、駆動FETのしきい値vthは(
−)だから、そ(7)FETをOFFするためには、レ
ベルシフト回路を通して、ローレベルを駆動FETのし
きい値vthより(−)になるようにしてOFFさせる
ようにしている。
したがって、第7図のように変換回路(n)によって、
出力ローレベルをVssにクランプして出力し、これを
(IV)のレベルシフト回路でBFLの駆動FET (
Lきい値vthは(−))をOFFするようにローレベ
ルを駆動FETのしきい値vthより(−)になるよう
にして0FF)になるようにOFFさせている。
出力ローレベルをVssにクランプして出力し、これを
(IV)のレベルシフト回路でBFLの駆動FET (
Lきい値vthは(−))をOFFするようにローレベ
ルを駆動FETのしきい値vthより(−)になるよう
にして0FF)になるようにOFFさせている。
本発明によれば、S積回路装置に用いる差動増幅回路に
おいて、定電圧形FETにより、従来のダイオードクラ
ンプと同様な動作をさせることができる。そして、ダイ
オードクランプ形差動増幅回路で問題となった温度特性
と、AC特性の劣化は下記の理由で改善される。
おいて、定電圧形FETにより、従来のダイオードクラ
ンプと同様な動作をさせることができる。そして、ダイ
オードクランプ形差動増幅回路で問題となった温度特性
と、AC特性の劣化は下記の理由で改善される。
■ 温度特性
FETレベルクランプを使用したため、ダイオードの温
度特性の影響を受けない。そればかりか、定電流源FE
TとFETレベルクランプのI−V曲線の温度特性は全
く同一であるため、クランプレベルの温度特性はキャン
セルされる利点がある。
度特性の影響を受けない。そればかりか、定電流源FE
TとFETレベルクランプのI−V曲線の温度特性は全
く同一であるため、クランプレベルの温度特性はキャン
セルされる利点がある。
■ACAC
特性Tのドレイ間容量−ス間容量、ゲートルソース間容
量は、ダイオードに比較して非常に小さいためAC特性
の劣化を小さくできる。
量は、ダイオードに比較して非常に小さいためAC特性
の劣化を小さくできる。
第1図は本発明に用いる差動増幅回路を示す回路図、
第2図は本発明に用いる他の差動増幅回路を示す回路図
、 第3図(A)〜(C)は本発明に用いる差動増幅回路の
解析説明図、 第4図は本発明に用いる差動増幅回路において、出力ロ
ーレベルをVGGにクランプすることの解析に用いた回
路図 第5図(A)、 (B)は本発明に用いる差動増幅回
路を従来のCML同様の論理構成に適用した差動増幅回
路の回路図、 第6図および、第7図はそれぞれ本発明の実施例の5i
ECLレベルをGaAsD F CLレベルおよびBF
Lレベルに変換する回路図、 第8図〜第10図はそれぞれ従来の差動増幅回路の回路
図である。 QL、QLl、QL2・・・負荷FETQC,QCI、
QC2・・・クランプFETQC3・・・電流源FET Q1劃2・・・駆動FET VREF・・・差動回路の基準電圧 VGG・・・クランプFETのゲート電位VDD・・・
高位の電源(電圧) VBE・・・低位の電源(電圧) 特許出願人 富 士 通 株式会社 代理人 弁理士 玉 蟲 久五部 (外1名) 本発明に用いる差動回路の基本回路 路 1 図 本発明に用いる他の差動増幅回路 第 2 図 解析用回路図 第 4 図 本発明に用いる差動増幅回路の更に他の構成例語 5
図 従来例10回路図 第 8 @ 従来例20回路図 第 9 @ 従来例6の回路図 第 10 図
、 第3図(A)〜(C)は本発明に用いる差動増幅回路の
解析説明図、 第4図は本発明に用いる差動増幅回路において、出力ロ
ーレベルをVGGにクランプすることの解析に用いた回
路図 第5図(A)、 (B)は本発明に用いる差動増幅回
路を従来のCML同様の論理構成に適用した差動増幅回
路の回路図、 第6図および、第7図はそれぞれ本発明の実施例の5i
ECLレベルをGaAsD F CLレベルおよびBF
Lレベルに変換する回路図、 第8図〜第10図はそれぞれ従来の差動増幅回路の回路
図である。 QL、QLl、QL2・・・負荷FETQC,QCI、
QC2・・・クランプFETQC3・・・電流源FET Q1劃2・・・駆動FET VREF・・・差動回路の基準電圧 VGG・・・クランプFETのゲート電位VDD・・・
高位の電源(電圧) VBE・・・低位の電源(電圧) 特許出願人 富 士 通 株式会社 代理人 弁理士 玉 蟲 久五部 (外1名) 本発明に用いる差動回路の基本回路 路 1 図 本発明に用いる他の差動増幅回路 第 2 図 解析用回路図 第 4 図 本発明に用いる差動増幅回路の更に他の構成例語 5
図 従来例10回路図 第 8 @ 従来例20回路図 第 9 @ 従来例6の回路図 第 10 図
Claims (1)
- 【特許請求の範囲】 1、高電源(VDD)と、 低電源(VEE)と、 それらの中間の中間電源(Vss)と、 入力端子と、 該入力端子に接続された変換回路と、 該高電源と中間電源の間に設けられ、負荷と駆動FET
を直列に設けてなり、該変換回路の出力が該駆動FET
のゲートに接続された内部回路とを有し、 該変換回路が、 それぞれゲートに入力端子が接続され、ソースが共通接
続された第1、第2の駆動FETと、該第1、第2の駆
動FETの共通ソースと低電源間に設けられた定電流F
ETと、 該第1、第2の駆動FETのそれぞれのドレインと高電
源間にそれぞれ設けられた負荷回路と、該第1、第2の
駆動FETのドレインに接続された出力端子とを有し、 該負荷回路は、 ドレインが該高電源に接続され、ゲートとソースが短絡
されて該第1または第2の駆動FETのドレインに接続
された第1の負荷FETと、ドレインが該高電源に接続
され、ソースが該第1または第2の駆動FETのドレイ
ンに接続され、ゲートに該中間電源が印加された第2の
負荷FETとを有する ことを特徴とする集積回路装置。 2、前記第1、第2の負荷FETのゲート幅の和が前記
定電流FETのゲート幅と等しいことを特徴とする特許
請求の範囲第1項記載の集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62227218A JPS63158904A (ja) | 1987-09-10 | 1987-09-10 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62227218A JPS63158904A (ja) | 1987-09-10 | 1987-09-10 | 集積回路装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61216755A Division JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63158904A true JPS63158904A (ja) | 1988-07-01 |
Family
ID=16857347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62227218A Pending JPS63158904A (ja) | 1987-09-10 | 1987-09-10 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63158904A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730402A (ja) * | 1992-02-14 | 1995-01-31 | Internatl Business Mach Corp <Ibm> | 電圧レベル変換回路 |
JPH07142942A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 差動増幅器 |
WO1996004714A1 (fr) * | 1994-08-02 | 1996-02-15 | Hitachi, Ltd. | Circuit convertisseur de niveaux |
JP2006245844A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Instruments Inc | オペアンプ |
-
1987
- 1987-09-10 JP JP62227218A patent/JPS63158904A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730402A (ja) * | 1992-02-14 | 1995-01-31 | Internatl Business Mach Corp <Ibm> | 電圧レベル変換回路 |
JPH07142942A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 差動増幅器 |
WO1996004714A1 (fr) * | 1994-08-02 | 1996-02-15 | Hitachi, Ltd. | Circuit convertisseur de niveaux |
JP2006245844A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Instruments Inc | オペアンプ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5034629A (en) | Output control circuit for reducing through current in CMOS output buffer | |
US4412139A (en) | Integrated MOS driver stage with a large output signal ratio | |
JP2559032B2 (ja) | 差動増幅回路 | |
JP3085803B2 (ja) | 差動電流源回路 | |
US5051626A (en) | Buffer circuit for logic level conversion | |
JPS63158904A (ja) | 集積回路装置 | |
JPH05243972A (ja) | 化合物半導体集積回路装置 | |
US5091663A (en) | Mesfet differential amplifier | |
JPH09261038A (ja) | 論理回路 | |
US5864228A (en) | Current mirror current source with current shunting circuit | |
JPH04150316A (ja) | 電界効果トランジスタ回路 | |
US6100753A (en) | Bias stabilization circuit | |
US5180936A (en) | High speed logic circuit | |
JP3855810B2 (ja) | 差動増幅回路 | |
JPH01162016A (ja) | 電界効果トランジスタ負荷回路 | |
US5087836A (en) | Electronic circuit including a parallel combination of an E-FET and a D-FET | |
JP3249293B2 (ja) | 半導体集積回路 | |
JPH04278719A (ja) | ソース電極結合形論理回路 | |
US4975631A (en) | Constant current source circuit | |
JPH02177724A (ja) | 出力バッファ回路 | |
JPH0271612A (ja) | 改良した能動電流源を有する半導体論理回路 | |
JPS6160013A (ja) | 論理回路 | |
JPH01202024A (ja) | 論理回路 | |
JPH0276413A (ja) | 改良した能動電流源を有する半導体論理回路 | |
JPH02166828A (ja) | 半導体回路 |