JPS6371759A - Direct memory access device - Google Patents
Direct memory access deviceInfo
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- JPS6371759A JPS6371759A JP61216726A JP21672686A JPS6371759A JP S6371759 A JPS6371759 A JP S6371759A JP 61216726 A JP61216726 A JP 61216726A JP 21672686 A JP21672686 A JP 21672686A JP S6371759 A JPS6371759 A JP S6371759A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は、ダイナミック型ランダムアクセスメモリをメ
モリアクセスするダイナミックメモリアクセス装R(以
下DMA装置と略す)に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a dynamic memory access device R (hereinafter abbreviated as DMA device) that accesses a dynamic random access memory.
第3図は従来のDMA装置のメモリアクセス方式を示す
ブロック図であり、図のように、データ処理を行う中央
演算装置(以下、CPUと略記する)12、データを保
持するダイナミック型ランダムアクセスメモリ(以下、
DRAMと略記する)16、CPU12からのアドレス
信号(以下、Aoと略記する) 1を行アドレス信号(
以下、RAと略記する)18と列アドレス信号(以下、
CAと略記する)19に時分割してDRAMに出力する
マルチプレックス回路(以下MPXと略記する)、CP
U12のコマンド信号(以下、COMと略記する)17
に併せてDRAM内部にRAを保持するための行アドレ
スストローブパルス(以下、RASと略記する)6と、
CAを保持するための列アドレスストローブパルス(以
下、CASと略記する)7の2つのパルスを発生するタ
イミングロジック回路(以下、TLOGと略記する)1
1、DRAMの内容を維持するためのりフリフシュ信号
(以下、REFと略記する)8を発生するリフレッシュ
回路13とからなる構成によりデータ20がCPUとD
RAMの間でやりとりされ、維持される。FIG. 3 is a block diagram showing a memory access method of a conventional DMA device. As shown in the figure, a central processing unit (hereinafter abbreviated as CPU) 12 performs data processing, and a dynamic random access memory stores data. (below,
(abbreviated as DRAM) 16, address signal from CPU 12 (hereinafter abbreviated as Ao) 1, row address signal (abbreviated as Ao) 1
(hereinafter abbreviated as RA) 18 and a column address signal (hereinafter referred to as
A multiplex circuit (hereinafter abbreviated as MPX) that time-divisionally outputs data to DRAM (hereinafter abbreviated as MPX), CP
U12 command signal (hereinafter abbreviated as COM) 17
a row address strobe pulse (hereinafter abbreviated as RAS) 6 for holding RA inside the DRAM,
A timing logic circuit (hereinafter abbreviated as TLOG) 1 that generates two pulses of a column address strobe pulse (hereinafter abbreviated as CAS) 7 for holding CA;
1. The configuration includes a refresh circuit 13 that generates a refresh signal (hereinafter abbreviated as REF) 8 to maintain the contents of the DRAM, so that the data 20 is transferred between the CPU and the DRAM.
It is communicated to and maintained in RAM.
第5図がこの時のアドレス選択動作波形図であり、CP
U12からのAILとC0M17に併せて、Aolを時
分割したRA18とCA19がマルチプレックス時間(
以下、t、□と略記)22遅延して、RAS6の立下り
でRA18が、CAS7の立下りでCA19がDRAM
16内部にランチされ、アドレス選択が行われる。FIG. 5 is a waveform diagram of address selection operation at this time, and CP
In addition to AIL and C0M17 from U12, RA18 and CA19, which are time-divided Aol, are used for multiplex time (
(hereinafter abbreviated as t, □) After a delay of 22, RA18 is activated at the falling edge of RAS6, and CA19 is activated at the falling edge of CAS7.
16 and address selection is performed.
次に動作について説明する。DRAM16のひとつのメ
モリセルを選択するには、CPU12からのAoを時分
割し、行を選択するためのRAI8と列を選択するため
のCA1902つの信号にして第5図に示すようにTL
OGIIより出力されたRAS6の立下りでRA18を
、CAS7の立下りでCA19をDRAM内部内にラン
チすることで行われる。このRA18からCA19に変
わるまでのt工、22の分だけRA18よりCA19が
遅延してDRAM16に入力される。CPU12からD
RAM16にアクセスがかかると、アドレス番地ごとに
RAS6とCAS7が発生してアドレスが選択され、デ
ータ20の読み出し。Next, the operation will be explained. To select one memory cell of the DRAM 16, Ao from the CPU 12 is time-divided and converted into two signals, RAI8 for selecting a row and CA190 for selecting a column, as shown in FIG.
This is done by launching RA18 into the DRAM at the falling edge of RAS6 output from OGII, and launching CA19 into the DRAM at the falling edge of CAS7. CA19 is inputted to DRAM 16 with a delay from RA18 by 22 t hours until the change from RA18 to CA19. CPU12 to D
When the RAM 16 is accessed, RAS6 and CAS7 are generated for each address, the address is selected, and the data 20 is read.
書き込みが行われる。Writing is performed.
従来のダイレクトメモリアクセス装置によるメモリアク
セスは以上のように行われるので、RASとCASの信
号は、同一行での列アドレス選択の場合、RASの発生
が重複動作となり、t、□及びCAが発生されている時
間の分が全体のアクセスタイム削減の制服となるなどの
問題点があった。Memory access by a conventional direct memory access device is performed as described above, so when the RAS and CAS signals are selected for a column address in the same row, the generation of RAS becomes an overlapping operation, and t, □, and CA occur. There were problems such as the amount of time spent on access was reduced to the overall access time.
本発明は、上記のような問題点を解消するためになされ
たもので、DRAMのアクセスタイムを削減することが
できるダイレクトメモリアクセス装置を得ることを目的
とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a direct memory access device that can reduce DRAM access time.
この発明に係るダイレクトメモリアクセス装置は該DM
A装置が備えたCPUから送り出されるアドレス信号を
格納する現アドレスバッファと、そのひとつ前のアドレ
ス信号を格納する前アドレスバッファと、上記現アドレ
スバッファと前アドレスバッファのアドレス内容を比較
し行アドレスが同じ場合にはRAS信号を固定し、CA
S信号のみ出力するようにタイミングロジック回路を制
御する信号を発生するアドレス比較器とを備えたもので
ある。The direct memory access device according to the present invention includes the DM
The current address buffer that stores the address signal sent from the CPU of device A and the previous address buffer that stores the previous address signal are compared, and the row address is determined by comparing the address contents of the current address buffer and the previous address buffer. In the same case, the RAS signal is fixed and the CA
The address comparator generates a signal for controlling the timing logic circuit so as to output only the S signal.
本発明においては、タイミングロジック回路がアドレス
比較器が出力する信号に従って同一行アドレスの場合、
CASのみを出力することにより、RASの発生時間及
びt 5ku11の分、アクセスタイムを削減すること
ができる。In the present invention, if the timing logic circuit has the same row address according to the signal output by the address comparator,
By outputting only the CAS, the access time can be reduced by the RAS generation time and t5ku11.
第1図は、本発明の一実施例を示すブロック図であり、
図に示すようにCPU12からのAolを格納する現ア
ドレスバッファ8とひとつ前のAolを格納する前アド
レスバッファ9の2つのバッファに格納されたA、1を
比較する比較器10、比較器10からの比較結果4とC
0M17により、RAS6.CAS7及びリフリッシェ
信号25発生のためのトリガ信号5を発生するTLOG
IIから構成される。FIG. 1 is a block diagram showing one embodiment of the present invention,
As shown in the figure, from a comparator 10 that compares A and 1 stored in two buffers: the current address buffer 8 that stores Aol from the CPU 12 and the previous address buffer 9 that stores the previous Aol. Comparison result of 4 and C
By 0M17, RAS6. TLOG that generates trigger signal 5 for generating CAS 7 and refresher signal 25
Consists of II.
第4図は本実施例によるアドレス選択動作波形図であり
、比較器lOの比較結果4におい十行アドレスが同一の
場合、RAS6が固定して出力され、RA18がDRA
M内部に固定され、CAS7が繰り返し出力され、CA
19が順次DRAM内部にラッチされ、アドレス選択が
行われる。FIG. 4 is an address selection operation waveform diagram according to this embodiment. If the ten row addresses are the same in comparison result 4 of comparator IO, RAS6 is fixed and output, and RA18 is output as DRA.
Fixed inside M, CAS7 is repeatedly output, CA
19 are sequentially latched inside the DRAM, and address selection is performed.
次に動作について説明する。第1図に示すブロック図に
おいて、CPU12からのA、lはまず現アドレス4に
格納される0次のAolが入力すると現アドレスバッフ
ァ8内のAolは前アドレスバッファ9に移され、この
時現アドレスバッファ8内と前アドレスバッファ9内の
A、が比較器10によって比較され、同一行アドレス、
非同−行アドレスの判別をし、その比較結果4がTLO
Gllに送られる。TLOGI 1では、この比較結果
の信号4とCPU12からのC0M17をもとにして、
RAS6及びCAS 7、更にREF8発生のためのト
リガ信号5を生成する。ここで比較信号4が同一行アド
レスを意味する場合、第4図に示すようにRAS6は固
定され、行アドレスを保持したまま、CAS7のみを順
次繰り返し出力し、CA19のみDRAM内部にラッチ
される。Next, the operation will be explained. In the block diagram shown in FIG. 1, when Aol from the CPU 12 is first inputted with the 0th order Aol stored at the current address 4, Aol in the current address buffer 8 is moved to the previous address buffer 9, and at this time the current A in the address buffer 8 and A in the previous address buffer 9 are compared by the comparator 10, and the same row address,
Distinguish non-same row addresses, and the comparison result 4 is the TLO
Sent to Gll. In TLOGI 1, based on signal 4 of this comparison result and C0M17 from CPU 12,
A trigger signal 5 for generating RAS6 and CAS7 as well as REF8 is generated. If the comparison signal 4 indicates the same row address, RAS6 is fixed as shown in FIG. 4, and only CAS7 is sequentially and repeatedly outputted while holding the row address, and only CA19 is latched inside the DRAM.
この結果、第5図に示す従来のアドレス選択の場合に比
べて、第4図に示すように本実施例でのアドレス信号で
は、2番目以降のアドレス選択では、tlI□22とR
A18の発生している時間を足した時間23が削減され
る。As a result, compared to the conventional address selection shown in FIG. 5, in the address signal of this embodiment, as shown in FIG.
Time 23, which is the sum of the time during which A18 occurs, is reduced.
なお、第2図は枠で囲んだ回路24をワンチップ化し、
DRAMアクセス機能を持ったCPUを構成した本発明
の他の実施例を示し、この例では、タイミング設計が難
しいTLOG回路の設計を簡易にできると同時に、実装
密度を高めることが出来る。In addition, in Fig. 2, the circuit 24 surrounded by a frame is made into one chip,
Another embodiment of the present invention is shown in which a CPU having a DRAM access function is configured. In this example, the design of a TLOG circuit whose timing is difficult can be simplified, and at the same time, the packaging density can be increased.
また、本発明回路はCPU以外のDMAに関する素子に
組み込んでもよく本実施例と同様の効果を奏する。Further, the circuit of the present invention may be incorporated into a DMA-related element other than the CPU, and the same effects as in this embodiment can be obtained.
以上のように、この発明によれば、DMA装置において
CPUから送り出されるアドレス信号を格納する現アド
レスバッファと、そのひとつ前のアドレス信号を格納す
る前アドレスバッファと、上記2つのアドレスバッファ
のアドレス内容を比較し、行アドレスが同じである場合
にRAS信号を固定し、CAS信号のみを出力するよう
にタイミングロジック回路を制御する信号を発生するア
ドレス比較器とを備え、同一行のアドレスをアクセスす
る場合のアクセスタイムを削減するように構成したから
、DRAMへのデータアクセスのスピードアップが図れ
、計算機などメモリアクセスに時間が取られていた種々
の装置の実行効率を向上できる効果がある。As described above, according to the present invention, in a DMA device, there is a current address buffer that stores the address signal sent from the CPU, a previous address buffer that stores the previous address signal, and the address contents of the two address buffers. and an address comparator that generates a signal that controls the timing logic circuit to fix the RAS signal and output only the CAS signal when the row addresses are the same, and accesses the address of the same row. Since the structure is configured to reduce the access time in the case of a computer, data access to the DRAM can be speeded up, and the execution efficiency of various devices such as computers, which take time to access memory, can be improved.
第1図は本発明の一実施例によるダイレクトメモリアク
セス装置の主要部の構成を示すブロック図、第2図は本
発明の他の実施例によるワンチップ化されたダイレクト
メモリアクセス装置を示すブロック図、第3図は従来の
ダイレクトメモリアクセス装置を示すブロック図、第4
図は本発明のダイレクトメモリアクセス装置によるアド
レス選択動作波形図、第5図は従来のダイレクトメモリ
アクセス装置によるアドレス選択動作波形図である。
1はアドレス信号、2は現アドレス信号、3は前アドレ
ス信号、4は比較結果信号、5はリフレッシュ信号トリ
ガ、6は行アドレスストローブ信号、7は列アドレスス
トローブ信号、8は現アドレスバッファ、9は前アドレ
スバッファ、10はアドレス比較器、11はタイミング
ロジック回路、12はCPU、13はリフレッシュ信号
発生回路、14は本発明のタイミングロジック回路、1
5はマルチプレクサ、16はDRAM、17はコマンド
信号、18は行アドレス信号、19は列アドレス信号、
20はデータ、21はDRAMアドレス信号、22はマ
ルチプレクス時間、23はマルチプレクス時間十列アド
レス時間、24はワンチップを示す。
なお図中同一符号は同−又は相当部分を示す。
第1図
第2図
ツム
24;クンチック。
第3図FIG. 1 is a block diagram showing the configuration of the main parts of a direct memory access device according to one embodiment of the present invention, and FIG. 2 is a block diagram showing a one-chip direct memory access device according to another embodiment of the present invention. , FIG. 3 is a block diagram showing a conventional direct memory access device, and FIG. 4 is a block diagram showing a conventional direct memory access device.
FIG. 5 is a waveform diagram of address selection operation by the direct memory access device of the present invention, and FIG. 5 is a waveform diagram of address selection operation by the conventional direct memory access device. 1 is an address signal, 2 is a current address signal, 3 is a previous address signal, 4 is a comparison result signal, 5 is a refresh signal trigger, 6 is a row address strobe signal, 7 is a column address strobe signal, 8 is a current address buffer, 9 10 is a previous address buffer, 10 is an address comparator, 11 is a timing logic circuit, 12 is a CPU, 13 is a refresh signal generation circuit, 14 is a timing logic circuit of the present invention, 1
5 is a multiplexer, 16 is a DRAM, 17 is a command signal, 18 is a row address signal, 19 is a column address signal,
20 is data, 21 is a DRAM address signal, 22 is multiplex time, 23 is multiplex time/column address time, and 24 is one chip. Note that the same reference numerals in the figures indicate the same or equivalent parts. Figure 1 Figure 2 Tsum 24; Kunchik. Figure 3
Claims (3)
と、 該アドレス信号を行アドレス信号と列アドレス信号とに
時分割するマルチプレックス回路と、該コマンド信号に
基づいてRAS信号とCAS信号とを発生するタイミン
グロジック回路とを備え、 上記RAS信号とCAS信号のタイミングに従って上記
行アドレス信号と列アドレス信号とを時分割でダイナミ
ックRAMにラッチさせることにより該DRAMをメモ
リアクセスするダイレクトメモリアクセス(以下DMA
と記す)DMA装置において、 上記CPUから送り出されるアドレス信号を格納する現
アドレスバッファと、 そのひとつ前のアドレス信号を格納する前アドレスバッ
ファと、 上記現アドレスバッファと前アドレスバッファのアドレ
ス内容を比較し、行アドレスが同一の場合に上記タイミ
ングロジック回路に対してRAS信号を固定し、CAS
信号のみを出力するように指示する信号を出力するアド
レス比較器とを備えたことを特徴とするDMA装置。(1) CPU that outputs address signals and command signals
a multiplex circuit that time-divides the address signal into a row address signal and a column address signal, and a timing logic circuit that generates a RAS signal and a CAS signal based on the command signal, Direct memory access (hereinafter referred to as DMA) accesses the DRAM by latching the row address signal and column address signal in a dynamic RAM in a time-sharing manner according to the signal timing.
In the DMA device, the current address buffer stores the address signal sent from the CPU, and the previous address buffer stores the previous address signal, and the address contents of the current address buffer and the previous address buffer are compared. , fix the RAS signal to the timing logic circuit when the row addresses are the same, and
1. A DMA device comprising: an address comparator that outputs a signal instructing to output only a signal.
持させるリフレッシュ機能回路を有することを特徴とす
る特許請求の範囲第1項記載のDMA装置。(2) The DMA device according to claim 1, wherein the DMA device has a refresh function circuit for retaining the memory contents of the DRAM.
ことを特徴とする特許請求の範囲第1項又は第2項記載
のDMA装置。(3) The DMA device according to claim 1 or 2, wherein the DMA device is a one-chip device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216726A JPS6371759A (en) | 1986-09-12 | 1986-09-12 | Direct memory access device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216726A JPS6371759A (en) | 1986-09-12 | 1986-09-12 | Direct memory access device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6371759A true JPS6371759A (en) | 1988-04-01 |
Family
ID=16692960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61216726A Pending JPS6371759A (en) | 1986-09-12 | 1986-09-12 | Direct memory access device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6371759A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0357414A (en) * | 1989-07-26 | 1991-03-12 | Shiroki Corp | Hip support mechanism |
JPH0363747A (en) * | 1989-08-01 | 1991-03-19 | Sharp Corp | Dma device |
-
1986
- 1986-09-12 JP JP61216726A patent/JPS6371759A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0357414A (en) * | 1989-07-26 | 1991-03-12 | Shiroki Corp | Hip support mechanism |
JPH0363747A (en) * | 1989-08-01 | 1991-03-19 | Sharp Corp | Dma device |
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