JPS6371759A - Direct memory access device - Google Patents
Direct memory access deviceInfo
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- JPS6371759A JPS6371759A JP61216726A JP21672686A JPS6371759A JP S6371759 A JPS6371759 A JP S6371759A JP 61216726 A JP61216726 A JP 61216726A JP 21672686 A JP21672686 A JP 21672686A JP S6371759 A JPS6371759 A JP S6371759A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ダイナミック型ランダムアクセスメモリをメ
モリアクセスするダイナミックメモリアクセス装Ｒ（以
下ＤＭＡ装置と略す）に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a dynamic memory access device R (hereinafter abbreviated as DMA device) that accesses a dynamic random access memory.
第３図は従来のＤＭＡ装置のメモリアクセス方式を示す
ブロック図であり、図のように、データ処理を行う中央
演算装置（以下、ＣＰＵと略記する）１２、データを保
持するダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭと略記する）１６、ＣＰＵ１２からのアドレス
信号（以下、Ａｏと略記する） １を行アドレス信号（
以下、ＲＡと略記する）１８と列アドレス信号（以下、
ＣＡと略記する）１９に時分割してＤＲＡＭに出力する
マルチプレックス回路（以下ＭＰＸと略記する）、ＣＰ
Ｕ１２のコマンド信号（以下、ＣＯＭと略記する）１７
に併せてＤＲＡＭ内部にＲＡを保持するための行アドレ
スストローブパルス（以下、ＲＡＳと略記する）６と、
ＣＡを保持するための列アドレスストローブパルス（以
下、ＣＡＳと略記する）７の２つのパルスを発生するタ
イミングロジック回路（以下、ＴＬＯＧと略記する）１
１、ＤＲＡＭの内容を維持するためのりフリフシュ信号
（以下、ＲＥＦと略記する）８を発生するリフレッシュ
回路１３とからなる構成によりデータ２０がＣＰＵとＤ
ＲＡＭの間でやりとりされ、維持される。FIG. 3 is a block diagram showing a memory access method of a conventional DMA device. As shown in the figure, a central processing unit (hereinafter abbreviated as CPU) 12 performs data processing, and a dynamic random access memory stores data. (below,
(abbreviated as DRAM) 16, address signal from CPU 12 (hereinafter abbreviated as Ao) 1, row address signal (abbreviated as Ao) 1
(hereinafter abbreviated as RA) 18 and a column address signal (hereinafter referred to as
A multiplex circuit (hereinafter abbreviated as MPX) that time-divisionally outputs data to DRAM (hereinafter abbreviated as MPX), CP
U12 command signal (hereinafter abbreviated as COM) 17
a row address strobe pulse (hereinafter abbreviated as RAS) 6 for holding RA inside the DRAM,
A timing logic circuit (hereinafter abbreviated as TLOG) 1 that generates two pulses of a column address strobe pulse (hereinafter abbreviated as CAS) 7 for holding CA;
1. The configuration includes a refresh circuit 13 that generates a refresh signal (hereinafter abbreviated as REF) 8 to maintain the contents of the DRAM, so that the data 20 is transferred between the CPU and the DRAM.
It is communicated to and maintained in RAM.
第５図がこの時のアドレス選択動作波形図であり、ＣＰ
Ｕ１２からのＡＩＬとＣ０Ｍ１７に併せて、Ａｏｌを時
分割したＲＡ１８とＣＡ１９がマルチプレックス時間（
以下、ｔ、□と略記）２２遅延して、ＲＡＳ６の立下り
でＲＡ１８が、ＣＡＳ７の立下りでＣＡ１９がＤＲＡＭ
１６内部にランチされ、アドレス選択が行われる。FIG. 5 is a waveform diagram of address selection operation at this time, and CP
In addition to AIL and C0M17 from U12, RA18 and CA19, which are time-divided Aol, are used for multiplex time (
(hereinafter abbreviated as t, □) After a delay of 22, RA18 is activated at the falling edge of RAS6, and CA19 is activated at the falling edge of CAS7.
16 and address selection is performed.
次に動作について説明する。ＤＲＡＭ１６のひとつのメ
モリセルを選択するには、ＣＰＵ１２からのＡｏを時分
割し、行を選択するためのＲＡＩ８と列を選択するため
のＣＡ１９０２つの信号にして第５図に示すようにＴＬ
ＯＧＩＩより出力されたＲＡＳ６の立下りでＲＡ１８を
、ＣＡＳ７の立下りでＣＡ１９をＤＲＡＭ内部内にラン
チすることで行われる。このＲＡ１８からＣＡ１９に変
わるまでのｔ工、２２の分だけＲＡ１８よりＣＡ１９が
遅延してＤＲＡＭ１６に入力される。ＣＰＵ１２からＤ
ＲＡＭ１６にアクセスがかかると、アドレス番地ごとに
ＲＡＳ６とＣＡＳ７が発生してアドレスが選択され、デ
ータ２０の読み出し。Next, the operation will be explained. To select one memory cell of the DRAM 16, Ao from the CPU 12 is time-divided and converted into two signals, RAI8 for selecting a row and CA190 for selecting a column, as shown in FIG.
This is done by launching RA18 into the DRAM at the falling edge of RAS6 output from OGII, and launching CA19 into the DRAM at the falling edge of CAS7. CA19 is inputted to DRAM 16 with a delay from RA18 by 22 t hours until the change from RA18 to CA19. CPU12 to D
When the RAM 16 is accessed, RAS6 and CAS7 are generated for each address, the address is selected, and the data 20 is read.
書き込みが行われる。Writing is performed.
従来のダイレクトメモリアクセス装置によるメモリアク
セスは以上のように行われるので、ＲＡＳとＣＡＳの信
号は、同一行での列アドレス選択の場合、ＲＡＳの発生
が重複動作となり、ｔ、□及びＣＡが発生されている時
間の分が全体のアクセスタイム削減の制服となるなどの
問題点があった。Memory access by a conventional direct memory access device is performed as described above, so when the RAS and CAS signals are selected for a column address in the same row, the generation of RAS becomes an overlapping operation, and t, □, and CA occur. There were problems such as the amount of time spent on access was reduced to the overall access time.
本発明は、上記のような問題点を解消するためになされ
たもので、ＤＲＡＭのアクセスタイムを削減することが
できるダイレクトメモリアクセス装置を得ることを目的
とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a direct memory access device that can reduce DRAM access time.
この発明に係るダイレクトメモリアクセス装置は該ＤＭ
Ａ装置が備えたＣＰＵから送り出されるアドレス信号を
格納する現アドレスバッファと、そのひとつ前のアドレ
ス信号を格納する前アドレスバッファと、上記現アドレ
スバッファと前アドレスバッファのアドレス内容を比較
し行アドレスが同じ場合にはＲＡＳ信号を固定し、ＣＡ
Ｓ信号のみ出力するようにタイミングロジック回路を制
御する信号を発生するアドレス比較器とを備えたもので
ある。The direct memory access device according to the present invention includes the DM
The current address buffer that stores the address signal sent from the CPU of device A and the previous address buffer that stores the previous address signal are compared, and the row address is determined by comparing the address contents of the current address buffer and the previous address buffer. In the same case, the RAS signal is fixed and the CA
The address comparator generates a signal for controlling the timing logic circuit so as to output only the S signal.
本発明においては、タイミングロジック回路がアドレス
比較器が出力する信号に従って同一行アドレスの場合、
ＣＡＳのみを出力することにより、ＲＡＳの発生時間及
びｔ ５ｋｕ１１の分、アクセスタイムを削減すること
ができる。In the present invention, if the timing logic circuit has the same row address according to the signal output by the address comparator,
By outputting only the CAS, the access time can be reduced by the RAS generation time and t5ku11.
第１図は、本発明の一実施例を示すブロック図であり、
図に示すようにＣＰＵ１２からのＡｏｌを格納する現ア
ドレスバッファ８とひとつ前のＡｏｌを格納する前アド
レスバッファ９の２つのバッファに格納されたＡ、１を
比較する比較器１０、比較器１０からの比較結果４とＣ
０Ｍ１７により、ＲＡＳ６．ＣＡＳ７及びリフリッシェ
信号２５発生のためのトリガ信号５を発生するＴＬＯＧ
ＩＩから構成される。FIG. 1 is a block diagram showing one embodiment of the present invention,
As shown in the figure, from a comparator 10 that compares A and 1 stored in two buffers: the current address buffer 8 that stores Aol from the CPU 12 and the previous address buffer 9 that stores the previous Aol. Comparison result of 4 and C
By 0M17, RAS6. TLOG that generates trigger signal 5 for generating CAS 7 and refresher signal 25
Consists of II.
第４図は本実施例によるアドレス選択動作波形図であり
、比較器ｌＯの比較結果４におい十行アドレスが同一の
場合、ＲＡＳ６が固定して出力され、ＲＡ１８がＤＲＡ
Ｍ内部に固定され、ＣＡＳ７が繰り返し出力され、ＣＡ
１９が順次ＤＲＡＭ内部にラッチされ、アドレス選択が
行われる。FIG. 4 is an address selection operation waveform diagram according to this embodiment. If the ten row addresses are the same in comparison result 4 of comparator IO, RAS6 is fixed and output, and RA18 is output as DRA.
Fixed inside M, CAS7 is repeatedly output, CA
19 are sequentially latched inside the DRAM, and address selection is performed.
次に動作について説明する。第１図に示すブロック図に
おいて、ＣＰＵ１２からのＡ、ｌはまず現アドレス４に
格納される０次のＡｏｌが入力すると現アドレスバッフ
ァ８内のＡｏｌは前アドレスバッファ９に移され、この
時現アドレスバッファ８内と前アドレスバッファ９内の
Ａ、が比較器１０によって比較され、同一行アドレス、
非同−行アドレスの判別をし、その比較結果４がＴＬＯ
Ｇｌｌに送られる。ＴＬＯＧＩ １では、この比較結果
の信号４とＣＰＵ１２からのＣ０Ｍ１７をもとにして、
ＲＡＳ６及びＣＡＳ ７、更にＲＥＦ８発生のためのト
リガ信号５を生成する。ここで比較信号４が同一行アド
レスを意味する場合、第４図に示すようにＲＡＳ６は固
定され、行アドレスを保持したまま、ＣＡＳ７のみを順
次繰り返し出力し、ＣＡ１９のみＤＲＡＭ内部にラッチ
される。Next, the operation will be explained. In the block diagram shown in FIG. 1, when Aol from the CPU 12 is first inputted with the 0th order Aol stored at the current address 4, Aol in the current address buffer 8 is moved to the previous address buffer 9, and at this time the current A in the address buffer 8 and A in the previous address buffer 9 are compared by the comparator 10, and the same row address,
Distinguish non-same row addresses, and the comparison result 4 is the TLO
Sent to Gll. In TLOGI 1, based on signal 4 of this comparison result and C0M17 from CPU 12,
A trigger signal 5 for generating RAS6 and CAS7 as well as REF8 is generated. If the comparison signal 4 indicates the same row address, RAS6 is fixed as shown in FIG. 4, and only CAS7 is sequentially and repeatedly outputted while holding the row address, and only CA19 is latched inside the DRAM.
この結果、第５図に示す従来のアドレス選択の場合に比
べて、第４図に示すように本実施例でのアドレス信号で
は、２番目以降のアドレス選択では、ｔｌＩ□２２とＲ
Ａ１８の発生している時間を足した時間２３が削減され
る。As a result, compared to the conventional address selection shown in FIG. 5, in the address signal of this embodiment, as shown in FIG.
Time 23, which is the sum of the time during which A18 occurs, is reduced.
なお、第２図は枠で囲んだ回路２４をワンチップ化し、
ＤＲＡＭアクセス機能を持ったＣＰＵを構成した本発明
の他の実施例を示し、この例では、タイミング設計が難
しいＴＬＯＧ回路の設計を簡易にできると同時に、実装
密度を高めることが出来る。In addition, in Fig. 2, the circuit 24 surrounded by a frame is made into one chip,
Another embodiment of the present invention is shown in which a CPU having a DRAM access function is configured. In this example, the design of a TLOG circuit whose timing is difficult can be simplified, and at the same time, the packaging density can be increased.
また、本発明回路はＣＰＵ以外のＤＭＡに関する素子に
組み込んでもよく本実施例と同様の効果を奏する。Further, the circuit of the present invention may be incorporated into a DMA-related element other than the CPU, and the same effects as in this embodiment can be obtained.
以上のように、この発明によれば、ＤＭＡ装置において
ＣＰＵから送り出されるアドレス信号を格納する現アド
レスバッファと、そのひとつ前のアドレス信号を格納す
る前アドレスバッファと、上記２つのアドレスバッファ
のアドレス内容を比較し、行アドレスが同じである場合
にＲＡＳ信号を固定し、ＣＡＳ信号のみを出力するよう
にタイミングロジック回路を制御する信号を発生するア
ドレス比較器とを備え、同一行のアドレスをアクセスす
る場合のアクセスタイムを削減するように構成したから
、ＤＲＡＭへのデータアクセスのスピードアップが図れ
、計算機などメモリアクセスに時間が取られていた種々
の装置の実行効率を向上できる効果がある。As described above, according to the present invention, in a DMA device, there is a current address buffer that stores the address signal sent from the CPU, a previous address buffer that stores the previous address signal, and the address contents of the two address buffers. and an address comparator that generates a signal that controls the timing logic circuit to fix the RAS signal and output only the CAS signal when the row addresses are the same, and accesses the address of the same row. Since the structure is configured to reduce the access time in the case of a computer, data access to the DRAM can be speeded up, and the execution efficiency of various devices such as computers, which take time to access memory, can be improved.
第１図は本発明の一実施例によるダイレクトメモリアク
セス装置の主要部の構成を示すブロック図、第２図は本
発明の他の実施例によるワンチップ化されたダイレクト
メモリアクセス装置を示すブロック図、第３図は従来の
ダイレクトメモリアクセス装置を示すブロック図、第４
図は本発明のダイレクトメモリアクセス装置によるアド
レス選択動作波形図、第５図は従来のダイレクトメモリ
アクセス装置によるアドレス選択動作波形図である。
１はアドレス信号、２は現アドレス信号、３は前アドレ
ス信号、４は比較結果信号、５はリフレッシュ信号トリ
ガ、６は行アドレスストローブ信号、７は列アドレスス
トローブ信号、８は現アドレスバッファ、９は前アドレ
スバッファ、１０はアドレス比較器、１１はタイミング
ロジック回路、１２はＣＰＵ、１３はリフレッシュ信号
発生回路、１４は本発明のタイミングロジック回路、１
５はマルチプレクサ、１６はＤＲＡＭ、１７はコマンド
信号、１８は行アドレス信号、１９は列アドレス信号、
２０はデータ、２１はＤＲＡＭアドレス信号、２２はマ
ルチプレクス時間、２３はマルチプレクス時間十列アド
レス時間、２４はワンチップを示す。
なお図中同一符号は同−又は相当部分を示す。
第１図
第２図
ツム
２４；クンチック。
第３図FIG. 1 is a block diagram showing the configuration of the main parts of a direct memory access device according to one embodiment of the present invention, and FIG. 2 is a block diagram showing a one-chip direct memory access device according to another embodiment of the present invention. , FIG. 3 is a block diagram showing a conventional direct memory access device, and FIG. 4 is a block diagram showing a conventional direct memory access device.
FIG. 5 is a waveform diagram of address selection operation by the direct memory access device of the present invention, and FIG. 5 is a waveform diagram of address selection operation by the conventional direct memory access device. 1 is an address signal, 2 is a current address signal, 3 is a previous address signal, 4 is a comparison result signal, 5 is a refresh signal trigger, 6 is a row address strobe signal, 7 is a column address strobe signal, 8 is a current address buffer, 9 10 is a previous address buffer, 10 is an address comparator, 11 is a timing logic circuit, 12 is a CPU, 13 is a refresh signal generation circuit, 14 is a timing logic circuit of the present invention, 1
5 is a multiplexer, 16 is a DRAM, 17 is a command signal, 18 is a row address signal, 19 is a column address signal,
20 is data, 21 is a DRAM address signal, 22 is multiplex time, 23 is multiplex time/column address time, and 24 is one chip. Note that the same reference numerals in the figures indicate the same or equivalent parts. Figure 1 Figure 2 Tsum 24; Kunchik. Figure 3
Claims (3)
と、 該アドレス信号を行アドレス信号と列アドレス信号とに
時分割するマルチプレックス回路と、該コマンド信号に
基づいてＲＡＳ信号とＣＡＳ信号とを発生するタイミン
グロジック回路とを備え、 上記ＲＡＳ信号とＣＡＳ信号のタイミングに従って上記
行アドレス信号と列アドレス信号とを時分割でダイナミ
ックＲＡＭにラッチさせることにより該ＤＲＡＭをメモ
リアクセスするダイレクトメモリアクセス（以下ＤＭＡ
と記す）ＤＭＡ装置において、 上記ＣＰＵから送り出されるアドレス信号を格納する現
アドレスバッファと、 そのひとつ前のアドレス信号を格納する前アドレスバッ
ファと、 上記現アドレスバッファと前アドレスバッファのアドレ
ス内容を比較し、行アドレスが同一の場合に上記タイミ
ングロジック回路に対してＲＡＳ信号を固定し、ＣＡＳ
信号のみを出力するように指示する信号を出力するアド
レス比較器とを備えたことを特徴とするＤＭＡ装置。(1) CPU that outputs address signals and command signals
a multiplex circuit that time-divides the address signal into a row address signal and a column address signal, and a timing logic circuit that generates a RAS signal and a CAS signal based on the command signal, Direct memory access (hereinafter referred to as DMA) accesses the DRAM by latching the row address signal and column address signal in a dynamic RAM in a time-sharing manner according to the signal timing.
In the DMA device, the current address buffer stores the address signal sent from the CPU, and the previous address buffer stores the previous address signal, and the address contents of the current address buffer and the previous address buffer are compared. , fix the RAS signal to the timing logic circuit when the row addresses are the same, and
1. A DMA device comprising: an address comparator that outputs a signal instructing to output only a signal.
持させるリフレッシュ機能回路を有することを特徴とす
る特許請求の範囲第１項記載のＤＭＡ装置。(2) The DMA device according to claim 1, wherein the DMA device has a refresh function circuit for retaining the memory contents of the DRAM.
ことを特徴とする特許請求の範囲第１項又は第２項記載
のＤＭＡ装置。(3) The DMA device according to claim 1 or 2, wherein the DMA device is a one-chip device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216726A JPS6371759A (en) | 1986-09-12 | 1986-09-12 | Direct memory access device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216726A JPS6371759A (en) | 1986-09-12 | 1986-09-12 | Direct memory access device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6371759A true JPS6371759A (en) | 1988-04-01 |
Family
ID=16692960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216726A Pending JPS6371759A (en) | 1986-09-12 | 1986-09-12 | Direct memory access device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371759A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357414A (en) * | 1989-07-26 | 1991-03-12 | Shiroki Corp | Hip support mechanism |
| JPH0363747A (en) * | 1989-08-01 | 1991-03-19 | Sharp Corp | Dma device |
-
1986
- 1986-09-12 JP JP61216726A patent/JPS6371759A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357414A (en) * | 1989-07-26 | 1991-03-12 | Shiroki Corp | Hip support mechanism |
| JPH0363747A (en) * | 1989-08-01 | 1991-03-19 | Sharp Corp | Dma device |
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