JPH01258152A - Memory controller - Google Patents

Abstract

PURPOSE:To comparatively simplify the circuit constitution of a memory controller and to accelerate access to information even when mis-hit is generated by making access start simultaneously to both a cache memory and a main memory device. CONSTITUTION:At the time of making access to data by a central processing unit 21 which performs the storage of the data on the cache memory 23 as a memory device accessible at high speed and the main memory device 24 with an access time less than that of the cache memory, the access to a cache memory control means 25 and the main memory device 24 is started simultaneously. In other words, by making access even to the main memory device at a timing making access to the cache memory, no delay time is generated in the access to the main memory device 24 even when no targeted data exists in the cache memory 23. In such a way, it is possible to make access to the targeted data even when the mis-hit is generated.

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、キャッジ−メモリを備えたメモリ制御装置に
係わり、詳細には、必要とするデータがキャッシュメモ
リ内に存在しない場合に主記憶装置からそのデータを得
る際の制御を工夫したメモリ制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory control device equipped with a cache memory. The present invention relates to a memory control device that has devised control when obtaining data from a computer.

「従来の技術」 キャッシュメモリは、データ処理装置の速度を向上する
観点から、大容量の主記憶装置と併せて広く使用されて
いる。すなわちＣＰＵ（中央処理装置）と主記憶装置の
間に、小容量でかつ高速動作を行うことのできる記憶装
置としてキャッシュメモリを配置すると、ＣＰＵが主記
憶装置をアクセスすることによって得られた主記憶装置
上の情報の一部をこのキャッシュメモリに格納すること
ができる。このようにすると、ＣＰＵは情報のアクセス
を再度行うとき、主記憶装置をアクセスすることなくキ
ャッシュメモリを利用することで高速な読み出しが可能
となる。"Prior Art" Cache memories are widely used in conjunction with large-capacity main storage devices from the perspective of improving the speed of data processing devices. In other words, if a cache memory is placed between the CPU (central processing unit) and the main memory as a storage device that has a small capacity and can operate at high speed, the main memory obtained when the CPU accesses the main memory Some of the information on the device can be stored in this cache memory. In this way, when the CPU accesses information again, it is possible to read the information at high speed by using the cache memory without accessing the main storage device.

「発明が解決しようとする課題」 このように、キャッシュメモリ自体は主記憶装置に格納
するデータの一部を写したものという性格を有するが、
主記憶装置に格納されているデータと常に一致するもの
でもない。これは、主記憶装置をアクセスすることので
きる装置が通常複数台存在することによるもので、ＣＰ
Ｕ以外の装置が主記憶装置の内容を書き換えたときには
キャッシュメモリの内容と一致しなくなる。"Problem to be Solved by the Invention" As described above, the cache memory itself has the character of copying a part of the data stored in the main memory, but
Nor does it always match the data stored in main storage. This is because there are usually multiple devices that can access the main memory, and the CP
When a device other than U rewrites the contents of the main memory, the contents will no longer match the contents of the cache memory.

このようなことから、ＣＰＵがアクセスしても該当する
情報がキャッシュメモリ内に存在しない場合が生じてく
る。このような場合を本明細書ではミスヒツトと呼ぶこ
とにする。従来のメモリ制御装置では、ミスヒツトであ
ることが判明した後に、主記憶装置をアクセスしている
。For this reason, even if the CPU accesses the information, the corresponding information may not exist in the cache memory. Such a case will be referred to as a mishit in this specification. In conventional memory control devices, the main memory is accessed after it is determined that there is a mishit.

第４図は、従来のメモリ制御装置におけるデータのアク
セスの様子を表わしたものである。まず同図ａに示すよ
うにアドレス有効信号１１が図示しないＣＰＬＪから同
じく図示しないＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡｌ、ｌ
　）コントローラに送出きれる。FIG. 4 shows how data is accessed in a conventional memory control device. First, as shown in FIG.
) can be sent to the controller.

ＤＲＡＭコントローラでは、これに基づき、メモリリク
エスト信号１２をＨレベルからＬレベルに変化させる（
同図ｂ）。このメモリリクエスト信号１２によって図示
しないキャッシュタグメモリから、キャッシュメモリに
格納されているデータのアドレスデータとしてのタグデ
ータ１３が出力される（同図Ｃ）。アドレス有効信号１
１が出力されてからタグデータ１３が出力されるまでの
時間はタグアクセスクイムＴ１　　と呼ばれる。Based on this, the DRAM controller changes the memory request signal 12 from H level to L level (
Figure b). In response to this memory request signal 12, tag data 13 as address data of data stored in the cache memory is output from a cache tag memory (not shown) (C in the same figure). Address valid signal 1
The time from when 1 is output to when tag data 13 is output is called tag access time T1.

タグデータ１３はＣＰＵの出力するアドレスデータと図
示しない比較器で比較され、その比較結果１４（同図ｄ
）によってミスヒツトであるかどうかが判明する。アド
レス有効信号１１が出力されてからミスヒツトが判明す
るまでに要する時間は、この図でＴ２　で示しである。The tag data 13 is compared with the address data output by the CPU by a comparator (not shown), and the comparison result 14 (d
) determines whether it is a mishit or not. The time required from the output of the address valid signal 11 until the mishit is determined is indicated by T2 in this figure.

ミスヒツトが判明したら、前記したＤＲＡＭコントロー
ラはここでＲＡＳ　（行アドレスストローブ）信号１５
（同図ｅ）を出力してＤＲＡＭに対するアクセスサイク
ルを開始させる。この時点までの遅れはこの第４図でＴ
３　として表わしている。同図ｆは、ＣＡＳ（列アドレ
スストローブ）信号１６を表わしたものである。Once a mishit is detected, the DRAM controller described above now activates the RAS (Row Address Strobe) signal 15.
(e) in the figure to start an access cycle to the DRAM. The delay up to this point is T
It is expressed as 3. FIG. 3f shows the CAS (column address strobe) signal 16.

以上説明したように、従来のメモリ制御装置ではキャッ
シュメモリに該当するデータがない場合には、このデー
タをアクセスするためにかなりの時間を必要とするとい
う問題があった。As explained above, conventional memory control devices have a problem in that when there is no corresponding data in the cache memory, it takes a considerable amount of time to access the data.

そこで本発明の目的は、ミスヒツト時にも目的とするデ
ータを迅速にアクセス−することのできるメモリ制御装
置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory control device that can quickly access target data even in the event of a mishit.

「課題を解決するための手段」 本発明では、（ｉ）高速でアクセスを行うことのできる
メモリ素子としてのキャッシュメモリと、（１１）この
キャッシュメモリを制御するキャッシュメモリ制御手段
と、（ｉｉｉ　）キャッシュメモリと比べてアクセス時
間の遅い主記憶装置と、（ｉｖ）この主記憶装置および
キャッシュメモリにデータの格納を行う中央処理装置と
、（ｖ）この中央処理装置がデータのアクセスを行う際
にキャッシュメモリ制御手段と主記憶装置に対してアク
セスを同時に開始させるアクセス開始制御手段とをメモ
リ制御装置に具備させる。"Means for Solving the Problems" The present invention provides (i) a cache memory as a memory element that can be accessed at high speed, (11) cache memory control means for controlling this cache memory, and (iii) (iv) a central processing unit that stores data in this main storage device and the cache memory; and (v) a main storage device that has a slower access time than a cache memory; (v) a central processing unit that stores data in the main storage device and the cache memory; A memory control device is provided with a cache memory control means and an access start control means for simultaneously starting access to a main storage device.

すなわち本発明では、キャッシュメモリにアクセスする
タイミングで主記憶装置に対してもアクセスを行うこと
で、キャッシュメモリに目的とするデータが存在しない
場合であっても主記憶装置のアクセスに遅延時間が生じ
ない。That is, in the present invention, by accessing the main memory at the same time as accessing the cache memory, there is no delay time in accessing the main memory even when the cache memory does not contain the target data. do not have.

「実施例」 以下実施例につき本発明の詳細な説明する。"Example" The present invention will be described in detail below with reference to Examples.

第１図は、このメモリ制御装置が使用されるデータ処理
装置のシステム構成を表わしたものである。ＣＰＵ２１
は、データバス２２によってキャッシュメモリ２３およ
び主記憶装置としてのＤＲＡＭ２４と接続されている。FIG. 1 shows the system configuration of a data processing device in which this memory control device is used. CPU21
is connected by a data bus 22 to a cache memory 23 and a DRAM 24 serving as a main storage device.

キャッシュタグメモリ２５は、キャッシュメモリ２３内
に格納されている情報のアドレスを出力するタグアドレ
スバス２６によってキャッシュメモリ２３と接続されて
いる。ＣＰＬＩ２１のアドレスバス２７は、ＤＲＡＭ２
４と接続されている他、その上位アドレス情報を伝送す
るパスライン２７Ｕが比較器２８に接続されており、タ
グアドレスバス２６から出力されるアドレス情報と比較
されるようになっている。比較器２８の比較結果１４は
、キャッシュメモリ２３の出力イネーブル端子ふよびシ
ーケンス制御回路３１に供給される。ＤＲＡＭ２４は、
このシーケンス制御回路３１およびＤＲＡＭコントロー
ラ３２から出力される各種制御信号によって制御される
ようになっている。The cache tag memory 25 is connected to the cache memory 23 by a tag address bus 26 that outputs the address of information stored in the cache memory 23. The address bus 27 of the CPLI 21 is connected to the DRAM 2
In addition to being connected to the tag address bus 26, a pass line 27U for transmitting the upper address information is also connected to a comparator 28, and is compared with the address information output from the tag address bus 26. The comparison result 14 of the comparator 28 is supplied to the output enable terminal of the cache memory 23 and the sequence control circuit 31. DRAM24 is
It is controlled by various control signals output from the sequence control circuit 31 and the DRAM controller 32.

第２図は、この実施例のメモリ制御装置の読み出し時に
おけるメモリ制御タイミングを表わしたもので、先の第
４図に対応するものである。この第２図を第１図と共に
説明する。FIG. 2 shows the memory control timing at the time of reading by the memory control device of this embodiment, and corresponds to the previous FIG. 4. This FIG. 2 will be explained together with FIG. 1.

ＣＰＵ２１から第２図ａに示すようにアドレス有効信号
１１が出力されると、ＤＲＡＭコントローラ３２はアド
レスデータ３３を取り入れ、メモリリクエスト信号１２
（同図ｂ）とＲＡＳ信号１５（同図ｅ）を同時に出力す
る。このようにしてキャッシュメモリ２３へのアクセス
サイクルと、ＤＲＡＭ２４へのアクセスサイクルとが同
時に開始することになる。When the address valid signal 11 is output from the CPU 21 as shown in FIG.
(b in the same figure) and RAS signal 15 (e in the same figure) are output simultaneously. In this way, the access cycle to the cache memory 23 and the access cycle to the DRAM 24 start simultaneously.

ところでキャッシュメモリ２３はＤＲＡＭ　２４よりも
高速でアクセスする。このため、キャッシュタグメモリ
２５からタグデータ１３（第２図Ｃ）が出力され比較器
２８の比較結果１４（同図ｄ）が現われた後にも、ＤＲ
ＡＭ２４に対するアクセスが続くことになる。そこで何
らの手当てもしない場合には、キャッシュメモリ２３か
ら必要なデータがデータバス２２に送出された後にＤＲ
ＡＭ２４から同様のデータが不要なデータとしてデータ
バス２２に対して出力されることになる。Incidentally, the cache memory 23 is accessed faster than the DRAM 24. Therefore, even after the tag data 13 (FIG. 2C) is output from the cache tag memory 25 and the comparison result 14 (FIG. 2D) of the comparator 28 appears, the DR
Access to AM24 will continue. If no action is taken then, after the necessary data is sent from the cache memory 23 to the data bus 22, the DR
Similar data will be output from AM24 to data bus 22 as unnecessary data.

ミスヒツト時以外における上記した弊害を防止するため
に、本実施例のシーケンス制御回路３１は前記した不要
なデータの送出を阻止するような制御を行うようになっ
ている。In order to prevent the above-described disadvantages other than when a mishit occurs, the sequence control circuit 31 of this embodiment is configured to perform control to prevent the above-mentioned unnecessary data from being transmitted.

第３図はシーケンス制御回路の回路構成を表わしたもの
である。シーケンス制御回路３１には、第１図にも示し
たようにＤＲＡＭコントローラ３２からメモリリクエス
ト信号１２、ＣＡＳ信号１６右よびクリア信号４１が入
力されるようになっている。比較器２８から出力される
比較結果１４もシーケンス制御回路３１に入力される。FIG. 3 shows the circuit configuration of the sequence control circuit. As shown in FIG. 1, the sequence control circuit 31 receives the memory request signal 12, CAS signal 16 right, and clear signal 41 from the DRAM controller 32. The comparison result 14 output from the comparator 28 is also input to the sequence control circuit 31.

このうちＣＡＳ信号１６は、第１のフリップフロップ回
路４２のクロック入力端子ＣＬＫに論理を反転された状
態で供給される。またメモＩＪ　ＩＪクエスト信号１２
は第２のフリップフロップ回路４３のクロック入力端子
ＣＬＫに同じく論理を反転した状態で人力される。比較
結果１４とクリア信号４１は論理ゲート４４に入力され
て、その論理判別結果４５が第２のフリップフロップ回
路４３のクリア入力端子ＣＬＲに論理を反転されて入力
される。この第２のフリップフロップ回路４３の出力端
子Ｑかみマスク・メモリリクエスト信号４６が出力され
るようになっており、これはキャッシュメモリ２３およ
びＤＲＡＭ２４に供給される他、第１のフリップフロッ
プ回路４２のクリア端子ＣＬＲにその論理を反転した状
態で入力されるようになっている。第１のフリップフロ
ップ回路４２の出力端子ｄからはマスク・ＣＡＳ信号４
７が出力されるようになってふり、これは第１図に示し
たＤＲＡＭ２４に供給される。Of these, the CAS signal 16 is supplied to the clock input terminal CLK of the first flip-flop circuit 42 in a logically inverted state. Also memo IJ IJ quest signal 12
is manually inputted to the clock input terminal CLK of the second flip-flop circuit 43 with its logic similarly inverted. The comparison result 14 and the clear signal 41 are input to the logic gate 44, and the logic determination result 45 is input to the clear input terminal CLR of the second flip-flop circuit 43 with its logic inverted. The second flip-flop circuit 43 outputs a Q-bit mask/memory request signal 46, which is supplied to the cache memory 23 and DRAM 24 as well as to the first flip-flop circuit 42. The logic is inverted and input to the clear terminal CLR. The mask/CAS signal 4 is output from the output terminal d of the first flip-flop circuit 42.
7 is now output, which is supplied to the DRAM 24 shown in FIG.

以上のような構成のメモリ制御装置について先の第２図
と共にその動作を説明する。The operation of the memory control device having the above configuration will be explained with reference to FIG. 2 above.

第２図ａに示すアドレス有効信号１１がＬレベルに変化
した後、メモリリクエスト信号１２（同図ｂ）とＲＡＳ
信号１５（同図ｅ）が同時にＬレベルに変化する。メモ
リリクエスト信号１２がＬレベルに変化した時点で第２
のフリップフロップ回路４３がセットされ、マスク・メ
モリリクエスト信号４６がＨレベルとなる。これにより
、キャッシュメモリ２３ふよびＤＲＡＭ２４へのアクセ
ス要求が行われる。After the address valid signal 11 shown in FIG. 2a changes to L level, the memory request signal 12 (FIG. 2b) and RAS
At the same time, signal 15 (e in the figure) changes to L level. When the memory request signal 12 changes to L level, the second
The flip-flop circuit 43 is set, and the mask memory request signal 46 becomes H level. As a result, an access request to the cache memory 23 and DRAM 24 is made.

マスク・メモリリクエスト信号４６によるアクセスの結
果、キャッシュタグメモリ２５からタグデータ１３（第
２図Ｃ）が出力されると、比較器２８はパスライン２７
０に現われた上位アドレス情報とこれを比較する。そし
てヒツト時には比較結果１４をＨレベルからＬレベルの
信号状態に変化させ（第２図ｄ実線）、ミスヒツト時に
はＨレベルの状態に保持する（同図ｄ破線）。When the tag data 13 (FIG. 2C) is output from the cache tag memory 25 as a result of the access by the mask memory request signal 46, the comparator 28 outputs the pass line 27.
This is compared with the upper address information appearing in 0. When there is a hit, the comparison result 14 is changed from the H level to the L level (solid line d in FIG. 2), and when there is a miss, it is held at the H level (broken line d in the same figure).

すなわちミスヒツト時には論理判別結果４５がＨレベル
の状態に保持されたままとなり、マスク・メモリリクエ
スト信号４６もＨレベルを保持する。従って、第１のフ
リップフロップ回路４２にはリセット人力が供給されず
、第４図ｆで示したようなＣＡＳ信号１６が入力される
と、第２図ｆの破線で示したようにこれと同一波形のマ
スク・ＣＡＳ信号４７を出力する。これにより同図ｅに
示すＲＡＳ信号１５とマスク・ＣＡＳ信号４７によって
定められたアドレスでＤＲＡＭ２４から所望のデータが
データバス２２上に出力されることになる。That is, in the event of a mishit, the logical determination result 45 remains at the H level, and the mask memory request signal 46 also remains at the H level. Therefore, when the reset power is not supplied to the first flip-flop circuit 42 and the CAS signal 16 as shown in FIG. A waveform mask/CAS signal 47 is output. As a result, desired data is outputted from the DRAM 24 onto the data bus 22 at the address determined by the RAS signal 15 and the mask/CAS signal 47 shown in FIG.

一方、ヒツト時には第２図ｄに示す比較結果１４がＨレ
ベルからＬレベルに変化する。これにより論理判別結果
４５がＬレベルに変化して第２のフリップフロップ回路
４３がリセットされる。On the other hand, when the signal is hit, the comparison result 14 shown in FIG. 2d changes from the H level to the L level. As a result, the logic determination result 45 changes to L level, and the second flip-flop circuit 43 is reset.

この結果、マスク・メモリリクエスト信号４６がＬレベ
ルに変化し、第１のフリップフロップ回路４２がリセッ
ト状態となる。この状態ではＣＡＳ信号１６が第１のフ
リップフロップ回路４２に供給されてもこれがマスクさ
れ、その出力端子ｄからは！（レベルに保持されたマス
ク・ＣＡＳ信号４７が出力されることになる。この結果
として、ヒツト時にはＤＲＡＭ２４のシーケンスはＲＡ
Ｓオンリ・リフレッシュ・サイクルとなる。すなわち、
キャッシュメモリ２３からデータが読み出された後にＤ
ＲＡＭ２４のアクセスサイクルによって、データバス２
２に不要なデータが出力されることが阻止されることに
なる。As a result, the mask memory request signal 46 changes to L level, and the first flip-flop circuit 42 enters the reset state. In this state, even if the CAS signal 16 is supplied to the first flip-flop circuit 42, it is masked, and from its output terminal d! (The mask/CAS signal 47 held at the level is output. As a result, when the signal is hit, the sequence of the DRAM 24 is
This becomes an S-only refresh cycle. That is,
D after data is read from the cache memory 23
The access cycle of RAM24 causes data bus 2 to
2, unnecessary data is prevented from being output.

以上説明した実施例ではキャッシュメモリとＤＲＡＭを
備えたメモリ制御装置について説明したが、ＣＰＵと主
記憶装置との間にキャッシュメモリの入った論理キャッ
シュを、またＣＰＵとキャッシュメモリの間に主記憶装
置の入った物理キャッシュを配設したメモリ制御装置に
ついても本発明を適用することができることはもちろん
である。In the embodiments described above, a memory control device including a cache memory and a DRAM has been described. It goes without saying that the present invention can also be applied to a memory control device that is provided with a physical cache containing .

「発明の効果」 このように本発明によれば、キャッシュメモリと主記憶
装置の双方に対して同時にアクセスを開始させるように
したので、メモリ制御装置の回路構成が比較的簡単とな
り、しかもミスヒツト時においても情報のアクセスが高
速化されるという利点がある。"Effects of the Invention" As described above, according to the present invention, since access to both the cache memory and the main storage device is started at the same time, the circuit configuration of the memory control device is relatively simple, and moreover, when there is a mishit, This also has the advantage of speeding up information access.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第３図は本発明の一実施例を説明するためのも
ので、このうち第１図はメモリ制御装置が使用されるデ
ータ処理装置の構成を表わしたシステム構成図、第２図
はメモリの読み出し制御の様子を表わしたタイミング図
、第３図はシーケンス制御回路の回路構成を表わしたブ
ロック図、第４図は従来のメモリ制御装置におけるミス
ヒツト時でのメモリの読み出し制御の様子を表わしたタ
イミング図である。 １２・・・・・・メモリリクエスト信号、１４・・・・
・・比較結果、 ２１・・・・・・ｃｐｕ。 ２３・・・・・・キャッシュメモリ、 ２４・・・・・・ＤＲＡＭ。 ３１・・・・・・シーケンス制御回路、４７・・・・・
・マスク・ＣＡＳ信号。 出願人　　　　富士ゼロックス株式会社代理人　　　　
弁理士　山　内　梅　雄第３図1 to 3 are for explaining one embodiment of the present invention, of which FIG. 1 is a system configuration diagram showing the configuration of a data processing device in which a memory control device is used, and FIG. 3 is a timing diagram showing the state of memory read control, FIG. 3 is a block diagram showing the circuit configuration of the sequence control circuit, and FIG. 4 shows the state of memory read control in the event of a miss in a conventional memory control device. FIG. 12...Memory request signal, 14...
...Comparison result, 21...cpu. 23...Cache memory, 24...DRAM. 31...Sequence control circuit, 47...
・Mask/CAS signal. Applicant Fuji Xerox Co., Ltd. Agent
Patent Attorney Umeo Yamauchi Figure 3

Claims (1)

【特許請求の範囲】 キャッシュメモリと、 このキャッシュメモリを制御するキャッシュメモリ制御
手段と、 主記憶装置と、 この主記憶装置および前記したキャッシュメモリにデー
タの格納を行う中央処理装置と、この中央処理装置がデ
ータのアクセスを行う際に前記キャッシュメモリ制御手
段と主記憶装置に対してアクセスを同時に開始させるア
クセス開始制御手段 とを具備することを特徴とするメモリ制御装置。[Claims] A cache memory, a cache memory control means for controlling this cache memory, a main storage device, a central processing unit that stores data in this main storage device and the above-mentioned cache memory, and this central processing unit. A memory control device comprising access start control means for simultaneously starting access to the cache memory control means and a main storage device when the device accesses data.