JPS6370334A - 除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は除算装置、特に除算を引き放し法で行う回路の
補正回路の改良に関するものである。

［従来の技術］ 第２図には、従来の除算装置として「詳解・デジタルＩ
Ｃ路・下」　（後藤公雄　著　ラジオ技術者列）に示さ
れた除算装置が示されている。

図において、（１）は並列加減算器、（２）は除数Ｙを
格納するＭＲレジスタ、（３）及び（４）は被除数Ｘを
格納するシフトレジスタであるＡＣＣ及びＭＱレジスタ
、（５）は演算回数をカウントする桁カウンタ、（６）
は被除数Ｘの符号を格納する１ビツトレジスタ、（７）
は除数、被除数、部分剰余の符号などによって加減算器
（１）を制御する制御回路である。

次に動作について説明する。

まず、除数ＹをＭＲレジスタ（２）に、被除数ＸをＡＣ
Ｃ（３）及びＭＱレジスタ（４）に格納する。

そして、除数Ｙと被除数Ｘにより引き放し法に必要な加
減算の回数を求め、桁カウンタ（５）に設定する。

次に、被除数Ｘ（または部分剰余Ｒ）と除数の符号によ
り、同符号ならばＸ−Ｙ、異符号ならばＸ＋Ｙを演算す
るように加減算制御（７）より決定され、演算を行う。

そして、該演算結果が部分剰余Ｒであり、該部分剰余Ｒ
の符号と１ビツトレジスタ（６）と比較し２、商を求め
る。

桁カウンタ（５）の示す数だけ加減算を繰り返す。

この桁カウンタ（５）が示す回数の演算が終った後、Ａ
ＣＣの内容及びＭＱレジスタの内容を補正して、剰余Ｒ
及び商Ｑを求める。

次に剰余Ｒ及び商Ｑの補正の方法を説明する。

被除数、除数及び最後に求まった部分剰余の符号をそれ
ぞれＸ、Ｙ　　及びＡ　とすると、次のＳ　　　　　Ｓ
　　　　　　　Ｓ 補正を行うことにより剰余Ｒ及び商Ｑが求まる。

（ａ）　　Ｘ　　−Ｙ　　のとき Ｓ　　　　　Ｓ Ａ　　−Ｘ　　なら、Ｑ−ＱＳＲ−＋ＲＳ Ａ　≠Ｘ　なら、Ｑ→Ｑ、Ｒ＋Ｙ−４Ｒ（ｂ）　　Ｘ　
　≠Ｙ　のとき Ｓ　　　　　　Ｓ Ａ　　−Ｘ　　なら、Ｑ＋１→Ｑ、Ｒ→Ｒ８Ｓ Ａ　≠Ｘ　なら、Ｑ＋１→Ｑ１ Ｓ −Ｙ−Ｒ ［発明が解決しようとする問題点］ 前節で述べた従来の補正アルゴリズムでは除数及び被除
数の組み合わせによっては一般に期待するのと違う結果
が出る場合があった。

例えば被除数Ｘが−６で除数Ｙが−３の場合に商が２で
剰余が０となることを期待するのに対して従来の補正で
は商が１で剰余が−３となる。また被除数Ｘが−４で除
数Ｙが２の場合に間−２、剰余Ｏを期待するのに対して
商が−３、剰余が２となってしまう。

これを−膜化すると、従来の補正アルゴリズムでは被除
数が負でかつ割り切れるべき場合に剰余が０にならない
という問題があり、この場合には再補正を行う必要があ
った。

このような再補正の問題を解消するために、従来例えば
被除数と除数の組み合せの全てのパターンに対して予め
補正法を定めてテーブルに格納し、除算を行うたびにテ
ーブルを検索してその指示により補正を行ったり、［特
開昭５９−２２５４４８１の除算演算装置のように専用
回路を組んで再補正の問題を解消するという手法をとっ
ている。

しかし、これらは除算回路専用のメモリやハードウェア
を多く必要としＬＳＩに格納できる規模を越えてしまっ
たりＬＳＩの中で大きな割り合いをしめてしまい、他の
機能を犠牲にせざるを得ないということからＬＳＩプロ
セッサに除算回路を付加することが難しいという問題が
あった。

この発明は上記のような問題点を解消するためになされ
たものでプロセッサにもともと含まれる回路をできるだ
け利用し除算回路専用に付加するハードウェアをへらし
ながら、上記の再補正の必要性を補正前に発見し、補正
法を一部修正することにより一度の補正で正しい結果を
得ることのできる除算装置を得ることを目的とする。

［問題点を解決するための手段］ この発明に係る除算装置は再補正の必要性を補正前に発
見するために加減算器の出力部にゼロ検出回路を持ち、
最近２回のゼロ検出結果のうち少なくともどちらか一方
がゼロであるかどうかを示すフラグレジスタを持つ。更
に加減算器を制御する制御回路に、フラグレジスタがゼ
ロを示す場合に、被除数Ｘの符号Ｘ　を正に置きかえて
補正の条件判断を行う機能を備えたものである。

［作用］ 本発明に係る除算装置によれば、補正処理に要する処理
時間が短縮され、プロセッサに対して付加すべき除算回
路専用のバードウニア量が少ないのでＬＳＩプロセッサ
への除算回路を追加することが容易な除算装置を得るこ
とができる。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図において（１）は並列形加減算器、（２）は除数Ｙを
格納するＭＲレジスタ、（３）及び（４）は被除数Ｘを
格納するシフトレジスタであるＡＣＣ及びＭＱレジスタ
、（６）被除数Ｘの、（８）は除数Ｙの、（９）は部分
剰余の符号をそれぞれ格納する１ビツトレジスタ、（１
０）は部分剰余のゼロ検出を行うゼロ検出回路、（１１
）及び（１２）は最近２回のゼロ検出結果を格納する１
ビツトレジスタ、（７）は除数、被除数、部分剰余の符
号及び部分剰余のゼロ検出結果などによって加減算器及
びレジスタを制御する制御回路である。

次に動作について説明する。

部分剰余を求める演算動作は、従来と同様であるので省
略し、この発明の特徴である補正部分について説明する
。

ゼロ検出回路（１０）は部分剰余を求める演算中宮に部
分剰余のゼロ検出を行う。最新のゼロ検出結果はＺＦＩ
（１１）に、前回のゼロ検出結果はＺＦ２　（１２）に
、格納され、新しく部分剰余を求めるたびに更新される
。

剰余Ｒ及び商Ｑの補正を行う為に制御回路（７）はまず
ＺＦＩ（１１）及びＺＦ２　（１２）の値を調べ、どち
らか一方がゼロを検出したことを示していればＸＳＦ　
（６）の格納ＸＳを正に置き換える。次にＸＳＦ　（６
）　、ＹＳＦ　（８）及びＡＳＦ（９）の格納する被除
数、除数、部分剰余の符号ＸＳ、ＹＳ、ＡＳにより従来
と同様の補正を行うことにより剰余Ｒ及び商Ｑを求める
。

なお、上記実施例では最新の２回の部分剰余のゼロ検出
結果を示す為にＺＦＩ（１１）及びＺＦ２（１２）を置
いたが、上記２回のうちどちらか一方でもゼロであるか
どうかがわかればどんな方式でもよい。

また、ゼロ検出結果による被除数の符号の正・＼の置き
換えはＸＳＦ　（６）で行う他制御回路（７）内で行っ
てもよい。

補正を一度終える為にこの修正補正法のように補正アル
ゴリズムを変更しても良いが、この発明においては補正
前に被除数Ｘの符号を正に置き換えることによって同じ
効果を出している。

すなわち、上記の修正補正法はＸ　を反転させれば従来
の補正法と完全に一致するために、剰余がゼロになる場
合には常に被乗数Ｘの符号を正に置き換えることにより
、すべての場合に従来の補正法を適用して正しい商及び
剰余を得ることができる。

［発明の効果］ 以上のように、この発明によれば、引き放し法による除
算の商及び剰余の補正を、除数及び被除数の全ての組み
合せにおいて同一のアルゴリズムで行うことができる為
に、例外条件を判別する為のプログラムを除くことがで
きるのでプログラムのスラップ数が減少しプログラムの
作成が容易になるとともに、補正処理に要する処理時間
が短縮され、また、プロセッサに対して付加すべき除算
回路専用のハードウェア量が少ないのでＬＳＩプロセッ
サへの除算回路を追加することが容易であるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による除算装置を示すブロ
ック図、第２図は従来の除算装置を示すブロック図であ
る。 図において、（１）は加減算器、（７）は制御回路、（
１０）はゼロ検出回路、（１１）及び（１２）は最新の
２回のゼロ検出結果を格納する１ビツトレジスタである
。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （他　２名） 一トＯＪ 区

Claims (1)

【特許請求の範囲】
1. 除数、被除数及び部分剰余を格納するレジスタと、除数
   と被除数を加減算する加減算器と、を有する除算装置に
   おいて、加減器の出力から０検出を行う回路と、最新２
   回分の０検出結果を保持するレジスタと、除数、被除数
   及び部分剰余の符号と前記レジスタの値から加減算を制
   御し商及び剰余の補正を行う制御回路と、を含むことを
   特徴とする除算装置。