JPS6369258A - 多層配線基板 - Google Patents

多層配線基板

Info

Publication number
JPS6369258A
JPS6369258A JP61213007A JP21300786A JPS6369258A JP S6369258 A JPS6369258 A JP S6369258A JP 61213007 A JP61213007 A JP 61213007A JP 21300786 A JP21300786 A JP 21300786A JP S6369258 A JPS6369258 A JP S6369258A
Authority
JP
Japan
Prior art keywords
layer
logic
timing signal
conductor
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61213007A
Other languages
English (en)
Inventor
Hideki Nishimori
西森　英樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61213007A priority Critical patent/JPS6369258A/ja
Publication of JPS6369258A publication Critical patent/JPS6369258A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線基板の構造に関し、特に信号配線層の
構造に関する。
〔従来の技術〕
従来、この種の多層配線基板を電子計算機などの論理回
路に使用するときは、論理集積回路のクロック信号や、
メモリ集積回路の書込パルス信号などのようなタイミン
グ信号を分配する必要があるが、これらのタイミング信
号を伝送する配線層は、他の一般論理信号の配線層と分
離すれば、タイミング信号が他の論理信号の動作によっ
て発生するノイズの影響を受けて精度が悪化することを
避けることが可能である。
〔発明が解決しようとする問題点〕
しかし上述した多層配線基板のタイミング信号層は、大
型電子計算機など大量の多層配線基板を使用する装置に
おいては、多層配線基板の種類毎に違った配線パターン
を準備する必要があり、多くの露光用マスクを準備しな
ければならないが。
多くの露光用マスクを準備するのは製造上コスト高とな
り、好ましくない。
従って、このようなタイミング信号配線層の配線パター
ンは、必要な配線をすべて収容した１種類のパターンを
準備し、すべての多層配線基板で共通のマスクが使用で
きることが望ましい、ところが、これらのタイミング信
号配線層を配線しておくと、タイミング信号が必要でな
い集積回路を使用する場合においても、タイミング信号
配線層は配線されているため、タイミング信号配線層が
配線された集積回路の端子は他の論理信号端子として使
用することができない。特にメモリ集積回路を多数搭載
する多層配線基板においては書込パルス入力用の端子を
多数使用するため、これらがすべて他の論理信号配線と
して使用できないという欠点がある。
本発明の目的は配線の有効利用を図る多層配線基板を提
供することにある。
〔問題点を解決するための手段〕
本発明は載置される論理集積回路の種類によらず一定の
配線パターンでタイミング信号を分配するタイミング信
号配線層と、このタイミング信号以外の論理信号を分配
する論理信号配線層とを含む多層配線基板において、前
記タイミング信号配線層の両端をそれぞれ前記論理信号
配線層を経由して論理集積回路の端子に接続したことを
特徴とする多層配線基板である。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
（実施例１） 第１図は本発明の実施例１を示す多層配線基板の断面図
である。第１図において、多層配線基板１１は、内部に
導体１３が埋め込まれたセラミック基板１２と、このセ
ラミック基板１２上に積層された導体層２１〜２６およ
びこれらの導体層の間を絶縁する絶縁層３１からなり、
この多層配線基板１１の表面には論理集積回路４１がリ
ード５１により接続され、裏面には外部信号等との接続
のための人出カ端子７１がろう付けされている。
ここで、上記導体層２１〜２６について更に説明すると
、導体層２１はセラミック基板の内部導体１３と多層配
線部を接続するための電極層、導体層２２および２３は
一般の論理信号配線層、導体層２４は導体層２２　、２
３で発生するノイズ信号をしゃへいするための接地層、
導体層２５は多くの多層配線基板に共通に使用できるよ
うに、タイミング信号配線を備えたタイミング信号層、
導体層２６は論理集積回路４１を取付ける電極を備えた
表面層である。第１図においては論理集積回路４１のリ
ード５１はタイミング信号配線６４には接続されず、一
般の論理信号に使用される状態を示している。タイミン
グ信号配線６４の端部は層間接続用バイアホール６５シ
こよって導体層２３」二の配線用パッド６２に接続され
ており。
論理集積回路４１のリード５１からも接続用バイアホー
ルを通って導体層２３の配線用パッド６１に接続されて
いるが、パッド６１と６２の間は接続されず、パッド６
１は一般の論理信号として導体層２３　、２２内で他の
集積回路のリード等へ接続され、パッド６２はどこへも
接続されない状態となる。
（実施例２） 第２図は配線用パッド６１と６２の間を接続配線６３で
接続した状態を示している９このように接続することに
より、集積回路４１のリード５１はタイミング信号配線
６４と導体層２３を経由して接続され、リード５１はタ
イミング信号端子として使用でき、導体層２５は論理信
号配線の種類にかかわらず常に同一の配線パターンが使
用可能となる。
第１図および第２図の実施例において一般の論理信号配
線層２２　、２３は接地層２４の下側に、タイミング信
号層２５は接地層２４の上側に配置されているが、これ
らの位置関係は必要に応じて逆転させることも可能であ
る。
〔発明の効果〕
本発明は以上説明したように、タイミング信号配線層は
論理信号配線層を経由して論理集積回路の端子に接続し
であるため、タイミング信号が不要な集積回路の場合に
前記タイミング信号配線層をタイミング信号以外の論理
信号用の配線として用いることができ、配線の有効利用
を実現できる効果を有するものである。
【図面の簡単な説明】
第１図および第２図は本発明の多層配線基板の断面図で
ある。

Claims (1)

    【特許請求の範囲】
  1. （１）載置される論理集積回路の種類によらず一定の配
    線パターンでタイミング信号を分配するタイミング信号
    配線層と、このタイミング信号以外の論理信号を分配す
    る論理信号配線層とを含む多層配線基板において、前記
    タイミング信号配線層の両端をそれぞれ前記論理信号配
    線層を経由して論理集積回路の端子に接続したことを特
    徴とする多層配線基板。
JP61213007A 1986-09-10 1986-09-10 多層配線基板 Pending JPS6369258A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61213007A JPS6369258A (ja) 1986-09-10 1986-09-10 多層配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61213007A JPS6369258A (ja) 1986-09-10 1986-09-10 多層配線基板

Publications (1)

Publication Number Publication Date
JPS6369258A true JPS6369258A (ja) 1988-03-29

Family

ID=16631945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61213007A Pending JPS6369258A (ja) 1986-09-10 1986-09-10 多層配線基板

Country Status (1)

Country Link
JP (1) JPS6369258A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5444297A (en) * 1992-06-17 1995-08-22 Mitsubishi Denki Kabushiki Kaisha Noise resistant semiconductor power module
US6825553B2 (en) * 2002-08-27 2004-11-30 Micron Technology, Inc. Multichip wafer level packages and computing systems incorporating same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5444297A (en) * 1992-06-17 1995-08-22 Mitsubishi Denki Kabushiki Kaisha Noise resistant semiconductor power module
US6825553B2 (en) * 2002-08-27 2004-11-30 Micron Technology, Inc. Multichip wafer level packages and computing systems incorporating same
US6964881B2 (en) 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US7087992B2 (en) 2002-08-27 2006-08-08 Micron Technology, Inc. Multichip wafer level packages and computing systems incorporating same
US7485562B2 (en) 2002-08-27 2009-02-03 Micron Technology, Inc. Method of making multichip wafer level packages and computing systems incorporating same

Similar Documents

Publication Publication Date Title
JP2000307005A (ja) 半導体集積回路およびプリント配線基板ならびに電子機器
US5095407A (en) Double-sided memory board
JPH09223861A (ja) 半導体集積回路及びプリント配線基板
JP3554886B2 (ja) 配線基板
JPS616846A (ja) コンデンサ付プラグインパツケ−ジ
JPS6369258A (ja) 多層配線基板
JP2664485B2 (ja) セラミック多層配線板
JPH06310827A (ja) 表面実装部品配置構造
JPH03209795A (ja) 多層プリント基板
JP2646710B2 (ja) Ｓｏｐ型ｓｍｄの両面実装プリント板
JPS62133743A (ja) 多層配線基板
JP2819775B2 (ja) 混成集積回路装置
JP2515755B2 (ja) 半導体装置
JP3184090B2 (ja) 集積回路搭載用基板
JP3833298B2 (ja) 表面実装素子用ユニバーサル基板
JPH03233991A (ja) プリント配線板
JPS582091A (ja) 印刷配線基板
JPH08186196A (ja) 半導体装置の実装構造
JPH0429585Y2 (ja)
JPH08241935A (ja) 多層回路基板
JP2568044Y2 (ja) 電子部品
JPH08203712A (ja) 信号終端用デバイス
JPH08779Y2 (ja) 多層プリント板
JPH0347259Y2 (ja)
JPH01114003A (ja) 抵抗チップ