JPS6369258A - 多層配線基板 - Google Patents
多層配線基板Info
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- JPS6369258A JPS6369258A JP61213007A JP21300786A JPS6369258A JP S6369258 A JPS6369258 A JP S6369258A JP 61213007 A JP61213007 A JP 61213007A JP 21300786 A JP21300786 A JP 21300786A JP S6369258 A JPS6369258 A JP S6369258A
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- Japan
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- layer
- logic
- timing signal
- conductor
- integrated circuit
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Links
- 239000000758 substrate Substances 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 abstract description 52
- 239000004020 conductor Substances 0.000 abstract description 21
- 239000000919 ceramic Substances 0.000 abstract description 4
- 239000002344 surface layer Substances 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線基板の構造に関し、特に信号配線層の
構造に関する。
構造に関する。
従来、この種の多層配線基板を電子計算機などの論理回
路に使用するときは、論理集積回路のクロック信号や、
メモリ集積回路の書込パルス信号などのようなタイミン
グ信号を分配する必要があるが、これらのタイミング信
号を伝送する配線層は、他の一般論理信号の配線層と分
離すれば、タイミング信号が他の論理信号の動作によっ
て発生するノイズの影響を受けて精度が悪化することを
避けることが可能である。
路に使用するときは、論理集積回路のクロック信号や、
メモリ集積回路の書込パルス信号などのようなタイミン
グ信号を分配する必要があるが、これらのタイミング信
号を伝送する配線層は、他の一般論理信号の配線層と分
離すれば、タイミング信号が他の論理信号の動作によっ
て発生するノイズの影響を受けて精度が悪化することを
避けることが可能である。
しかし上述した多層配線基板のタイミング信号層は、大
型電子計算機など大量の多層配線基板を使用する装置に
おいては、多層配線基板の種類毎に違った配線パターン
を準備する必要があり、多くの露光用マスクを準備しな
ければならないが。
型電子計算機など大量の多層配線基板を使用する装置に
おいては、多層配線基板の種類毎に違った配線パターン
を準備する必要があり、多くの露光用マスクを準備しな
ければならないが。
多くの露光用マスクを準備するのは製造上コスト高とな
り、好ましくない。
り、好ましくない。
従って、このようなタイミング信号配線層の配線パター
ンは、必要な配線をすべて収容した1種類のパターンを
準備し、すべての多層配線基板で共通のマスクが使用で
きることが望ましい、ところが、これらのタイミング信
号配線層を配線しておくと、タイミング信号が必要でな
い集積回路を使用する場合においても、タイミング信号
配線層は配線されているため、タイミング信号配線層が
配線された集積回路の端子は他の論理信号端子として使
用することができない。特にメモリ集積回路を多数搭載
する多層配線基板においては書込パルス入力用の端子を
多数使用するため、これらがすべて他の論理信号配線と
して使用できないという欠点がある。
ンは、必要な配線をすべて収容した1種類のパターンを
準備し、すべての多層配線基板で共通のマスクが使用で
きることが望ましい、ところが、これらのタイミング信
号配線層を配線しておくと、タイミング信号が必要でな
い集積回路を使用する場合においても、タイミング信号
配線層は配線されているため、タイミング信号配線層が
配線された集積回路の端子は他の論理信号端子として使
用することができない。特にメモリ集積回路を多数搭載
する多層配線基板においては書込パルス入力用の端子を
多数使用するため、これらがすべて他の論理信号配線と
して使用できないという欠点がある。
本発明の目的は配線の有効利用を図る多層配線基板を提
供することにある。
供することにある。
本発明は載置される論理集積回路の種類によらず一定の
配線パターンでタイミング信号を分配するタイミング信
号配線層と、このタイミング信号以外の論理信号を分配
する論理信号配線層とを含む多層配線基板において、前
記タイミング信号配線層の両端をそれぞれ前記論理信号
配線層を経由して論理集積回路の端子に接続したことを
特徴とする多層配線基板である。
配線パターンでタイミング信号を分配するタイミング信
号配線層と、このタイミング信号以外の論理信号を分配
する論理信号配線層とを含む多層配線基板において、前
記タイミング信号配線層の両端をそれぞれ前記論理信号
配線層を経由して論理集積回路の端子に接続したことを
特徴とする多層配線基板である。
次に本発明の実施例について図面を参照して説明する。
(実施例1)
第1図は本発明の実施例1を示す多層配線基板の断面図
である。第1図において、多層配線基板11は、内部に
導体13が埋め込まれたセラミック基板12と、このセ
ラミック基板12上に積層された導体層21〜26およ
びこれらの導体層の間を絶縁する絶縁層31からなり、
この多層配線基板11の表面には論理集積回路41がリ
ード51により接続され、裏面には外部信号等との接続
のための人出カ端子71がろう付けされている。
である。第1図において、多層配線基板11は、内部に
導体13が埋め込まれたセラミック基板12と、このセ
ラミック基板12上に積層された導体層21〜26およ
びこれらの導体層の間を絶縁する絶縁層31からなり、
この多層配線基板11の表面には論理集積回路41がリ
ード51により接続され、裏面には外部信号等との接続
のための人出カ端子71がろう付けされている。
ここで、上記導体層21〜26について更に説明すると
、導体層21はセラミック基板の内部導体13と多層配
線部を接続するための電極層、導体層22および23は
一般の論理信号配線層、導体層24は導体層22 、2
3で発生するノイズ信号をしゃへいするための接地層、
導体層25は多くの多層配線基板に共通に使用できるよ
うに、タイミング信号配線を備えたタイミング信号層、
導体層26は論理集積回路41を取付ける電極を備えた
表面層である。第1図においては論理集積回路41のリ
ード51はタイミング信号配線64には接続されず、一
般の論理信号に使用される状態を示している。タイミン
グ信号配線64の端部は層間接続用バイアホール65シ
こよって導体層23」二の配線用パッド62に接続され
ており。
、導体層21はセラミック基板の内部導体13と多層配
線部を接続するための電極層、導体層22および23は
一般の論理信号配線層、導体層24は導体層22 、2
3で発生するノイズ信号をしゃへいするための接地層、
導体層25は多くの多層配線基板に共通に使用できるよ
うに、タイミング信号配線を備えたタイミング信号層、
導体層26は論理集積回路41を取付ける電極を備えた
表面層である。第1図においては論理集積回路41のリ
ード51はタイミング信号配線64には接続されず、一
般の論理信号に使用される状態を示している。タイミン
グ信号配線64の端部は層間接続用バイアホール65シ
こよって導体層23」二の配線用パッド62に接続され
ており。
論理集積回路41のリード51からも接続用バイアホー
ルを通って導体層23の配線用パッド61に接続されて
いるが、パッド61と62の間は接続されず、パッド6
1は一般の論理信号として導体層23 、22内で他の
集積回路のリード等へ接続され、パッド62はどこへも
接続されない状態となる。
ルを通って導体層23の配線用パッド61に接続されて
いるが、パッド61と62の間は接続されず、パッド6
1は一般の論理信号として導体層23 、22内で他の
集積回路のリード等へ接続され、パッド62はどこへも
接続されない状態となる。
(実施例2)
第2図は配線用パッド61と62の間を接続配線63で
接続した状態を示している9このように接続することに
より、集積回路41のリード51はタイミング信号配線
64と導体層23を経由して接続され、リード51はタ
イミング信号端子として使用でき、導体層25は論理信
号配線の種類にかかわらず常に同一の配線パターンが使
用可能となる。
接続した状態を示している9このように接続することに
より、集積回路41のリード51はタイミング信号配線
64と導体層23を経由して接続され、リード51はタ
イミング信号端子として使用でき、導体層25は論理信
号配線の種類にかかわらず常に同一の配線パターンが使
用可能となる。
第1図および第2図の実施例において一般の論理信号配
線層22 、23は接地層24の下側に、タイミング信
号層25は接地層24の上側に配置されているが、これ
らの位置関係は必要に応じて逆転させることも可能であ
る。
線層22 、23は接地層24の下側に、タイミング信
号層25は接地層24の上側に配置されているが、これ
らの位置関係は必要に応じて逆転させることも可能であ
る。
本発明は以上説明したように、タイミング信号配線層は
論理信号配線層を経由して論理集積回路の端子に接続し
であるため、タイミング信号が不要な集積回路の場合に
前記タイミング信号配線層をタイミング信号以外の論理
信号用の配線として用いることができ、配線の有効利用
を実現できる効果を有するものである。
論理信号配線層を経由して論理集積回路の端子に接続し
であるため、タイミング信号が不要な集積回路の場合に
前記タイミング信号配線層をタイミング信号以外の論理
信号用の配線として用いることができ、配線の有効利用
を実現できる効果を有するものである。
第1図および第2図は本発明の多層配線基板の断面図で
ある。
ある。
Claims (1)
- (1)載置される論理集積回路の種類によらず一定の配
線パターンでタイミング信号を分配するタイミング信号
配線層と、このタイミング信号以外の論理信号を分配す
る論理信号配線層とを含む多層配線基板において、前記
タイミング信号配線層の両端をそれぞれ前記論理信号配
線層を経由して論理集積回路の端子に接続したことを特
徴とする多層配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61213007A JPS6369258A (ja) | 1986-09-10 | 1986-09-10 | 多層配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61213007A JPS6369258A (ja) | 1986-09-10 | 1986-09-10 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6369258A true JPS6369258A (ja) | 1988-03-29 |
Family
ID=16631945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61213007A Pending JPS6369258A (ja) | 1986-09-10 | 1986-09-10 | 多層配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6369258A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5089880A (en) * | 1989-06-07 | 1992-02-18 | Amdahl Corporation | Pressurized interconnection system for semiconductor chips |
US5444297A (en) * | 1992-06-17 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Noise resistant semiconductor power module |
US6825553B2 (en) * | 2002-08-27 | 2004-11-30 | Micron Technology, Inc. | Multichip wafer level packages and computing systems incorporating same |
-
1986
- 1986-09-10 JP JP61213007A patent/JPS6369258A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5089880A (en) * | 1989-06-07 | 1992-02-18 | Amdahl Corporation | Pressurized interconnection system for semiconductor chips |
US5444297A (en) * | 1992-06-17 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Noise resistant semiconductor power module |
US6825553B2 (en) * | 2002-08-27 | 2004-11-30 | Micron Technology, Inc. | Multichip wafer level packages and computing systems incorporating same |
US6964881B2 (en) | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
US7087992B2 (en) | 2002-08-27 | 2006-08-08 | Micron Technology, Inc. | Multichip wafer level packages and computing systems incorporating same |
US7485562B2 (en) | 2002-08-27 | 2009-02-03 | Micron Technology, Inc. | Method of making multichip wafer level packages and computing systems incorporating same |
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