JPS6367396B2 - - Google Patents
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- JPS6367396B2 JPS6367396B2 JP55050365A JP5036580A JPS6367396B2 JP S6367396 B2 JPS6367396 B2 JP S6367396B2 JP 55050365 A JP55050365 A JP 55050365A JP 5036580 A JP5036580 A JP 5036580A JP S6367396 B2 JPS6367396 B2 JP S6367396B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
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Description
【発明の詳細な説明】
この発明は、テレビジヨン受像機における映像
中間周波増幅信号の検波を行なう擬似同期検波回
路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pseudo-synchronous detection circuit for detecting a video intermediate frequency amplified signal in a television receiver.
従来、テレビジヨン受像機における上記擬似同
期検波回路として、第１図に示すような回路が用
いられている。 Conventionally, a circuit as shown in FIG. 1 has been used as the pseudo-synchronous detection circuit in a television receiver.
この回路の主要部は、差動トランジスタQ1，
Q2のコレクタに、差動スイツチングトランジス
タQ5，Q6及びQ7，Q8をカスケード接続して構成
された平衡差動型の掛算回路と、差動増幅トラン
ジスタQ3，Q4の負荷回路にタンク回路Ｌ，Ｃを
設けてキヤリア信号を取り出す同調増幅回路と、
この同調増幅回路の出力に設けられ、トランジス
タQ9，Q10で構成されたエミツタフオロワ回路と
を具備し、上記差動増幅トランジスタQ1，Q3及
びQ2，Q4のベースに接続される回路端子T1，T2
に映像中間周波増幅出力信号VINを印加し、上記
同調増幅回路で取り出したキヤリア信号を上記エ
ミツタフオロワ回路を介して所定の差動スイツチ
ングトランジスタQ5〜Q8のベースに入力するも
のとして、上記差動スイツチングトランジスタ
Q5〜Q8の対応するコレクタに接続された回路端
子T3，T4から複合映像信号を得るものである。 The main parts of this circuit are differential transistors Q 1 ,
A balanced differential multiplication circuit configured by cascading differential switching transistors Q 5 , Q 6 and Q 7 , Q 8 is connected to the collector of Q 2 , and a load of differential amplification transistors Q 3 and Q 4 is connected to the collector of Q 2. a tuned amplifier circuit that provides tank circuits L and C in the circuit and extracts a carrier signal;
A circuit provided at the output of the tuned amplifier circuit, comprising an emitter follower circuit composed of transistors Q 9 and Q 10 , and connected to the bases of the differential amplifier transistors Q 1 , Q 3 and Q 2 , Q 4 . Terminals T 1 , T 2
Assume that the video intermediate frequency amplified output signal V IN is applied to the above-mentioned circuit, and the carrier signal extracted by the above-mentioned tuned amplifier circuit is inputted to the bases of predetermined differential switching transistors Q 5 to Q 8 via the above-mentioned emitter follower circuit. differential switching transistor
A composite video signal is obtained from circuit terminals T3 and T4 connected to the corresponding collectors of Q5 to Q8 .
上記同調増幅回路の出力に設けられたエミツタ
フオロワ回路は、タンク回路の選択度を高く保つ
ためのものであるが、このエミツタフオロワ回路
の付加により、掛算回路におけるスイツチング信
号としてのキヤリア信号が映像中間周波増幅信号
に対して位相遅れを生じるものとなる。そこで、
この位相補償のために、上記映像中間周波信号の
増幅を行なう増幅トランジスタQ1，Q2のベース
に抵抗R1，R2を挿入するものであつた。 The emitter follower circuit provided at the output of the above-mentioned tuned amplifier circuit is to maintain high selectivity of the tank circuit, but by adding this emitter follower circuit, the carrier signal as a switching signal in the multiplication circuit is amplified by video intermediate frequency. This results in a phase delay with respect to the signal. Therefore,
For this phase compensation, resistors R 1 and R 2 were inserted into the bases of amplifying transistors Q 1 and Q 2 that amplified the video intermediate frequency signal.
しかし、エミツタフオロワ回路を構成するトラ
ンジスタQ9，Q10のベース抵抗rbb及びトランジシ
ヨン周波数Tのバラツキにより、エミツタフオロ
ワ回路における遅延時間にバラツキが生じるた
め、上記位相補償回路では十分な位相補償を行な
うことができない。特に、モノリシツク半導体集
積回路にあつては、抵抗R1，R2のバラツキも大
きいこと、及び抵抗R1，R2のバラツキと上記エ
ミツタフオロワ回路における遅延時間のバラツキ
が無関係に生じるため、十分な位相合せが期待で
きない。 However, due to variations in the base resistance r bb and transition frequency T of the transistors Q 9 and Q 10 that constitute the emitter follower circuit, variations occur in the delay time in the emitter follower circuit, so it is necessary to perform sufficient phase compensation in the above phase compensation circuit. I can't. In particular, in the case of monolithic semiconductor integrated circuits, there are large variations in the resistances R 1 and R 2 , and variations in the resistors R 1 and R 2 occur independently of variations in the delay time in the emitter follower circuit. I can't hope for a match.
この発明の目的とするところは、掛算回路にお
ける両入力信号の位相ずれを軽減した擬似同期検
波回路を提供するためになされた。 An object of the present invention is to provide a pseudo synchronous detection circuit that reduces the phase shift between both input signals in a multiplication circuit.
この発明は、同調増幅回路の出力に設けられた
エミツタフオロワと同様なエミツタフオロワ回路
を掛算回路を構成する増幅回路の入力に設けるよ
うにするものである。 In this invention, an emitter follower circuit similar to the emitter follower provided at the output of the tuned amplifier circuit is provided at the input of the amplifier circuit constituting the multiplication circuit.
以下、この発明の実施例とともに詳細に説明す
る。 Hereinafter, this invention will be described in detail along with embodiments.
第２図は、この発明の基本的一実施例を示す回
路図である。 FIG. 2 is a circuit diagram showing a basic embodiment of the present invention.
この回路の主要部は、平衡差動型の掛算回路と
同調増幅回路とにより構成されるものである。 The main part of this circuit is composed of a balanced differential multiplication circuit and a tuned amplifier circuit.
上記平衡差動型の掛算回路は、エミツタ抵抗
R3，R4を介して共通接続された差動増幅トラン
ジスタQ1，Q2と、上記エミツタ抵抗R3，R4の接
続点と接地電位端子OVとの間に設けられた定電
流回路I01と、上記増幅トランジスタQ1，Q2のコ
レクタにエミツタが共通にそれぞれ接続された差
動スイツチングトランジスタQ5，Q6及びQ7，Q8
と、上記差動スイツチングトランジスタQ5，Q8
及びQ6，Q7の共通接続されたコレクタにそれぞ
れ設けられた負荷抵抗R9，R10とを具備し、上記
差動スイツチングトランジスタQ5，Q7及びQ6，
Q8のベースをそれぞれ共通接続するものである。 The above balanced differential type multiplier circuit has an emitter resistance
A constant current circuit I is provided between the connection point of the differential amplification transistors Q 1 and Q 2 commonly connected via R 3 and R 4 and the emitter resistors R 3 and R 4 and the ground potential terminal OV. 01 , and differential switching transistors Q 5 , Q 6 and Q 7 , Q 8 whose emitters are commonly connected to the collectors of the amplification transistors Q 1 and Q 2 , respectively.
and the above differential switching transistors Q 5 , Q 8
and load resistors R 9 and R 10 provided at the commonly connected collectors of Q 6 and Q 7 , respectively, and the differential switching transistors Q 5 , Q 7 and Q 6 ,
This is to connect the bases of Q 8 in common.
同調増幅回路は、共通エミツタ端子と接地電位
端子OVとの間に定電流回路I02が設けられた差動
増幅トランジスタQ3，Q4と、この差動増幅トラ
ンジスタQ3，Q4のコレクタにそれぞれ設けられ
たコレクタ抵抗R5，R6と、端子P1，P2を介して
上記トランジスタQ3，Q4のコレクタ間に設けら
れ、コイルＬとコンデンサＣとで構成されたタン
ク回路とにより構成されるものである。 The tuned amplifier circuit consists of differential amplifier transistors Q 3 and Q 4 in which a constant current circuit I 02 is provided between the common emitter terminal and the ground potential terminal OV, and the collectors of the differential amplifier transistors Q 3 and Q 4 . By collector resistors R 5 and R 6 provided respectively, and a tank circuit provided between the collectors of the transistors Q 3 and Q 4 via terminals P 1 and P 2 and constituted by a coil L and a capacitor C. It is composed of
上記同調増幅回路を構成する差動増幅トランジ
スタQ3，Q4のベースは、回路端子T1，T2にそれ
ぞれ接続され、映像中間周波増幅出力信号VINが
入力され、この映像中間周波数信号中に含まれる
キヤリア信号（例えば、58.75MHz）を取り出す
ものである。 The bases of differential amplification transistors Q 3 and Q 4 constituting the above-mentioned tuned amplification circuit are connected to circuit terminals T 1 and T 2 respectively, and a video intermediate frequency amplified output signal V IN is input, and the video intermediate frequency signal is This is to extract the carrier signal (for example, 58.75MHz) contained in the .
上記同調増幅回路の出力側にそれぞれ設けら
れ、トランジスタQ9，Q10と抵抗R7，R8とで構成
されたエミツタフオロワ回路は、インピーダンス
変換のためのものであり、タンク回路からみたイ
ンピーダンスを高くすることにより、タンク回路
の選択度を高く保ちつつ、検波動作に必要なキヤ
リア信号に同期したスイツチング信号を出力する
ものである。そして、上記エミツタフオロワ回路
を通して得られたスイツチング信号は、上記掛算
回路を構成する差動スイツチングトランジスタ
Q5，Q7及びQ6，Q8のベースに印加するものであ
る。 The emitter follower circuit, which is provided on the output side of the above-mentioned tuned amplifier circuit and is composed of transistors Q 9 and Q 10 and resistors R 7 and R 8 , is for impedance conversion, and increases the impedance seen from the tank circuit. By doing so, it is possible to maintain high selectivity of the tank circuit while outputting a switching signal synchronized with the carrier signal necessary for the detection operation. Then, the switching signal obtained through the emitter follower circuit is sent to the differential switching transistor constituting the multiplication circuit.
It is applied to the bases of Q 5 , Q 7 and Q 6 , Q 8 .
上記掛算回路を構成する差動増幅トランジスタ
Q1，Q2の入力側には、前記位相補償のために上
記回路端子T1，T2にベースがそれぞれ接続され
たトランジスタQ11，Q12と、エミツタ負荷抵抗
R11，R12とでそれぞれ構成されたエミツタフオ
ロワ回路を設けるものである。 Differential amplification transistors forming the above multiplication circuit
On the input side of Q 1 and Q 2 are transistors Q 11 and Q 12 whose bases are connected to the circuit terminals T 1 and T 2 , respectively, for the phase compensation, and an emitter load resistor.
An emitter follower circuit is provided, each consisting of R 11 and R 12 .
このエミツタフオロワ回路Q11，R11及びQ12，
R12は、上記同調検波回路の出力側に設けられた
エミツタフオロワ回路Q9，R7及びQ10，R8と同様
なトランジスタ、抵抗を用いて構成して、差動ス
イツチングトランジスタQ5〜Q8でスイツチング
される映像中間周波信号中のキヤリア信号と、同
調増幅回路で取り出したスイツチング信号として
のキヤリア信号との位相ずれを補償するものであ
る。 This emitter follower circuit Q 11 , R 11 and Q 12 ,
R 12 is constructed using transistors and resistors similar to those of the emitter follower circuits Q 9 , R 7 and Q 10 , R 8 provided on the output side of the tuned detection circuit, and is connected to differential switching transistors Q 5 to Q. This compensates for the phase shift between the carrier signal in the video intermediate frequency signal switched at 8 and the carrier signal as the switching signal extracted by the tuned amplifier circuit.
以上説明した実施例回路によれば、掛算動作を
行なうスイツチング回路に入力される両信号は、
それぞれ増幅トランジスタとエミツタフオロワ回
路を通して形成されるものであるので、両信号は
同様に位相遅れが生じて、相対的な位相ずれを確
実に補償することができる。 According to the embodiment circuit described above, both signals input to the switching circuit that performs the multiplication operation are
Since both signals are formed through an amplification transistor and an emitter follower circuit, a similar phase lag occurs in both signals, and the relative phase shift can be reliably compensated for.
特に、上記各トランジスタ、抵抗等を同一のモ
ノリシツク半導体集積回路に構成した場合、トラ
ンジスタのベース抵抗、トランジヨン周波数Tの
バラツキが同様に生じるため、上記バラツキが相
殺されることとなり、位相ずれを大幅に軽減した
擬似同期検波回路が得られる。 In particular, when the above transistors, resistors, etc. are configured in the same monolithic semiconductor integrated circuit, variations in the base resistance and transition frequency T of the transistors occur in the same way, so the above variations are canceled out, and the phase shift can be significantly reduced. A reduced pseudo-synchronous detection circuit is obtained.
この発明は、前記実施例に限定されず、例えば
第８図に示すように、前記エミツタフオロワ回路
を構成するトランジスタQ9，Q10及びQ11，Q12の
ベースには、ベース抵抗R13，R14及びR15，R16
をそれぞれ設けるもの、差動スイツチングトラン
ジスタQ5〜Q8のダイナミツクレンジの拡大を図
るため、同調増幅回路のコレクタ抵抗R5，R6と
電源電圧VCCが印加された回路端子T4との間にト
ランジスタQ13を設けて、このトランジスタQ13
のベースに接続された回路端子T6に電源電圧VCC
より低い所定の電圧V1を印加するものとして、
同調増幅回路における出力直流レベルをレベルシ
フトするもの、同調増幅回路の利得を一定に保つ
ため、上記増幅トランジスタQ3，Q4のコレクタ
にカスケード接続されたトランジスタQ14，Q15
を設け、このトランジスタQ14，Q15のベースに
共通に接続された回路端子T7に一定の電圧V2を
印加するもの、さらに、同調増幅回路の出力側に
設けられたエミツタフオロワ回路を構成する負荷
抵抗R7，R8を共通に設けられた定電流回路I03に
接続するもの等の種々の変形を行なうものであつ
てもよい。 The present invention is not limited to the above-mentioned embodiment. For example , as shown in FIG. 8 , base resistors R 13 , R 14 and R 15 , R 16
In order to expand the dynamic range of the differential switching transistors Q 5 to Q 8 , collector resistors R 5 and R 6 of the tuned amplifier circuit and circuit terminal T 4 to which the power supply voltage V CC is applied are connected. A transistor Q 13 is provided between this transistor Q 13
Supply voltage V CC at circuit terminal T 6 connected to the base of
Assuming that a lower predetermined voltage V 1 is applied,
Transistors Q 14 and Q 15 are cascade-connected to the collectors of the amplification transistors Q 3 and Q 4 to level shift the output DC level in the tuned amplifier circuit, and to keep the gain of the tuned amplifier circuit constant.
and applies a constant voltage V 2 to the circuit terminal T 7 commonly connected to the bases of the transistors Q 14 and Q 15 , and further constitutes an emitter follower circuit provided on the output side of the tuned amplifier circuit. Various modifications may be made, such as connecting the load resistors R 7 and R 8 to a common constant current circuit I 03 .
また、検波効率を高めるために平衡差動型の掛
算回路を用いるものであつたが、トランジスタ
Q1，Q5，Q6等一方の掛算回路を用いる本平衡型
の掛算回路を用いるものであつてもよい。 In addition, a balanced differential multiplication circuit was used to increase detection efficiency, but transistor
This balanced type multiplication circuit using one of the multiplication circuits, such as Q 1 , Q 5 , and Q 6 , may be used.
第１図は、従来用いられていた擬似同期検波回
路の一例を示す回路図、第２図は、この発明の基
本的一実施例を示す回路図、第３図は、この発明
の他の一実施例を示す回路図である。
FIG. 1 is a circuit diagram showing an example of a conventionally used pseudo-synchronous detection circuit, FIG. 2 is a circuit diagram showing a basic embodiment of the present invention, and FIG. 3 is a circuit diagram showing another example of the present invention. FIG. 2 is a circuit diagram showing an example.
Claims (1)
れ、キヤリア信号を取り出す同調増幅回路と、上
記同調増幅回路の出力が入力に印加された第１の
エミツタフオロワ回路と、上記映像中間周波増幅
出力信号が入力に印加され、上記第１のエミツタ
フオロワ回路の位相ずれと実質的に等しい位相ず
れを生じさせるために、上記第１のエミツタフオ
ロワ回路とその構成を同一にした第２のエミツタ
フオロワ回路と、上記第１、２エミツタフオロワ
回路の出力が入力に印加された掛算回路とを具備
し、さらに上記同調増幅回路はその入力と出力と
の位相が互いに逆位相の関係にあることを特徴と
する擬似同期検波回路。 ２ 上記同調増幅回路、第１、２のエミツタフオ
ロワ回路及び掛算回路は同一のモノリシツク半導
体集積回路で構成されるとともに、上記同調増幅
回路は差動型増幅回路、上記掛算回路は平衡差動
型増幅回路にて構成されていることを特徴とする
特許請求の範囲第１項記載の擬似同期検波回路。[Scope of Claims] 1. A tuned amplifier circuit to which a video intermediate frequency amplified output signal is applied to its input and takes out a carrier signal, a first emitter follower circuit to which the output of the tuned amplifier circuit is applied to its input, and a first emitter follower circuit to which the output of the tuned amplifier circuit is applied to its input; a second emitter follower circuit having the same configuration as the first emitter follower circuit, to which a frequency amplified output signal is applied to the input to produce a phase shift substantially equal to the phase shift of the first emitter follower circuit; and a multiplier circuit to which the outputs of the first and second emitter follower circuits are applied to the inputs, and the tuned amplifier circuit is further characterized in that the phases of the input and output thereof are in opposite phases to each other. Pseudo synchronous detection circuit. 2 The tuned amplifier circuit, the first and second emitter follower circuits, and the multiplication circuit are constructed of the same monolithic semiconductor integrated circuit, and the tuned amplifier circuit is a differential amplifier circuit, and the multiplication circuit is a balanced differential amplifier circuit. 2. A pseudo synchronous detection circuit according to claim 1, characterized in that the pseudo synchronous detection circuit comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036580A JPS56147571A (en) | 1980-04-18 | 1980-04-18 | Pseudo synchronism detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036580A JPS56147571A (en) | 1980-04-18 | 1980-04-18 | Pseudo synchronism detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147571A JPS56147571A (en) | 1981-11-16 |
| JPS6367396B2 true JPS6367396B2 (en) | 1988-12-26 |
Family
ID=12856856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5036580A Granted JPS56147571A (en) | 1980-04-18 | 1980-04-18 | Pseudo synchronism detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56147571A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128611A (en) * | 1978-03-30 | 1979-10-05 | Sony Corp | Television receiver |
-
1980
- 1980-04-18 JP JP5036580A patent/JPS56147571A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128611A (en) * | 1978-03-30 | 1979-10-05 | Sony Corp | Television receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147571A (en) | 1981-11-16 |
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