JPS6362379A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタ（ＰＥＴ）のソース、ドレイン領
域を形成後、チタン（Ｔｉ）等の高融点金属層を基板全
面に成長し、ソース、ドレイン領域上の高融点金属層に
のみ選択的に窒素（Ｎ２）等の不活性ガスのイオンを注
入した後アニールすると、チタンシリサイド（ＴｉＳｔ
Ｊ等のシリサイド層はゲート上には従来どおりの厚さで
、ソース、ドレイン領域上は注入イオンにより高融点金
属と珪素（Ｓｉ）との固相反応が抑制されて薄く形成す
る。[Detailed Description of the Invention] [Summary] After forming the source and drain regions of a field effect transistor (PET), a high melting point metal layer such as titanium (Ti) is grown on the entire surface of the substrate, and the high melting point metal layer on the source and drain regions is grown. When ions of an inert gas such as nitrogen (N2) are selectively implanted into the metal layer and then annealed, titanium silicide (TiSt
The silicide layer such as J is formed to have the conventional thickness on the gate, and is formed thinly on the source and drain regions by implanting ions to suppress the solid phase reaction between the high melting point metal and silicon (Si).
従って、このようにして形成されたシリサイド層はゲー
ト電極とソース、ドレイン領域の低抵抗化、およびソー
ス、ドレイン領域のシャロー化に寄与することができる
。Therefore, the silicide layer formed in this manner can contribute to lowering the resistance of the gate electrode, source and drain regions, and making the source and drain regions shallower.
本発明は半導体装置の製造方法、とくにゲート電極や、
ソース、ドレイン領域（拡散層領域）の低抵抗化のため
にシリサイド層を用いたＦＥＴ０形成力法に関する。The present invention relates to a method of manufacturing a semiconductor device, particularly a gate electrode,
This invention relates to a FET0 formation method using a silicide layer to lower the resistance of source and drain regions (diffusion layer regions).
ＭＯＳ集積回路を構成するＦＥＴは微細化にともないゲ
ート電極や、ソース、ドレイン領域の低抵抗化が要求さ
れるようになってきた。With the miniaturization of FETs constituting MOS integrated circuits, it has become necessary to reduce the resistance of the gate electrode, source, and drain regions.
そこで、高融点金属とゲート電極を構成する多結晶珪素
（ポリＳｉ）や基板Ｓｉとの固相反応を利用してシリサ
イドを形成することで、自己整合的にゲート電極とソー
ス、ドレイン領域の低抵抗化をはかる技術が注目されて
きた。Therefore, by forming silicide using a solid phase reaction between the high-melting point metal and the polycrystalline silicon (poly-Si) constituting the gate electrode and the substrate Si, the gate electrode, source, and drain regions can be formed in a self-aligned manner. Technologies that create resistance have been attracting attention.
第３図（１１〜（４）は従来例によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＰＥＴの形
成を説明する断面図である。FIGS. 3(11-4) are cross-sectional views illustrating the formation of a PET using silicide layers for the gate electrode, source, and drain regions according to a conventional example.
第３図（１）において、半導体基板１としてｐ−Ｓｔ基
板を用い、ＦＥＴ形成領域を画定し、かつ素子分離を行
うフィールド絶縁層として熱酸化によりＳｉＯ□層２を
形成する。In FIG. 3(1), a p-St substrate is used as the semiconductor substrate 1, and a SiO□ layer 2 is formed by thermal oxidation as a field insulating layer that defines an FET formation region and performs element isolation.
つぎに、素子形成領域上にゲート絶縁層として熱酸化に
よりＳｉＯ□層３を形成する。Next, a SiO□ layer 3 is formed as a gate insulating layer on the element formation region by thermal oxidation.
この上に、通常のりソグラフィを用いてポリＳｉ層より
なるゲート電極４を形成する。Thereon, a gate electrode 4 made of a poly-Si layer is formed using ordinary lithography.
つぎに、ゲート電極４と素子形成部を開口したレジスト
パターン５をマスクにしてｎ型不純物として、例えば砒
素（Ａｓ）、ｅ （Ｐ）等のイオンを注入してｎ型の浅
いソース、ドレイン領域６．７を形成する。Next, using the resist pattern 5 with openings for the gate electrode 4 and the element forming area as a mask, ions such as arsenic (As) and e (P) are implanted as n-type impurities into the n-type shallow source and drain regions. Form 6.7.
第３図（２）において、ゲート電極４を覆って基板全面
に絶縁層として気相成長（ＣＶＤ）によるＳｉＯ□層８
を成長する。In FIG. 3(2), a SiO□ layer 8 is formed by vapor phase growth (CVD) as an insulating layer on the entire surface of the substrate, covering the gate electrode 4.
grow.
第３図（３）において、５ｔＣｈ層８をリアクティブイ
オンエツチング（ＲＩＥ）を用いて垂直方向に優勢な異
方性エツチングし、ゲート電極４のパターン側面にＳｉ
Ｏ□の側壁８−１．８−２を形成する。In FIG. 3(3), the 5tCh layer 8 is anisotropically etched in the vertical direction using reactive ion etching (RIE), and Si is etched on the side surface of the pattern of the gate electrode 4.
Side walls 8-1, 8-2 of O□ are formed.
つぎに、ゲート電極４と、側壁８−１．８−２と、素子
形成部を開口したレジストパターン９とをマスクにして
ｎ型不純物として、例えばＡｓ、 Ｐ等のイオンを注入
してｎ型の深いソース、ドレイン領域１０．１１を形成
する。Next, using the gate electrode 4, the side walls 8-1, 8-2, and the resist pattern 9 with an opening in the element forming area as a mask, ions such as As and P are implanted as n-type impurities to form an n-type impurity. Deep source and drain regions 10 and 11 are formed.
つぎに、レジストパターン９を除去し、ソース、ドレイ
ン領域１０．１１上のＳｉｎ、層３を除去する第３図（
４）において、スパッタ法を用い高融点金属層としてＴ
ｔ層１２（図示していない）を基板全面に被着し、シリ
サイド化アニールを行いゲート電極上と、ソース、ドレ
イン領域上にＴｉＳｉ、 １ｌ１２−１と、１２−２．
１２−３を形成する。Next, the resist pattern 9 is removed, and the Sin layer 3 on the source and drain regions 10 and 11 is removed (see FIG.
In 4), T is formed as a high melting point metal layer using a sputtering method.
A t layer 12 (not shown) is deposited on the entire surface of the substrate, and silicidation annealing is performed to form TiSi, 1l12-1, 1112-1, 12-2. on the gate electrode and on the source and drain regions.
Form 12-3.
つぎに、未反応Ｔｉ層１２をウェットエツチングにより
除去する。Next, the unreacted Ti layer 12 is removed by wet etching.
この後は通常の工程により、この上に層間絶縁層を形成
し、集積回路を形成する。Thereafter, an interlayer insulating layer is formed thereon by normal steps to form an integrated circuit.
従って、このようにして形成されたシリサイド層はゲー
ト電極と、ソース、ドレイン領域の低抵抗化に有効であ
るが、ソース、ドレイン領域はＳｔがシリサイド化反応
に消費されるため浅く形成することができなくなり、デ
バイスの高速化の要求を充たすソース、ドレイン領域の
シャロー化に逆行することになる。Therefore, the silicide layer formed in this way is effective in reducing the resistance of the gate electrode and the source and drain regions, but the source and drain regions cannot be formed shallowly because St is consumed in the silicidation reaction. This goes against the trend of making the source and drain regions shallower, which satisfies the demand for higher speed devices.
上記問題点の解決は、一導電型半導体基板上に被着した
絶縁層上にゲート電極を形成し、該ゲート電極をマスク
にして基板内に他導電型不純物イオンを注入してソース
、ドレイン領域を形成する工程と、
該ゲート電極を覆って高融点金属層を被着し、該ソース
、ドレイン領域上の咳高融点金属層に選択的に不活性ガ
スのイオンを注入し、アニールにより該高融点金属層を
シリサイド化する工程とを含む半導体装置の製造方法に
より達成される。To solve the above problem, a gate electrode is formed on an insulating layer deposited on a semiconductor substrate of one conductivity type, and impurity ions of another conductivity type are implanted into the substrate using the gate electrode as a mask to form the source and drain regions. forming a high melting point metal layer covering the gate electrode, selectively implanting inert gas ions into the high melting point metal layer on the source and drain regions, and removing the high melting point metal layer by annealing. This is achieved by a method for manufacturing a semiconductor device including a step of siliciding a melting point metal layer.
とくに、前記不活性ガスのイオン注入を絶縁層を介して
行うことにより、薄い高融点金属層に効率よくイオン注
入ができ、薄いシリサイド層の形成が可能となる。In particular, by performing ion implantation of the inert gas through the insulating layer, ions can be efficiently implanted into a thin high-melting point metal layer, and a thin silicide layer can be formed.
〔作用〕
本発明は高融点金属層に選択的に不活性ガスのイオンを
注入することによりこの部分のシリサイド化の固相反応
を抑制することを利用して、ソース、ドレイン領域の低
抵抗化とシャロー化を両立させるものである。[Function] The present invention suppresses the solid phase reaction of silicidation in this region by selectively implanting inert gas ions into the high melting point metal layer, thereby reducing the resistance of the source and drain regions. This makes it possible to achieve both shallow water and shallow water.
また、不活性ガスのイオン注入を絶縁層を介して行い、
絶縁層と薄い高融点金属層の界面を狙って（注入イオン
の深さ方向の分布が界面で最大になるように）イオン注
入することにより、薄いシリサイド層の形成が可能とな
る。In addition, inert gas ion implantation is performed through the insulating layer,
A thin silicide layer can be formed by implanting ions aiming at the interface between the insulating layer and the thin high-melting point metal layer (so that the distribution of implanted ions in the depth direction is maximized at the interface).
第２図（１）〜（３）にシリサイドの形成（金属−Ｓｔ
の固相反応）を説明する断面図である。Figure 2 (1) to (3) shows the formation of silicide (metal-St
FIG.
第２図（１）は従来例の固相反応を示し、図において、
Ｓｉ ２１上に金属層２２を成長し、アニールするとシ
リサイド層２３が形成され、この場合は反応阻止層がな
いためシリサイド層は厚くなり、界面内の反応の不均一
に基づいてＳｔ−シリサイドの界面はうねる。Figure 2 (1) shows a conventional solid-phase reaction, and in the figure,
When a metal layer 22 is grown on Si 21 and annealed, a silicide layer 23 is formed. In this case, there is no reaction blocking layer, so the silicide layer is thicker, and the St-silicide interface is thicker due to the non-uniformity of the reaction within the interface. It undulates.
第２図（２）はＩＴＭ（Ｉｏｎ ｉｍｐｌａｎｔａｔｉ
ｏｎ Ｔｈｒｏｕｇｈ Ｍｅ−ｔａｌ）による固相反応
を示し、図において、Ｓｉ ２１上に金属１ｉ２２を成
長し、Ｓｉ−金属の界面を狙って不活性ガスをイオン注
入し、アニールするとシリよりイオンミキシングが行わ
れるため反応は均一に進行し、Ｓｉ−シリサイドの界面
はうねることなく安定化するが、シリサイド層は厚くな
る。Figure 2 (2) shows ITM (Ion implant
In the figure, metal 1i22 is grown on Si21, inert gas is ion-implanted aiming at the Si-metal interface, and annealing causes ion mixing to occur from the silicon. Because of this, the reaction proceeds uniformly and the Si-silicide interface is stabilized without waviness, but the silicide layer becomes thicker.
第２図（３）は本発明の実施例による固相反応を示し、
図において、Ｓｔ ２１上に金属層２２と絶縁ＦＪ２４
を成長し、金属−絶縁層の界面を狙って不活性ガスをイ
オン注入し、アニールするとシリサイド層２３が形成さ
れ、この場合はシリサイド層は薄く、Ｓｉ−シリサイド
の界面はうねることなく安定化する。FIG. 2(3) shows a solid phase reaction according to an embodiment of the present invention,
In the figure, a metal layer 22 and an insulating FJ 24 on St 21
is grown, inert gas is ion-implanted targeting the metal-insulating layer interface, and annealing forms a silicide layer 23. In this case, the silicide layer is thin and the Si-silicide interface is stabilized without waviness. .
第１図（１）〜（５）は本発明によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図である。FIGS. 1(1) to 1(5) are cross-sectional views illustrating the formation of an FET using silicide layers for the gate electrode, source, and drain regions according to the present invention.
第１図（１）において、半導体基板１としてｐ−Ｓｉ基
板を用い、フィールド絶縁層として熱酸化により５１０
ｗ層２を形成する。In FIG. 1 (1), a p-Si substrate is used as the semiconductor substrate 1, and a 510-diameter film is formed by thermal oxidation as a field insulating layer.
Form W layer 2.
つぎに、素子形成領域上にゲート絶縁層とじて熱酸化に
より厚さ２００〜３００人のＳｉＯ□層３を形成し、こ
の上に厚さ３０００〜５０００人のポリＳｉ層よりなる
ゲート電極４を形成する。Next, a SiO□ layer 3 with a thickness of 200 to 300 layers is formed as a gate insulating layer on the element formation region by thermal oxidation, and a gate electrode 4 made of a poly-Si layer with a thickness of 3000 to 5000 layers is formed on this. Form.
つぎに、ゲート電極４と素子形成部を開口したレジスト
パターン５をマスクにしてｎ型不純物のイオンを注入し
てｎ型の浅いソース、ドレイン領域６．７を形成する。Next, n-type impurity ions are implanted using the resist pattern 5 with openings for the gate electrode 4 and the element forming portion as a mask to form n-type shallow source and drain regions 6.7.
イオンの注入条件は、Ａｓイオン、エネルギ７０ＫｅＶ
％ ドーズ３ｔＩＥ１３ （Ｉ Ｘ １０” ｃｍ
−ｚ）である。Ion implantation conditions were As ions, energy 70KeV.
% Dose 3tIE13 (I x 10” cm
−z).
第１図（２）において、ゲート電極４を覆って基板全面
に絶縁層として厚さ２５００〜４０００人のＣＶＤ−５
ｉ０２層８を成長する。In FIG. 1 (2), a CVD-5 film with a thickness of 2,500 to 4,000 layers is formed as an insulating layer over the entire surface of the substrate, covering the gate electrode 4.
Grow i02 layer 8.
ＣＶＤ−５ｉＯ□の成長は、反応ガスとしてＳｉＨ＊
＋ Ｎｏ ＋ １％Ａｒを用い、これをＱ、５ Ｔｏｒ
ｒに減圧して４２５℃で熱分解して行う。CVD-5iO□ was grown using SiH* as a reaction gas.
+ No + 1% Ar, Q, 5 Tor
This is carried out by thermal decomposition at 425° C. under reduced pressure to r.
第１図（３）において、ＳｉＯ□層８をＲＩＨによる垂
直方向に優勢な異方性エツチングし、ゲート電極４のパ
ターン側面にＳｉＯ□の側壁８−１．８−２を形成する
。In FIG. 1(3), the SiO□ layer 8 is anisotropically etched in the vertical direction by RIH to form SiO□ sidewalls 8-1, 8-2 on the side surfaces of the gate electrode 4 pattern.
ＲＩＢは、反応ガスとしてＣ）ＩＦ３＋ＣＦ４を用い、
これを０．２ Ｔｏｒｒに減圧して周波数１３．５６Ｍ
Ｈｚの電力を基板光たり５５０Ｗ加えて行う。RIB uses C) IF3+CF4 as a reaction gas,
This was reduced to 0.2 Torr and the frequency was 13.56M.
This is done by applying 550W of Hz power to the substrate light.
つぎに、ゲート電極４と、側壁８−１．８−２と、素子
形成部を開口したレジストパターン９とをマスクにして
ｎ型不純物として、例えばＡＳ％ Ｐ等のイオンを注入
してｎ型の深いソース、ドレイン領域１０．１１を形成
する。Next, using the gate electrode 4, the side walls 8-1, 8-2, and the resist pattern 9 with an opening in the element forming area as a mask, ions such as AS%P are implanted as an n-type impurity to form an n-type impurity. Deep source and drain regions 10 and 11 are formed.
イオンの注入条件は、Ａｓイオン、エネルギ７０ＫｅＶ
、ドーズ量４Ｅ１５である。Ion implantation conditions were As ions, energy 70KeV.
, the dose amount is 4E15.
つぎに、レジストパターン９を除去し、ソース、ドレイ
ン領域１０．１１上のＳｉＯ□層３を除去する第１図（
４）において、ＤＣマグネトロンスパッタ法を用い高融
点金属層として厚さ６００〜１０００人のＴｉ１１２を
基板全面に被着する。Next, the resist pattern 9 is removed, and the SiO□ layer 3 on the source and drain regions 10 and 11 is removed (see FIG.
In 4), a high melting point metal layer of Ti 112 with a thickness of 600 to 1000 thick is deposited on the entire surface of the substrate using a DC magnetron sputtering method.
つぎに、絶縁層として厚さ１５００人〇ＣＶＤ−５ｉＯ
□層１３を基板全面に成長する。Next, as an insulating layer, a thickness of 1,500 CVD-5iO
□Layer 13 is grown over the entire surface of the substrate.
この層は、次工程の不活性ガスのイオン注入の際のビー
ム電流をかせぐためのスルー酸化膜である。This layer is a through oxide film for generating beam current during the next step of ion implantation of inert gas.
つぎに、この上に、ゲート電極の幅より大きめの厚さ１
〜１．５μｍのレジストパターン１４を形成する。Next, on top of this, add a layer with a thickness of 1 larger than the width of the gate electrode.
A resist pattern 14 of ~1.5 μm is formed.
このレジストパターン１４の位置ずれは側壁骨だけ許せ
る。This displacement of the resist pattern 14 can only be tolerated by the side wall bone.
つぎに、レジストパターン１４をマスクにして窒素イオ
ン（Ｎ゛）を注入する。Next, nitrogen ions (N') are implanted using the resist pattern 14 as a mask.
Ｎ＋イオン注入条件は、エネルギ７０ ＫｅＶ 、ドー
ズｉｔ ５Ｅ１６〜ＩＥ１７で、深さ方向のＮｏの分布
の中心はＴｉＪｉｉ１２とＣＶＤ−５ｉＯ□層１３の界
面にくるようにする。The N+ ion implantation conditions are an energy of 70 KeV and a dose of 5E16 to IE17, so that the center of the No distribution in the depth direction is located at the interface between the TiJii 12 and the CVD-5iO□ layer 13.
この程度のドーズ量では、窒化チタン（ＴｉＮ）は形成
されない。Titanium nitride (TiN) is not formed at this level of dose.
つぎに、レジストパターン１４除去する。Next, the resist pattern 14 is removed.
第１図（５）において、シリサイド化アニールを行いゲ
ート電極上と、ソース、ドレイン領域上に厚さ２０００
人のＴｉＳｉｘ層１２−１ と、これより薄い厚さ８０
０人の１２−２Ａ、１２−３Ａを形成する（各厚さはＴ
ｉｊｇ１２の厚さが８００人の場合に対応する）。In FIG. 1 (5), silicidation annealing is performed to a thickness of 2000 mm on the gate electrode and on the source and drain regions.
Human TiSix layer 12-1 and a thinner thickness 80
Form 0 persons 12-2A and 12-3A (each thickness is T
(corresponds to the case where the thickness of ijg12 is 800 people).
シリサイド化アニールの条件は、Ｎ２、またはＡｒ中で
６５０〜７００℃で行う２０〜６０秒のラビッドアニー
ルである。The conditions for silicidation annealing are 20 to 60 second rapid annealing performed at 650 to 700° C. in N2 or Ar.
つぎに、ＲＩＢ全面エツチングによりスルー酸化膜（７
） ＣＶ Ｄ −Ｓ ｉ Ｏｚ Ｎ １３を除去する。Next, the through oxide film (7
) Remove CV D -S i Oz N 13.
つぎに、未反応Ｔｉ層１２をウェットエツチングにより
除去する。Next, the unreacted Ti layer 12 is removed by wet etching.
ウェットエツチングは、エッチャントとしてｌＨ３Ｏ□
＋Ｉ ＮＨ＃０）１＋５ ＨｚＯを用い、６０℃で８０
秒間行う。Wet etching uses lH3O□ as an etchant.
+INH#0)1+5 HzO at 60°C for 80
Do it for seconds.
つぎに、低抵抗化アニールを行う。Next, resistance lowering annealing is performed.
その条件は、Ｎ２中で８００〜９００℃で１０〜３０秒
である。The conditions are 800-900° C. for 10-30 seconds in N2.
この後は通常の工程により、この上に眉間絶縁層を形成
し、集積回路を形成する。Thereafter, a glabellar insulating layer is formed thereon by a normal process to form an integrated circuit.
実施例では、ｎチャネルＰＥＴについて説明したが、ｐ
チャネルＦＥＴについても同様の効果が得られる。In the examples, n-channel PET was explained, but p
Similar effects can be obtained with channel FETs.
以上詳細に説明したように本発明により形成されたシリ
サイド層は、基板との界面がうねることなく安定化し、
ゲート電極と、ソース、ドレイン領域の低抵抗化に有効
であり、かつソース、ドレイン領域はシャロー化が可能
となる。As explained in detail above, the silicide layer formed according to the present invention has a stable interface with the substrate without waviness, and
This is effective in reducing the resistance of the gate electrode, source and drain regions, and allows the source and drain regions to be made shallow.
従って、デバイスの高速化が達成できる。Therefore, the speed of the device can be increased.
第１図（１）〜（５）は本発明によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図、
第２図（１）〜（３）にシリサイドの形成（金属−Ｓｉ
の固相反応）を説明する断面図、
第３図（１）〜（４）は従来例によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図である。
図において、
１は半導体基板でｐ−Ｓｔ基板、
２はフィールド絶縁層でＳｉｎ、層、
３はゲート絶縁層でＳｉ０２層、
４はポリＳｉ層よりなるゲート電極、
５．９．１４はレジストパターン、
６．７は浅いソース、ドレイン領域、
８はＣＶＤ−５ｉｎ、層、
８−１．８−２は側壁、
１０．１１は深いソース、ドレイン領域１２はＴｉ層、
１２−１．１２−２Ａ 、 １２−３Ａ はＴｉ５ｉＸ
層、１３はＣＶＤ−５ｉｎ、層
羊２因Figures 1 (1) to (5) are cross-sectional views illustrating the formation of an FET using silicide layers for the gate electrode and source and drain regions according to the present invention. Formation (metal-Si
Figures 3 (1) to (4) are cross-sectional views illustrating the formation of a conventional FET using silicide layers for the gate electrode, source, and drain regions. In the figure, 1 is a semiconductor substrate, which is a p-St substrate, 2 is a field insulating layer, which is a Si layer, 3 is a gate insulating layer, which is a Si02 layer, 4 is a gate electrode made of a poly-Si layer, and 5.9.14 is a resist pattern. , 6.7 is shallow source and drain region, 8 is CVD-5in, layer, 8-1.8-2 is sidewall, 10.11 is deep source, drain region 12 is Ti layer, 12-1.12-2A , 12-3A is Ti5iX
layer, 13 is CVD-5in, layer 2 factors
Claims (2)
ト電極を形成し、該ゲート電極をマスクにして基板内に
他導電型不純物イオンを注入してソース、ドレイン領域
を形成する工程と、 該ゲート電極を覆って高融点金属層を被着し、該ソース
、ドレイン領域上の該高融点金属層に選択的に不活性ガ
スのイオンを注入し、アニールにより該高融点金属層を
シリサイド化する工程とを含むことを特徴とする半導体
装置の製造方法。(1) A step of forming a gate electrode on an insulating layer deposited on a semiconductor substrate of one conductivity type, and using the gate electrode as a mask, implanting impurity ions of another conductivity type into the substrate to form source and drain regions. and depositing a high melting point metal layer covering the gate electrode, selectively implanting inert gas ions into the high melting point metal layer on the source and drain regions, and annealing the high melting point metal layer. 1. A method for manufacturing a semiconductor device, comprising the step of silicidation.
うことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the ion implantation of the inert gas is performed through an insulating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20709586A JPS6362379A (en) | 1986-09-03 | 1986-09-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20709586A JPS6362379A (en) | 1986-09-03 | 1986-09-03 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362379A true JPS6362379A (en) | 1988-03-18 |
Family
ID=16534115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20709586A Pending JPS6362379A (en) | 1986-09-03 | 1986-09-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362379A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| EP0789400A3 (en) * | 1996-02-07 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR20010066111A (en) * | 1999-12-31 | 2001-07-11 | 황인길 | a manufacturing method of a contact structure of a semiconductor device |
| KR100358566B1 (en) * | 1995-05-31 | 2003-01-15 | 주식회사 하이닉스반도체 | Method for manufacturing mos field effect transistor |
| KR100357299B1 (en) * | 1995-05-02 | 2003-01-24 | 주식회사 하이닉스반도체 | Method for manufacturing thin film transistor |
-
1986
- 1986-09-03 JP JP20709586A patent/JPS6362379A/en active Pending
Cited By (6)
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