JPS6359131A - Data transmission system - Google Patents
Data transmission systemInfo
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- JPS6359131A JPS6359131A JP61203026A JP20302686A JPS6359131A JP S6359131 A JPS6359131 A JP S6359131A JP 61203026 A JP61203026 A JP 61203026A JP 20302686 A JP20302686 A JP 20302686A JP S6359131 A JPS6359131 A JP S6359131A
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- 230000005540 biological transmission Effects 0.000 title claims description 29
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送方式に関し、特にＦＥＣを用いるデ
ィジタル無線通信システムにおけるデータ伝送方式に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transmission system, and particularly to a data transmission system in a digital wireless communication system using FEC.
ディジタル無線通信システムにおいては、伝送すべきデ
ータ信号に伝送区間監視用の付加ビットを仲人したシ、
伝送区間におけるシンボルのランダムさを確保するため
にデータ信号をスクランブルすることが必要なため、デ
ータ信号′ｆ：フレーム化しておシ１通常、付加ビ９）
中にフレーム同期ビットを含んでいる。In a digital wireless communication system, a system in which an additional bit for monitoring the transmission interval is added to the data signal to be transmitted,
Since it is necessary to scramble the data signal in order to ensure randomness of symbols in the transmission section, the data signal 'f: Frame is normally used.
Contains frame synchronization bits.
ところが、ブロック符号によるＦ Ｅ Ｃ（Ｆｏｒｗａ
ｒｄＨｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を用イル場合
、符号化に！リデータ信号がプロ、り化されるので、符
号語の１ワードを上記のフレームの１フレームとするこ
とが行なわれている。このようにすれば、有意な復号が
行なわれたこと（伝送路符号誤シに相当する僅かな符号
誤りを除いて符号誤りが検出されないこと）を確認して
受端でのフレーム同期がとれるので、特別なフレーム同
期ビットは必要なく。However, F E C (Forwa
rdHrror Correction) is used for encoding! Since the redata signal is converted into a professional code, one word of the code word is used as one of the above-mentioned frames. In this way, frame synchronization can be achieved at the receiving end by confirming that meaningful decoding has been performed (no code errors are detected except for a small code error corresponding to a transmission line code error). , without the need for special frame sync bits.
伝送路の付加ビットの使用効率が向上する。The efficiency of using additional bits of the transmission path is improved.
従来、スクランブルパターンは上記のフレームに同期さ
せるのが通例であり、このようにすれば、受端でのフレ
ーム同期により、同時にデスクランブルのためのパター
ン同期もとれる。Conventionally, it has been customary to synchronize the scrambling pattern with the above-mentioned frame, and in this way, by frame synchronization at the receiving end, pattern synchronization for descrambling can be achieved at the same time.
上述した従来のデータ伝送方式は、スクランブルパター
ンをフレームに同期させるので、フレーム長より長いパ
ターン長のスクランブルパターンが使用できないという
欠点がある。The conventional data transmission method described above synchronizes the scrambling pattern with the frame, and therefore has the drawback that a scrambling pattern with a pattern length longer than the frame length cannot be used.
無線伝送区間で他値変調方式をとるような場合。In cases where multi-value modulation is used in the wireless transmission section.
必要トするスクランブルパターンのパターン長はＦｇＣ
のためのプロヅク符号のワード長よシはるかに長いこと
が多く、上記欠点は大きな問題である。The pattern length of the required scramble pattern is FgC.
The word length of the prodzuk code for is often much longer, and the above-mentioned drawback is a major problem.
デスクランブルのためにパターン同期用付加と、トを用
いればパターン長の制限はなくなるが。If a pattern synchronization addition is used for descrambling, there is no restriction on pattern length.
伝線路の付加ビットの使用効率が低下してしまうという
別の欠点が生じる。Another disadvantage arises in that the additional bits of the transmission line are used less efficiently.
本発明の目的は、上記欠点を解決してパターン同期用付
加ビットを用いることなく、ワード長よシ長いパターン
長のスクランブルパターンを用いることのできるデータ
伝送方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data transmission system that solves the above-mentioned drawbacks and can use a scramble pattern with a pattern length longer than the word length without using additional bits for pattern synchronization.
本発明のデータ伝送方式は、データ信号を１０、り符号
に符号化する符号化回路と、この符号化回路の出力を前
記ブロック符号の長さより長いスクランブルパターンで
スクランブルして伝送路へ送出するスクランブル回路と
、前記伝送路を介して入力した前記スクランブル回路の
出力信号を受けて前記スクランブルパターンと同じパタ
ーンであ多制御信号によりパターン位相を制御されたデ
スクランブルパターンでデスクランブルするデスクラン
ブル回路と、このデスクランブル回路の出力を復号し誤
り検出結果を出力するへ号回路と。The data transmission system of the present invention includes an encoding circuit that encodes a data signal into a 10-bit code, and a scrambler that scrambles the output of this encoding circuit with a scrambling pattern that is longer than the length of the block code and sends it to a transmission path. a descrambling circuit that receives an output signal of the scrambling circuit inputted through the transmission path and descrambles it with a descrambling pattern that is the same pattern as the scrambling pattern and whose pattern phase is controlled by a multicontrol signal; and a code circuit that decodes the output of this descrambling circuit and outputs an error detection result.
薊記誤シ検出結果に基づき前記制御信号を出力する制御
回路とを備えて構成される。and a control circuit that outputs the control signal based on the result of detection of a writing error.
以下実施例を示す図面を参照して本発明につｒて詳細に
説明する。The present invention will be described in detail below with reference to the drawings showing embodiments.
第１図は、本発明のデータ伝送方式の一実施例を示すフ
゛ロック図である。FIG. 1 is a block diagram showing an embodiment of the data transmission system of the present invention.
第１図に示す実施例は、データ信号Ｓと付加ビ、トＤと
を入力する多重回路（以下ＭＵＸという）、と、ＭＵＸ
工の出力を入力するＦｇＣ用符号化回路（以下ＦＥＣＥ
ＮＣという）２と、ノ（ターン発生器（以下ＰＧという
）３と、ＦＥＣＥＮＣ２が出力するデータ信号Ａ１とＰ
Ｇ３出力との排他的論理和を伝送路（図示せず）へ送出
する排他的論理和回路（以下ＥＸ−ＯＲという）４と、
ＰＯ２と、伝送路からの受信出力とＰＧ５出力とを入力
するＥＸ−ＯＲ６と、ａｘ−ｏＲ６の出力を入力するＦ
ＥＣ用復号回路（以下Ｆ’ｇＣＤＥＣという）７と、Ｆ
ＥＣＤＥＣ７の復号出力を入力する分離回路（以下Ｄ
ＥＭ Ｕ Ｘという）８と、ＦｇＣＤＥＣ７の出力する
誤り検出信号Ｅを人力し制御毎号ＣをＰＯ２へ出力する
制御回路（以下Ｃ０ＮＴという）９とを備えて構成され
ている。The embodiment shown in FIG.
FgC encoding circuit (hereinafter referred to as FECE) that inputs the output of
NC) 2, turn generator (hereinafter referred to as PG) 3, and data signals A1 and P output by FECENC2.
an exclusive OR circuit (hereinafter referred to as EX-OR) 4 that sends an exclusive OR with the G3 output to a transmission line (not shown);
PO2, EX-OR6 which inputs the received output from the transmission line and PG5 output, and F which inputs the output of ax-oR6.
EC decoding circuit (hereinafter referred to as F'gCDEC) 7 and F
Separation circuit (hereinafter referred to as D) that inputs the decoded output of ECDEC7
8) and a control circuit (hereinafter referred to as C0NT) 9 that manually inputs the error detection signal E output from the FgCDEC 7 and outputs each control signal C to the PO2.
第２図は、第１図に示す実施例におけるフレーム構成を
説明するための説明図である。FIG. 2 is an explanatory diagram for explaining the frame structure in the embodiment shown in FIG. 1.
以下、第２図を参照して第１図に示す実施例の動作につ
いて説明する。The operation of the embodiment shown in FIG. 1 will be explained below with reference to FIG.
データ信号Ｓｒｉ、６列の、それぞれ２値打号列である
データ信号から構成されている。The data signal Sri is composed of six columns of data signals, each of which is a binary symbol column.
ＭＵＸｌは、データ信号Ｓの各列を７２／６９に速度変
換し、第２図に図示するように、速度変換後の１番〜６
９番のタイムスロットにデータ信号Ｓの各列のビットを
配着し、７０番のタイムスロットに付加ビットＤを挿入
し、７１番−７２番のタイムスロットは空きのままで出
力する。付加ビットＤは、第２図に例示するよって、サ
ービスチャンネルビットＳＣ，パリティチェックビット
Ｐ１・Ｐ２．ルート識別ビ、）ＩＤなどを含んでいる。MUX1 speed-converts each column of the data signal S to 72/69, and as shown in FIG.
The bits of each column of the data signal S are allocated to the 9th time slot, the additional bit D is inserted to the 70th time slot, and the 71st and 72nd time slots are output while remaining empty. As illustrated in FIG. 2, additional bits D include service channel bit SC, parity check bits P1, P2 . It includes root identification information, ) ID, etc.
ＦＥＣＩＩ！１Ｎｃ２ｒｔ、１番〜７０査のタイムスロ
ットに配Ｖされた７０×６ビツトを演算して１２ビツト
の冗長ビットを発生し、これら冗長ビットを７１番１７
２番のタイムスロットに配置する。FECII! 1Nc2rt, calculates 70x6 bits allocated to time slots 1 to 70 to generate 12 redundant bits, and uses these redundant bits as 71st and 17th bits.
Place it in the second time slot.
このようにしてＦＥＣＥＮＣ２は、７０×６ビツトの情
報ビットを７２×６ビツトのブロック符号に符号化する
。１つのワードに対応する７２タイムスロツトは、付加
ビットＤの挿入のためのフレームの１フレームにモナっ
ている。In this way, FECENC2 encodes 70 x 6 bits of information bits into a 72 x 6 bit block code. The 72 time slots corresponding to one word correspond to one frame for the insertion of the additional bit D.
ＰＯ２は、伝送路が必要とする（７２ビット×６列より
はるかに長い）パターン長のスクランブルパターンを発
生する。ａｘ−ＯＲ４ｒｉ、データ信号Ａ１をＰＧ３出
力でスクランブルして伝送路へ送出する。PO2 generates a scramble pattern with a pattern length required by the transmission line (much longer than 72 bits x 6 columns). ax-OR4ri scrambles the data signal A1 with the output of PG3 and sends it to the transmission path.
スクランブルされた６列のデータ信号は伝送路において
無線搬送波を６４値直交振幅変調して受端まで伝送され
る。The scrambled six columns of data signals are transmitted to the receiving end through 64-value orthogonal amplitude modulation on a radio carrier wave in a transmission path.
ｐｏｓｒｔ、ＰＯ２が発生するのと同じパターンのスク
ランブルパターンを発生し、そのパターン位相は制御信
号Ｃにより制御されている。パターン位相が正しければ
、ＥＸ−ＯＲ６ｒｉ伝送路から人力する６列のデータ信
号をデスクランブルし。A scramble pattern similar to that generated by posrt and PO2 is generated, and the pattern phase is controlled by a control signal C. If the pattern phase is correct, descramble the 6 columns of data signals manually input from the EX-OR6ri transmission line.
データ信号Ａ１に復元して出力する。The data signal A1 is restored and output.
ＦＥＣＤＥＣ７ｒｉ、入力するデータ信号ＡＩにワード
同期していれば、データ信号Ａ１の１ワードに相当する
７２タイムスロツトの１番〜７０番のタイムスロットの
各ビット（情報ビヴト）を演算し、演算結果と７１番・
７２番のタイムスロットの各ビット（冗長ビット）とを
比較することにより伝送符号誤りを検出して検出結果を
誤り検出信号Ｅとして出力し、′また情報ビット中の伝
送符号誤りを訂正し復号出力として出力する。If the FECDEC7ri is word-synchronized with the input data signal AI, it calculates each bit (information bit) of the 1st to 70th time slots of the 72 time slots corresponding to 1 word of the data signal A1, and calculates the calculation result. No. 71・
A transmission code error is detected by comparing each bit (redundant bit) of the 72nd time slot, and the detection result is output as an error detection signal E. Also, the transmission code error in the information bits is corrected and a decoded output is performed. Output as .
ＤＥＭＵＸ８ｒｉ、ＦＥＣＤＢＣ７０’７−ド同期を利
用して復号出力から付加ビットＤを分離出力し、また６
９／７２の速度変換を行ってデータ信号Ｓを復元出力
する。The additional bit D is separated from the decoded output using DEMUX8ri, FECDBC70'7-code synchronization, and 6
A 9/72 speed conversion is performed to restore and output the data signal S.
ＰＯ２のパターン位相制御およびＦＥＣＤＥＣ７のワー
ド同期は以下の如くにして行う。Pattern phase control of PO2 and word synchronization of FECDEC7 are performed as follows.
初期状態において、ＰＯ２のパターン位相が正しくない
ものとする。したがってＦＪｘ−ｏ几６の出力はデータ
信号Ａ１とはまったく異なるものになっている。ＦＥＣ
ＤｇＣ７は任意の７２タイムスロツトを１ワードと見做
して復号動作を行い、誤シ検出信号Ｅは符号誤り検出の
状態になる。次にＦＢＣＤＥＣ７はｌタイムスロ、トず
れた７２タイムスロツトについて復号動作する。誤シ検
出信号Ｅはやはシ符号誤シ検出の状態になる。このよう
な動作を７２回繰返し、常に符号誤シが検出されると、
Ｃ０ＮＴ９ｒｔ制御信号Ｃによ、りＰＧ５の発生するス
クランブルパターンを１タイムスロツトだけずらせる。It is assumed that the pattern phase of PO2 is incorrect in the initial state. Therefore, the output of the FJx-o signal 6 is completely different from the data signal A1. FEC
DgC7 performs a decoding operation by regarding any 72 time slots as one word, and the error detection signal E enters the code error detection state. Next, the FBCDEC 7 performs a decoding operation for the shifted 72 time slots by 1 time slot. The erroneous code detection signal E is now in the state of erroneous code detection. If this operation is repeated 72 times and code errors are always detected,
C0NT9rt control signal C shifts the scramble pattern generated by PG5 by one time slot.
スクランブルパターンをずらせてから、再度Ｆ”ｇＣＤ
ｇＣ７は上記の復号動作を最大７２回繰返す。このよう
にしてスクランブルパターンを順次ずらせていけば、そ
の回数がパターン長以下のどこかでパターン位相が正し
くなり、ＦｇＣＤＥＣ７のワード同期もとれ、誤υ検出
信号Ｅｒｔ符号誤りなしの状態になる。このときＣ０Ｎ
Ｔ９はＰＯ２のパターン位相をそのままロックする。伝
送路符号誤シによる誤シ検出信号Ｅの符号誤シ検出の状
態を、パターン位相ずれやワード同期ずれによる符号誤
シ検出と間違えないように、数ワード分の誤シ検出信号
Ｅを多数決判定して、ワード同期ずれの判定を行う。After shifting the scramble pattern, press F”gCD again.
gC7 repeats the above decoding operation up to 72 times. By sequentially shifting the scrambling pattern in this way, the pattern phase becomes correct when the number of scramble patterns is less than or equal to the pattern length, the word synchronization of the FgCDEC 7 is also achieved, and the error υ detection signal Ert is in a state where there is no code error. At this time C0N
T9 locks the pattern phase of PO2 as it is. In order to avoid mistaking the state of code error detection of the erroneous code detection signal E due to a transmission path code error with code error detection due to pattern phase shift or word synchronization shift, a majority decision is made on the erroneous code detection signal E for several words. Then, word synchronization deviation is determined.
以上詳細に説明したように本発明のデータ伝送方式は、
ＦＢＣ用のブロック符号の１ワ一ド分を１フレームとす
るフレームのフレーム長よシ長いスクランブルパターン
を用いても、復号回路がワード同期したことを判定して
、デスクランブルにおけるスクランブルパターンのパタ
ーン位相ｔ−正しく制御できるので、デスク２ンプルの
ための同期ビットを用いることなく長いパターン長のス
クランブルパターンを用いることができる効果があシ、
同期ビットが不袂であるから伝送路の付加と、トの使用
効率が向上するという効果がある。As explained in detail above, the data transmission method of the present invention is
Even when using a scrambling pattern that is longer than the frame length of a frame in which one word of the block code for FBC is used as one frame, the decoding circuit determines word synchronization and determines the pattern phase of the scrambling pattern during descrambling. t- Since it can be controlled correctly, it has the effect that a long pattern length scrambling pattern can be used without using a synchronization bit for desk 2 sampling,
Since the synchronization bit is unsatisfactory, there is an effect that the addition of a transmission path and the efficiency of using the transmission path are improved.
第１図は１本発明のデータ伝送方式の一実施例を示すフ
゛ロック図・
閉２図は、第１図に示す実施例におけるフレーム構成を
説明するための説明図である。
２・・・・・・ＦＥＣ用符号化回路、３・５・・・・・
・パターン発生器、４・６・・・・・・排他的論理和回
路、７・・・・・・ＦＥＣ用復号回路、９・・・・・・
制御回路。FIG. 1 is a block diagram showing an embodiment of the data transmission system of the present invention. FIG. 2 is an explanatory diagram for explaining the frame structure in the embodiment shown in FIG. 2...FEC encoding circuit, 3.5...
・Pattern generator, 4.6... Exclusive OR circuit, 7... FEC decoding circuit, 9...
control circuit.
Claims (1)
この符号化回路の出力を前記ブロック符号の長さより長
いスクランブルパターンでスクランブルして伝送路へ送
出するスクランブル回路と、前記伝送路を介して入力し
た前記スクランブル回路の出力信号を受けて前記スクラ
ンブルパターンと同じパターンであり制御信号によりパ
ターン位相を制御されたデスクランブルパターンでデス
クランブルするデスクランブル回路と、このデスクラン
ブル回路の出力を復号し誤り検出結果を出力する復号回
路と、前記誤り検出結果に基づき前記制御信号を出力す
る制御回路とを備えることを特徴とするデータ伝送方式
。an encoding circuit that encodes a data signal into a block code;
a scrambling circuit that scrambles the output of the encoding circuit with a scrambling pattern longer than the length of the block code and sends it to a transmission path; A descrambling circuit that descrambles with a descrambling pattern that has the same pattern and whose pattern phase is controlled by a control signal, a decoding circuit that decodes the output of this descrambling circuit and outputs an error detection result, and a and a control circuit that outputs the control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203026A JPS6359131A (en) | 1986-08-28 | 1986-08-28 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203026A JPS6359131A (en) | 1986-08-28 | 1986-08-28 | Data transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6359131A true JPS6359131A (en) | 1988-03-15 |
Family
ID=16467117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203026A Pending JPS6359131A (en) | 1986-08-28 | 1986-08-28 | Data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6359131A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457907A (en) * | 1977-09-27 | 1979-05-10 | Philips Nv | Digital transmission system |
| JPS57193153A (en) * | 1981-05-22 | 1982-11-27 | Sony Corp | Frame synchronism detecting device |
-
1986
- 1986-08-28 JP JP61203026A patent/JPS6359131A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457907A (en) * | 1977-09-27 | 1979-05-10 | Philips Nv | Digital transmission system |
| JPS57193153A (en) * | 1981-05-22 | 1982-11-27 | Sony Corp | Frame synchronism detecting device |
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