JP2845159B2 - Communication method and communication device using quaternary modulation / demodulation method - Google Patents
Communication method and communication device using quaternary modulation / demodulation methodInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は４値のディジタル変復調
方式を用いた通信方式に関し、特にパリティビットによ
る回線品質の監視を行う４値のディジタル変復調方式を
用いた通信方法及び通信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication system using a quaternary digital modulation / demodulation system, and more particularly to a communication method and a communication apparatus using a quaternary digital modulation / demodulation system for monitoring line quality using parity bits.
【０００２】[0002]
【従来の技術】４値ディジタル変復調方式としては、４
相位相変復調（４ＰＳＫ）方式が広く用いられている。
この変復調方式では、受信機における再生搬送波の位相
反転により、伝送データに不確定性が生じるおそれがあ
り、それを除去するために差動論理変換が用いられてい
る。また、通常のディジタル通信装置では、回線品質監
視のため送信信号の一部に偶数または奇数のパリティビ
ットを挿入するパリティ監視方式が使用されている。2. Description of the Related Art As a four-level digital modulation / demodulation method, four
A phase-phase modulation / demodulation (4PSK) method is widely used.
In this modulation and demodulation method, there is a possibility that uncertainty may occur in transmission data due to phase inversion of a reproduced carrier wave in a receiver, and differential logic conversion is used to remove the uncertainty. In addition, a normal digital communication apparatus uses a parity monitoring method in which an even or odd parity bit is inserted into a part of a transmission signal for monitoring the line quality.
【０００３】図４は、従来の４相位相変復調方式を用い
た通信装置を示すブロック図である。この通信装置で
は、１列／２列変換回路１１にデータビットとパリティ
ビットを含むディジタル信号が入力されると、直交変調
器への入力のためにａ列、ｂ列の１列／２列変換が行な
われ、差動論理変換回路１２で入力信号を差動論理変換
（和分演算）を行う。差動論理変換された信号は、直交
変調器１３で変調された後、送信機１４によって伝送路
１５へ送られる。伝送路１５へ送られた送信信号は、受
信側の受信機１６で受信され、さらに復調器１７で復調
されて差動論理逆変換回路１８へ送られる。差動論理逆
変換回路１８では、復調器１６から出力されるａ列、ｂ
列の２列のディジタル信号の差動逆論理変換（差分演
算）を行った後、２列／１列変換回路１９において列変
換が行われ出力信号として出力される。FIG. 4 is a block diagram showing a communication device using a conventional four-phase modulation / demodulation system. In this communication device, when a digital signal including a data bit and a parity bit is input to the one-row / two-row conversion circuit 11, the one-row / two-row conversion of a-row and b-row is performed for input to the quadrature modulator. The differential logic conversion circuit 12 performs differential logic conversion (sum operation) on the input signal. The signal subjected to the differential logic conversion is modulated by the quadrature modulator 13 and then sent to the transmission line 15 by the transmitter 14. The transmission signal sent to the transmission path 15 is received by the receiver 16 on the receiving side, further demodulated by the demodulator 17, and sent to the differential logic reverse conversion circuit 18. In the differential logic reverse conversion circuit 18, column a, b output from the demodulator 16
After performing digital reverse logic conversion (difference calculation) of the digital signals in two columns, the two-column / one-column conversion circuit 19 performs column conversion and outputs the result as an output signal.
【０００４】このような差動論理変換を用いた方式にお
いては、通常グレイ符号が用いられている。第２図は、
グレイ符号によるワード配置であり、互いに隣接する信
号に対応するワード間のハミング距離が常に１であるよ
うに選ばれたものである。また、図３は４相位相変復調
方式の信号配置Ｓ０〜Ｓ３を示す。Ｓ０〜Ｓ３は上記図
２の各ワードに対応する。In such a system using the differential logic conversion, a Gray code is usually used. Fig. 2
It is a word arrangement based on the Gray code, and is selected such that the Hamming distance between words corresponding to adjacent signals is always 1. FIG. 3 shows signal arrangements S0 to S3 of the four-phase modulation / demodulation system. S0 to S3 correspond to the respective words in FIG.
【０００５】[0005]
【発明が解決しようとする課題】ところで、この種の通
信方式における伝送路誤りは、伝送された符号が隣接位
相にある符号（例えばＳ０←→Ｓ１）に誤る可能性が高
く、この場合には隣接位相の符号とのハミング距離に相
当する個数の誤りを発生する。また、前記したように差
動論理変換を行う方式では、伝送路での１ビットの誤り
は差動論理変換によって２ビット連続の符号誤りを発生
させる。したがって、Ｓ０〜Ｓ３における隣接するワー
ド間のハミング距離が常に１であるグレイ符号では、誤
りの発生する２つの符号それぞれにハミング距離１の誤
りを発生させ、結果として２つの符号におけるビット誤
りは２ビット誤りとなる。このため、グレイ符号では伝
送路誤りが常に偶数個のビット誤りを発生させることに
なり、前記したパリティ監視を適用することができない
という問題がある。By the way, a transmission line error in this type of communication system has a high possibility that a transmitted code is erroneous to a code having an adjacent phase (for example, S0 ← → S1). In this case, The number of errors corresponding to the Hamming distance with the code of the adjacent phase occurs. Further, in the method of performing the differential logical conversion as described above, a one-bit error in the transmission path causes a two-bit continuous code error by the differential logical conversion. Therefore, in a Gray code in which the Hamming distance between adjacent words in S0 to S3 is always 1, an error having a Hamming distance of 1 occurs in each of the two error-causing codes, and as a result, the bit error in the two codes is 2 A bit error occurs. For this reason, in the Gray code, a transmission line error always generates an even number of bit errors, and there is a problem that the parity monitoring described above cannot be applied.
【０００６】これに対し、各ワード間のハミング距離を
適切に選ぶことでパリティ監視を行えるようにした技術
が例えば特公平３−７０４２０号公報に記載されてい
る。これは８値以上の多値変復調方式に適用したもの
で、ハミング距離が１または２の場合をほほ半数個ずつ
にすることで、奇数個のビット誤りと偶数個のビット誤
りを１／２の確率で生じることを利用したものである。
しかしながら、４値変復調方式では、このようにハミン
グ距離を半数個ずつ１または２に設定することができな
いため、このような公報に記載の技術を適用することが
できず、前記した問題の回答にはならない。On the other hand, a technique in which parity monitoring can be performed by appropriately selecting a Hamming distance between words is described in, for example, Japanese Patent Publication No. 3-70420. This is applied to a multi-level modulation / demodulation scheme of eight or more values. By setting the Hamming distance to 1 or 2 to almost half each, odd bit errors and even bit errors can be reduced by half. This is based on what happens with probability.
However, in the quaternary modulation / demodulation method, since the Hamming distance cannot be set to 1 or 2 by half each, the technique described in such a gazette cannot be applied. Not be.
【０００７】[0007]
【発明の目的】本発明の目的は、４値変復調方式におい
てもパリティ監視を可能にした通信方法と通信装置を提
供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a communication method and a communication apparatus which enable parity monitoring even in a quaternary modulation / demodulation system.
【０００８】[0008]
【課題を解決するための手段】本発明の通信方法は、送
信側では、入力されるデータビットとパリティビットを
含むディジタル信号を直交する２列の信号列に変換する
とともに、そのうちの一方の信号列に前記パリティビッ
トを挿入する周期のＮ倍の遅延を与え、しかる上で前記
２列の信号列を差動論理変換しかつ直交変調して送信を
行ない、受信側では、受信した信号を直交復調しかつ差
動論理逆変換して２列の信号列とし、前記送信側とは異
なる信号列に対して前記送信側と同じ遅延を与え、かつ
これを１列のディジタル信号に変換する。According to the communication method of the present invention, on the transmitting side , input data bits and parity bits are transmitted.
Digital signal containing the signal into two orthogonal signal sequences
Together, giving N times the delay of the period for inserting the parity bit to one signal train of which the on scold
Performs differential logic conversion and quadrature modulation of two signal trains for transmission
The receiver performs quadrature demodulation on the received signal and performs
Inverts the dynamic logic into two signal trains, which are different from the transmitter side.
To the same signal sequence as the transmitting side, and
This is converted into a single column of digital signals .
【０００９】また、本発明の通信装置は、４値変復調方
式を用い、かつパリティビットによる回線品質の監視を
行うようにした通信装置において、送信側には入力され
るデータビットとパリティビットを含むディジタル信号
を直交する２列の信号列に変換する１列／２列変換回路
と、一方の信号列に介挿されて前記パリティビットを挿
入する周期のＮ倍の遅延を行う遅延回路と、前記２列の
信号列の差動論理変換を行う差動論理変換回路と、差動
論理変換された信号を直交変調する直交変調器と、送信
機とを備え、受信側には伝送された信号を受信する受信
機と、受信した信号を直交復調する復調器と、復調され
た信号を差動論理逆変換する差動論理逆変換回路と、差
動論理逆変換された２列の信号列のうち前記送信側とは
異なる信号列に介挿されて送信側と同じ遅延量の遅延を
行う遅延回路と、２列の信号列を１列のディジタル信号
に変換する２列／１列変換回路とを備える。 Further, the communication apparatus of the present invention provides a quaternary modulation / demodulation method.
Monitor the line quality using parity bits using the formula
In a communication device that is configured to perform
Digital signal containing data bits and parity bits
/ 2 column conversion circuit for converting a signal into two orthogonal signal columns
And the parity bit inserted into one of the signal trains.
A delay circuit for delaying N times the input cycle,
A differential logic conversion circuit for performing a differential logic conversion of a signal train;
A quadrature modulator for quadrature modulating the logically converted signal, and transmitting
And a receiver for receiving the transmitted signal.
And a demodulator for quadrature demodulating the received signal.
Differential logic reverse conversion circuit that
What is the transmission side in the two signal sequences that have been subjected to the inverse dynamic logic
The same amount of delay as the transmitting side is inserted into different signal
A delay circuit to perform and a two-row signal train to a one-row digital signal
And a two-column / one-column conversion circuit.
【００１０】ここで、信号列は、隣接する信号に対応す
るワードのハミング距離が常に１であるグレイ符号を用
いる。Here, the signal sequence uses a Gray code in which the Hamming distance of a word corresponding to an adjacent signal is always 1.
【００１１】[0011]
【作用】グレイ符号を用いた４相位相変復調方式では、
誤りが発生した際にワードの一方の列で発生した誤りが
次のワードの同じ列または他の列に波及する確率は１／
２となる。このため、同じ列に波及した場合は、同一パ
リティ周期内に偶数個の誤りが発生するため、本発明を
適用してもパリティの監視はできない。しかし、異なる
列に波及した場合は、遅延回路の効果により１ビット分
の誤りはＮ周期離れた別のパリティ周期の信号内に分散
されることになるため同一パリティ内には奇数個の誤り
が存在することになり、パリティの監視が可能となる。In the four-phase modulation / demodulation system using the Gray code,
When an error occurs, the probability that an error occurring in one column of a word will propagate to the same column or another column of the next word is 1 /
It becomes 2. For this reason, if the same column is spread, an even number of errors will occur in the same parity cycle, so that parity cannot be monitored even if the present invention is applied. However, when spreading to different columns, an error of one bit is dispersed in a signal of another parity cycle N cycles apart due to the effect of the delay circuit, so that an odd number of errors exist in the same parity. This means that parity can be monitored.
【００１２】[0012]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の実施例の４相位相変復調方式を用い
た通信装置の構成を示すブロック図である。この通信装
置では、従来装置と同様に、１列／２列変換回路１１に
データビットとパリティビットを含むディジタル信号が
入力されると、直交変調器への入力のためにａ列、ｂ列
の１列／２列変換が行なわれる。そして、ａ列側には遅
延回路１を介挿し、回線品質監視用のパリティビットを
挿入する周期のＮ倍（Ｎは正の整数）、ここでは１周期
分の遅延を行うようにする。Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a communication apparatus using a four-phase modulation / demodulation system according to an embodiment of the present invention. In this communication device, similarly to the conventional device, when a digital signal including a data bit and a parity bit is input to the one-column / two-column conversion circuit 11, the input signal is input to the quadrature modulator. One-row / two-row conversion is performed. Then, the delay circuit 1 is inserted on the column a side, and a delay of N times (N is a positive integer) the cycle of inserting the parity bit for monitoring the line quality is performed, here, one cycle is delayed.
【００１３】前記遅延されたａ列と、遅延されないｂ列
の信号は差動論理変換回路１２に入力され、ここで入力
信号を差動論理変換（和分演算）を行う。差動論理変換
された信号は、直交変調器１３で変調された後、送信機
１４によって伝送路１５へ送られる。The delayed signals in column a and the unbuffered column b are input to a differential logic conversion circuit 12, which performs differential logic conversion (sum operation) on the input signals. The signal subjected to the differential logic conversion is modulated by the quadrature modulator 13 and then sent to the transmission line 15 by the transmitter 14.
【００１４】伝送路１５へ送られた送信信号は、受信側
の受信機１６で受信され、さらに復調器１７で復調され
て差動論理逆変換回路１８へ送られる。差動論理逆変換
回路１８では、復調器１７から出力されるａ列、ｂ列の
２列のディジタル信号の差動逆論理変換（差分演算）を
行なう。そして、今度はｂ列側に遅延回路２を介挿し、
前記した遅延回路１と同じパリティビット１周期分の遅
延を行うようにする。その後、２列／１列変換回路１９
において列変換が行われ出力信号として出力される。The transmission signal sent to the transmission line 15 is received by a receiver 16 on the receiving side, further demodulated by a demodulator 17 and sent to a differential logic reverse conversion circuit 18. The differential logic reverse conversion circuit 18 performs a differential reverse logic conversion (difference calculation) of the digital signal of two columns a and b output from the demodulator 17. Then, this time, the delay circuit 2 is inserted on the column b side,
The same delay of one cycle of the parity bit as the delay circuit 1 is performed. Thereafter, the two-row / one-row conversion circuit 19
Is subjected to column conversion and output as an output signal.
【００１５】このように、この通信装置では、データビ
ットとパリティビットを含むディジタル信号が入力さ
れ、１列／２列変換が行われた後に、ａ列側にパリティ
周期相当の遅延を行っている。このため、差動論理変換
回路１２の入力点ではａ列，ｂ列は１パリティ周期の時
間差が与えられている。したがって、伝送路１５に送出
されるワードを構成するａ，ｂは１パリティ周期ずれた
もののペアとなる。As described above, in this communication device, a digital signal including a data bit and a parity bit is input, and after performing one-column / two-column conversion, a delay corresponding to the parity cycle is performed on the a-column side. . Therefore, at the input point of the differential logic conversion circuit 12, the columns a and b are given a time difference of one parity cycle. Therefore, the words a and b constituting the word transmitted to the transmission path 15 are pairs that are shifted by one parity cycle.
【００１６】一方、差動論理変換されかつ直交変調され
た後、送信機１４によって伝送路１５へ送られた送信信
号は、受信側の受信機１６で受信され、かつ復調されて
差動逆論理変換（差分演算）が行われた後、ｂ列にパリ
ティ周期相当の遅延を行っているため、２列／１列変換
された後の出力信号は送信した信号が正しく出力される
ことになる。On the other hand, the transmission signal transmitted to the transmission line 15 by the transmitter 14 after being subjected to the differential logic conversion and the quadrature modulation is received by the receiver 16 on the receiving side, demodulated and subjected to the differential inverse logic. After the conversion (difference calculation) is performed, a delay corresponding to the parity period is performed on the b-th column, so that the transmitted signal is correctly output as the output signal after the two-column / one-column conversion.
【００１７】ところで、この通信装置においては、図３
に４相位相変復調方式の信号配置を示したように、伝送
路での誤りが発生するパスは、次の４通りである。（←
→は誤りの発生方向を示す） （Ａ）Ｓ０←→Ｓ１、即ち（ａ，ｂ）＝（０，０）←→（０，１） （Ｂ）Ｓ１←→Ｓ２、即ち（ａ，ｂ）＝（０，１）←→（１，１） （Ｃ）Ｓ２←→Ｓ３、即ち（ａ，ｂ）＝（１，１）←→（１，０） （Ｄ）Ｓ３←→Ｓ０、即ち（ａ，ｂ）＝（１，０）←→（０，０）In this communication apparatus, FIG.
As shown in the signal arrangement of the four-phase modulation / demodulation method, there are the following four paths in which an error occurs in the transmission path. (←
(→ indicates the direction in which an error occurs) (A) S0 ← → S1, ie, (a, b) = (0,0) ← → (0,1) (B) S1 ← → S2, ie, (a, b) = (0,1) ← → (1,1) (C) S2 ← → S3, ie, (a, b) = (1,1) ← → (1,0) (D) S3 ← → S0, ie, ( a, b) = (1,0) ← → (0,0)
【００１８】（Ａ）の場合では、（ａ，ｂ）のうちｂ列
が０←→１に誤る。０→１の場合、受信側で差動論理逆
変換、すなわち差分演算（前ワードとの４進数の引き
算）が行われると、前ワードの状態、すなわち４進数の
０，１，２，３により演算の結果が４進数の１，０，
３，２になる。正常に受信（０→０）された場合は、演
算の結果が４進数の０，３，２，１だから、これを２進
数のワード（ａ，ｂ）で比較すると、それぞれ（０，
０）→（０，１），（１，０）→（０，０），（１，
１）→（１，０），（０，１）→（１，１）となり、１
番目と３番目はｂ列に、２番目と４番目はａ列に誤りが
拡散することが分かる。ここでは誤りがｂ列に波及する
確率が１／２であることが示されている。In the case (A), the column b of (a, b) is erroneously 0 →→ 1. In the case of 0 → 1, when the differential logic reverse conversion, that is, the difference operation (subtraction of the quaternary number with the previous word) is performed on the receiving side, the state of the previous word, that is, 0, 1, 2, 3 of the quaternary number is used. The result of the operation is a quaternary 1,0,
3,2. If the operation is normally received (0 → 0), the result of the operation is quaternary 0,3,2,1. Comparing this with the binary word (a, b),
0) → (0,1), (1,0) → (0,0), (1,
1) → (1,0), (0,1) → (1,1)
It can be seen that the errors are spread to the b column in the third and third columns and to the a column in the second and fourth columns. Here, it is shown that the probability that an error propagates to column b is １ ／.
【００１９】前記した（Ｂ），（Ｃ），（Ｄ）の場合に
ついても同様であり、前ワードのａ列またはｂ列で発生
した誤りが次のワードのａ列またはｂ列に波及する確率
は１／２となる。The same applies to the above cases (B), (C), and (D). The probability that an error occurring in column a or column b of the previous word propagates to column a or column b of the next word. Is １ ／.
【００２０】したがって、グレイ符号を用いた４相位相
変復調方式において、伝送路の誤りがワードの同じ列に
波及する確率は１／２となる。また、異なる列に波及す
る確率も１／２である。そして、同じ列に波及した場合
は、同一パリティ周期内に偶数個の誤りが発生するた
め、本発明を適用してもパリティの監視はできない。し
かし、異なる列に波及した場合は、遅延回路１の効果に
より１ビット分の誤りは別のパリティ周期の信号内に分
散されることになるため同一パリティ内には奇数個の誤
りが存在することになり、パリティの監視が可能とな
る。Therefore, in a four-phase modulation / demodulation system using a Gray code, the probability that an error in a transmission line spreads to the same column of words is halved. The probability of spreading to different columns is also １ ／. Then, when the same column is propagated, even numbers of errors occur in the same parity cycle, and therefore, even if the present invention is applied, parity cannot be monitored. However, when spreading to a different column, an error of one bit is dispersed in a signal of another parity cycle due to the effect of the delay circuit 1, so that an odd number of errors exist in the same parity. , And the parity can be monitored.
【００２１】なお、前記実施例ではＮ＝１の例を示して
いるが、Ｎが２以上の場合でも全く同じである。Although the above embodiment shows an example in which N = 1, the same applies even when N is 2 or more.
【００２２】[0022]
【発明の効果】以上説明したように本発明は、送信側で
は差動変換回路を通して直交変調器に入力される信号列
のうち、一方の信号列にはパリティビットを挿入する周
期のＮ倍の遅延を行う遅延回路を備え、受信側では復調
器から差動逆論理変換回路を通して出力される信号列の
うち他方の信号列に前記送信側と同じ遅延を行う遅延回
路を備えているので、グレイ符号を用いた４値位相変復
調方式においても１／２の確率で偶数個の伝送路誤りを
奇数個に拡散させることが可能となり、パリティビット
による回線品質の監視が実現できる効果がある。As described above, according to the present invention, on the transmitting side, of the signal trains input to the quadrature modulator through the differential conversion circuit, one of the signal trains is N times as long as the period of inserting parity bits. Since the receiving side includes a delay circuit that performs the same delay as the transmitting side on the other side of the signal sequence output from the demodulator through the differential reverse logic conversion circuit, Even in the quaternary phase modulation / demodulation method using codes, even number of transmission path errors can be spread to odd number with a probability of 1/2, and there is an effect that monitoring of channel quality by parity bits can be realized.
【図１】本発明の通信装置の一実施例のブロック図であ
る。FIG. 1 is a block diagram of an embodiment of a communication device according to the present invention.
【図２】グレイ符号によるワード配置を示す図である。FIG. 2 is a diagram showing a word arrangement based on Gray codes.
【図３】４相位相変復調方式の信号配置を示す図であ
る。FIG. 3 is a diagram showing a signal arrangement of a four-phase modulation / demodulation system.
【図４】従来の４相位相変復調方式の通信装置の一例の
ブロック図である。FIG. 4 is a block diagram of an example of a conventional communication apparatus using a four-phase modulation / demodulation method.
１ 遅延回路 ２ 遅延回路 １１ １列／２列変換回路 １２ 差動論理変換回路 １３ 直交変調器 １４ 送信機 １５ 伝送路 １６ 受信機 １７ 復調器 １８ 差動論理逆変換回路 １９ ２列／１列変換回路 REFERENCE SIGNS LIST 1 delay circuit 2 delay circuit 11 one-row / two-row conversion circuit 12 differential logic conversion circuit 13 quadrature modulator 14 transmitter 15 transmission line 16 receiver 17 demodulator 18 differential logic reverse conversion circuit 19 two-row / one-row conversion circuit
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 27/00 - 27/38 H03M 13/00 - 13/22 H04L 1/00 H04L 1/08 - 1/24Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H04L 27/00-27/38 H03M 13/00-13/22 H04L 1/00 H04L 1/08-1/24
Claims (4)
用い、かつパリティビットによる回線品質の監視を行う
通信方式において、送信側では、入力されるデータビッ
トとパリティビットを含むディジタル信号を直交する２
列の信号列に変換するとともに、そのうちの一方の信号
列に前記パリティビットを挿入する周期のＮ倍（Ｎは正
の整数）の遅延を与え、しかる上で前記２列の信号列を
差動論理変換しかつ直交変調して送信を行ない、受信側
では、受信した信号を直交復調しかつ差動論理逆変換し
て２列の信号列とし、前記送信側とは異なる信号列に対
して前記送信側と同じ遅延を与え、かつこれを１列のデ
ィジタル信号に変換することを特徴とする４値変復調方
式を用いた通信方法。In a communication system using a quaternary modulation / demodulation system for performing a differential logic conversion and monitoring line quality by using parity bits , an input data bit is transmitted on a transmission side.
Orthogonal to a digital signal containing parity bits and parity bits.
And a delay of N times (N is a positive integer) the period of inserting the parity bit into one of the signal trains.
Performs differential logic conversion and quadrature modulation for transmission and reception
Then, the received signal is subjected to quadrature demodulation and differential logic reverse conversion.
To two signal trains, and a signal train different from that of the transmitting side.
To give the same delay as the transmitting side,
A communication method using a quaternary modulation / demodulation method, wherein the communication method converts the signal into a digital signal .
応するワードのハミング距離が常に１であるグレイ符号
を用いてなる請求項１に記載の４値変復調方式を用いた
通信方法。As wherein signal sequence, a communication method using the four-value modulation and demodulation system of claim 1 comprising using a Gray code is a Hamming distance word always 1 corresponding to the signal adjacent to each other.
ットによる回線品質の監視を行うようにした通信装置に
おいて、送信側には入力されるデータビットとパリティ
ビットを含むディジタル信号を直交する２列の信号列に
変換する１列／２列変換回路と、一方の信号列に介挿さ
れて前記パリティビットを挿入する周期のＮ倍の遅延を
行う遅延回路と、前記２列の信号列の差動論理変換を行
う差動論理変換回路と、差動論理変換された信号を直交
変調する直交変調器と、送信機とを備え、受信側には伝
送された信号を受信する受信機と、受信した信号を直交
復調する復調器と、復調された信号を差動論理逆変換す
る差動論理逆変換回路と、差動論理逆変換された２列の
信号列のうち前記送信側とは異なる信号列に介挿されて
送信側と同じ遅延量の遅延を行う遅延回路と、２列の信
号列を１列のディジタル信号に変換する２列／１列変換
回路とを備えることを特徴とする４値変復調方式を用い
た通信装置。3. A communication apparatus which uses a quaternary modulation and demodulation method and monitors channel quality by using parity bits. A one-column / two-column conversion circuit for converting the signal sequence into two signal lines, a delay circuit interposed in one signal line for delaying N times the period for inserting the parity bit, and a difference between the two signal lines. A differential logic conversion circuit that performs dynamic logic conversion, a quadrature modulator that quadrature modulates the differentially logically converted signal, and a transmitter; A demodulator for quadrature demodulating the demodulated signal, a differential logic reverse conversion circuit for performing differential logic reverse conversion on the demodulated signal, and a signal different from the transmission side in the two differential logic reverse converted signal trains The same amount of delay as the sender inserted in the column And a two-row / one-row conversion circuit for converting a two-row signal row into a one-row digital signal.
るワードのハミング距離が常に１であるグレイ符号が用
いられる請求項３に記載の４値変復調方式を用いた通信
装置。4. The communication device using a quaternary modulation / demodulation method according to claim 3, wherein the signal sequence uses a Gray code in which the Hamming distance of words corresponding to adjacent signals is always 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7063545A JP2845159B2 (en) | 1995-02-28 | 1995-02-28 | Communication method and communication device using quaternary modulation / demodulation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7063545A JP2845159B2 (en) | 1995-02-28 | 1995-02-28 | Communication method and communication device using quaternary modulation / demodulation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237321A JPH08237321A (en) | 1996-09-13 |
| JP2845159B2 true JP2845159B2 (en) | 1999-01-13 |
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ID=13232309
Family Applications (1)
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| JP7063545A Expired - Fee Related JP2845159B2 (en) | 1995-02-28 | 1995-02-28 | Communication method and communication device using quaternary modulation / demodulation method |
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| Country | Link |
|---|---|
| JP (1) | JP2845159B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5563154A (en) * | 1978-11-04 | 1980-05-13 | Fujitsu Ltd | Error detection system for digital communication equipment |
-
1995
- 1995-02-28 JP JP7063545A patent/JP2845159B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08237321A (en) | 1996-09-13 |
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