JPS6356011A - ディジタル回路 - Google Patents
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- JPS6356011A JPS6356011A JP62171345A JP17134587A JPS6356011A JP S6356011 A JPS6356011 A JP S6356011A JP 62171345 A JP62171345 A JP 62171345A JP 17134587 A JP17134587 A JP 17134587A JP S6356011 A JPS6356011 A JP S6356011A
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- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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- 230000005855 radiation Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
- G06F7/66—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations wherein pulses represent unitary increments only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、逐次入力を受け、速い信号変化を抑圧するデ
ィジタル回路に関するものである。
ィジタル回路に関するものである。
消費者向けの電子製品例えばテレビジョン受像機はリモ
コン装置で制御されることが多い。このようなリモコン
装置は送信機を有し、その信号は、操作者の望む動作を
行うマイクロプロセッサに加えられるように受信機で受
信される。
コン装置で制御されることが多い。このようなリモコン
装置は送信機を有し、その信号は、操作者の望む動作を
行うマイクロプロセッサに加えられるように受信機で受
信される。
テレビジョン受像機の場合には、このような信号を送る
のに赤外線が屡々用いられる。赤外線受信機は赤外線送
信機より逐次信号を受け、この信号は、可制御増幅器を
経てマイクロプロセッサに加えられる。長びいた送信時
間間隔の間すなわち赤外線送信機より信号が送られてな
い時、増幅器は利得が最大であるように制御される。し
たがって、赤外線受信機で受信された所定以外の光が増
幅器を経てマイクロプロセッサに達することがある。
のに赤外線が屡々用いられる。赤外線受信機は赤外線送
信機より逐次信号を受け、この信号は、可制御増幅器を
経てマイクロプロセッサに加えられる。長びいた送信時
間間隔の間すなわち赤外線送信機より信号が送られてな
い時、増幅器は利得が最大であるように制御される。し
たがって、赤外線受信機で受信された所定以外の光が増
幅器を経てマイクロプロセッサに達することがある。
逐次信号は、通常“１″と“０″または“高”と“低”
で表わされる２つの状態を有する。所定以外の光は逐次
信号に速い変化を生じる、すなわち、逐次信号は１つの
状態例えば状態“１”を極く短くしかとらない。逐次信
号の状態が代わるひん度（ｆｒｅｑｕｅｎｃｙ）は、所
定以外の光の場合の方が送信信号の場合よりも遥かに高
い。
で表わされる２つの状態を有する。所定以外の光は逐次
信号に速い変化を生じる、すなわち、逐次信号は１つの
状態例えば状態“１”を極く短くしかとらない。逐次信
号の状態が代わるひん度（ｆｒｅｑｕｅｎｃｙ）は、所
定以外の光の場合の方が送信信号の場合よりも遥かに高
い。
マイクロプロセッサは送信信号を評価する。このような
妨害の出現は正常のプログラムの実行を短期間中断する
。高いびん度の妨害によりこのような中断がより頻繁に
生じると、マイクロプロセッサの正常のプログラムが妨
害されることになる。
妨害の出現は正常のプログラムの実行を短期間中断する
。高いびん度の妨害によりこのような中断がより頻繁に
生じると、マイクロプロセッサの正常のプログラムが妨
害されることになる。
特開昭５２−１０７１３８号公報から、前述の妨害を抑
圧するフィルタ回路が知られている。このフィルタ回路
は、幾つかの論理回路と比較器に加え、カウントアツプ
／カウントダウンカウンタを有する。
圧するフィルタ回路が知られている。このフィルタ回路
は、幾つかの論理回路と比較器に加え、カウントアツプ
／カウントダウンカウンタを有する。
本発明の目的は、冒頭に記載した種類のディジクル回路
を、ディジタル回路の逐次出力信号の妨害が前記引用し
た従来技術よりも簡単なフィルタ回路によって高度に抑
圧されるように構成することにある。
を、ディジタル回路の逐次出力信号の妨害が前記引用し
た従来技術よりも簡単なフィルタ回路によって高度に抑
圧されるように構成することにある。
本発明はこの目的を次のようにすること）こより達成し
たものである、すなわち、積分回路は、逐次入力信号の
積分によって多ビット信号を発生し、評価回路は、この
多ビット信号より、多ビット信号が第１しきい値を越え
た時に第１の状態をとりまた多ピント信号が第２しきい
値の下の時には第２の状態をとる。
たものである、すなわち、積分回路は、逐次入力信号の
積分によって多ビット信号を発生し、評価回路は、この
多ビット信号より、多ビット信号が第１しきい値を越え
た時に第１の状態をとりまた多ピント信号が第２しきい
値の下の時には第２の状態をとる。
本発明のディジタル回路では、逐次入力信号の積分の結
果、積分回路の出力信号がデルタ状であるようにするこ
とができる。評価回路が逐次入力信号内に信号遷移を検
出するのは、すなわち妨害が関与しないのは、評価回路
の出力信号が所定のしきい値を越えるかまたはこのしき
い値の下の時だけである。その簡単な形では、このよう
な積分器回路は、入力信号と、レジスフ内で遅延された
積分器出力信号とを加算する加算器である。この積分器
回路は、１つの信号状態の持続時間が所定の値を越えた
時だけ所定の値（しきい値）に達するように構成さるべ
きである。したがって、信号遷移は、信号の状態の変化
するびん度が妨害の場合のびん度よりも低い時に認識さ
れねばならない。
果、積分回路の出力信号がデルタ状であるようにするこ
とができる。評価回路が逐次入力信号内に信号遷移を検
出するのは、すなわち妨害が関与しないのは、評価回路
の出力信号が所定のしきい値を越えるかまたはこのしき
い値の下の時だけである。その簡単な形では、このよう
な積分器回路は、入力信号と、レジスフ内で遅延された
積分器出力信号とを加算する加算器である。この積分器
回路は、１つの信号状態の持続時間が所定の値を越えた
時だけ所定の値（しきい値）に達するように構成さるべ
きである。したがって、信号遷移は、信号の状態の変化
するびん度が妨害の場合のびん度よりも低い時に認識さ
れねばならない。
このディジタル回路は、状態遷移が低いびん度でだけ起
きるので、逐次入力信号に関しては低域ろ波挙動を示す
。
きるので、逐次入力信号に関しては低域ろ波挙動を示す
。
積分器回路の一実施態様では、この積分器回路は、■ク
ロックパルス周期の遅延を生じ且つその第１の素子が逐
次入力信号を受ける２つの直列接続された遅延素子の出
力信号が２ビット出力信号を形成する第１回路部分と、
その第１入力が２ビット信号を受けまたその第２入力が
第２加算器の出力信号を受ける第１加算詣を有し、さら
に３２の分割比をもち且つ積分器回路の出力信号を形成
する遅延素子の多ビット信号を受けるディハイグ回路を
有する第２回路部分とを有し、前記の積分回路の出力信
号を形成する遅延素子は、１クロックパルス周期おき後
に第１加算器の出力信号を蓄えて２クロックパルス周期
だけ遅延させ、その出力信号は第２加算器内で多ビット
出力信号より減算される。このような回路は実際上再帰
フィルタ（ｒｅｃｕｒｓｉｖｅ ｆｉｌｔｅｒ）として
機能する。
ロックパルス周期の遅延を生じ且つその第１の素子が逐
次入力信号を受ける２つの直列接続された遅延素子の出
力信号が２ビット出力信号を形成する第１回路部分と、
その第１入力が２ビット信号を受けまたその第２入力が
第２加算器の出力信号を受ける第１加算詣を有し、さら
に３２の分割比をもち且つ積分器回路の出力信号を形成
する遅延素子の多ビット信号を受けるディハイグ回路を
有する第２回路部分とを有し、前記の積分回路の出力信
号を形成する遅延素子は、１クロックパルス周期おき後
に第１加算器の出力信号を蓄えて２クロックパルス周期
だけ遅延させ、その出力信号は第２加算器内で多ビット
出力信号より減算される。このような回路は実際上再帰
フィルタ（ｒｅｃｕｒｓｉｖｅ ｆｉｌｔｅｒ）として
機能する。
第１回路部分の２つの遅延素子は例えばＤ形フリップフ
ロップでもよい。第１のＤ形フリップフロップの出力信
号が最上位ビットを形成する場合には、第１回路部分は
、その第１入力が逐次入力信号を受けまたその第２入力
が２の分割比を有するディバイダの出力信号を受ける加
算器によっても実現することができる。この場合ディバ
イダは、１クロックパルス周期だけ遅延された逐次入力
信号を受ける。第２回路部分は、前述した簡単な積分器
構造と、３２の分割比をもつディバイダを含む別のブラ
ンチとを有する。積分器回路は７ビット信号を発生し、
この７ビット信号は、該７ビット信号がデュアルナンバ
ーと見做された時に最大の１０進値９６および最小の１
０進値３１に達することができる。したがって、評価回
路内のしきい値は前記の値９６と３１の間にあるように
選ばねばならないっ評価回路の一実施態様では、評価回
路は論理回路を有し、この論理回路は、多ピント信号の
３つの上位ビットを組合せ、逐次出力信号を、多ピント
信号が第１しきい値を越えた時にセットしまた多ビット
信号が第２しきい値の下の時にはリセットする。
ロップでもよい。第１のＤ形フリップフロップの出力信
号が最上位ビットを形成する場合には、第１回路部分は
、その第１入力が逐次入力信号を受けまたその第２入力
が２の分割比を有するディバイダの出力信号を受ける加
算器によっても実現することができる。この場合ディバ
イダは、１クロックパルス周期だけ遅延された逐次入力
信号を受ける。第２回路部分は、前述した簡単な積分器
構造と、３２の分割比をもつディバイダを含む別のブラ
ンチとを有する。積分器回路は７ビット信号を発生し、
この７ビット信号は、該７ビット信号がデュアルナンバ
ーと見做された時に最大の１０進値９６および最小の１
０進値３１に達することができる。したがって、評価回
路内のしきい値は前記の値９６と３１の間にあるように
選ばねばならないっ評価回路の一実施態様では、評価回
路は論理回路を有し、この論理回路は、多ピント信号の
３つの上位ビットを組合せ、逐次出力信号を、多ピント
信号が第１しきい値を越えた時にセットしまた多ビット
信号が第２しきい値の下の時にはリセットする。
論理回路は、その一方の入力は最上位ビットを受けまた
その他方の入力は他のビットを受ける第１ ＡＮＤゲー
トの出力と接続され且つその出力はフリップフロップの
セット入力と接続されたＮＯＲゲートと、その一方の入
力は最上位ビットを受けまたその他方の入力は池のビッ
トを受けるＯＲゲートの出力と接続され且つその出力は
フリップフロップのリセット入力と接続された第２ＡＮ
Ｄゲートとを有する。
その他方の入力は他のビットを受ける第１ ＡＮＤゲー
トの出力と接続され且つその出力はフリップフロップの
セット入力と接続されたＮＯＲゲートと、その一方の入
力は最上位ビットを受けまたその他方の入力は池のビッ
トを受けるＯＲゲートの出力と接続され且つその出力は
フリップフロップのリセット入力と接続された第２ＡＮ
Ｄゲートとを有する。
論理回路は、第１しきい値がＩ＋＊ ８０にまた第２し
きい値が値４８に相当するように設計される。
きい値が値４８に相当するように設計される。
既に述べたように、のこディジタル回路は赤外線受信装
置に用いることができる。受信回路によって電気信号に
変換された赤外線信号は、次いで、可制御増幅器を経て
例えばマイクロプロセッサに加えられる。
置に用いることができる。受信回路によって電気信号に
変換された赤外線信号は、次いで、可制御増幅器を経て
例えばマイクロプロセッサに加えられる。
以下に本発明の実施例を添付の図面を参照して詳しく説
明する。
明する。
第１図において、逐次入力信号は、７ビット出力信号を
発生する積分器回路１に加えられ、この出力信号は、逐
次出力信号を出す評価回路２に加えられる。逐次入力信
号は以下に“１°′と“０”と称する２つの状態を有す
る。積分器回路１と評価回路２とより成るディジタル回
路内では、短い持続時間の状態を有しない逐次信号が発
生される。
発生する積分器回路１に加えられ、この出力信号は、逐
次出力信号を出す評価回路２に加えられる。逐次入力信
号は以下に“１°′と“０”と称する２つの状態を有す
る。積分器回路１と評価回路２とより成るディジタル回
路内では、短い持続時間の状態を有しない逐次信号が発
生される。
短い信号状態すなわち速い信号変化を有する信号は、こ
のディジタル回路によって抑圧され、逐次出力信号内に
は存しない。妨害の場合には、信号の状態が変化するび
ん度は非妨害信号の場合よりも高い。
のディジタル回路によって抑圧され、逐次出力信号内に
は存しない。妨害の場合には、信号の状態が変化するび
ん度は非妨害信号の場合よりも高い。
前記の積分器回路１は、２つのＤ形フリップフロップ４
と５を有する第１回路部分３を有する。
と５を有する第１回路部分３を有する。
Ｄ形フリップフロップ４の０入力は逐次入力信号を受け
、そのクロック入力は、クロック信号発生器６より、ク
ロック周波数［Ｈを有するクロック信号を受ける。クロ
ック信号の各有効縁に応答して、逐次入力信号の各信号
状態すなわち“１″または“０″が蓄えられ、Ｄ形フリ
ップフロップ４の出力に用いられる。このＤ形フリップ
フロップ４の出力信号はＤ形フリップフロップ５のＤ入
力に加えられる。このＤ形フリップフロンプ５もやはり
クロツタ信号発生器６よりクロック信号（周波数［１１
）を受ける。Ｄ形フリップフロップ４とＤ形フリップフ
ロップ５の出力信号は、積分器回路１の第２回路部分８
に対する２ビット入力信号を形成する。最上位ビットは
Ｄ形フリップフロップ４の出力信号を形成する。
、そのクロック入力は、クロック信号発生器６より、ク
ロック周波数［Ｈを有するクロック信号を受ける。クロ
ック信号の各有効縁に応答して、逐次入力信号の各信号
状態すなわち“１″または“０″が蓄えられ、Ｄ形フリ
ップフロップ４の出力に用いられる。このＤ形フリップ
フロップ４の出力信号はＤ形フリップフロップ５のＤ入
力に加えられる。このＤ形フリップフロンプ５もやはり
クロツタ信号発生器６よりクロック信号（周波数［１１
）を受ける。Ｄ形フリップフロップ４とＤ形フリップフ
ロップ５の出力信号は、積分器回路１の第２回路部分８
に対する２ビット入力信号を形成する。最上位ビットは
Ｄ形フリップフロップ４の出力信号を形成する。
第２回路部分８に対する２ビット入力信号は加算器９に
加えられ、この加算器の他の入力は別の加算器ｌＯより
７ビット信号を受ける。加算器９の７ピント出力信号は
、り四ツク信号発生器６より別のクロック信号を受け、
この場合この別のクロック信号の周波数ｆＨ／２は、２
つのＤ形フリップフロップ４と５に加えられるクロック
信号の周波数の半分である。したがって、レジスタ１１
は一つおきのパルス周期だけ加算器９の出力信号を蓄え
、更にこの信号を２クロックパルス周期だけ遅らせる。
加えられ、この加算器の他の入力は別の加算器ｌＯより
７ビット信号を受ける。加算器９の７ピント出力信号は
、り四ツク信号発生器６より別のクロック信号を受け、
この場合この別のクロック信号の周波数ｆＨ／２は、２
つのＤ形フリップフロップ４と５に加えられるクロック
信号の周波数の半分である。したがって、レジスタ１１
は一つおきのパルス周期だけ加算器９の出力信号を蓄え
、更にこの信号を２クロックパルス周期だけ遅らせる。
レジスタ１１の出力信号は積分器回路１の出力信号を形
成する。この出力信号は、加算器１０の第１入力と、３
２の分割比を有するディパイダ回路１２にも加えられる
。このディバイダ回路１２の出力信号は加算器１０の第
２入力に加えられる。このようなディバイダ回路は実際
には５つのバイナリ位置にわたり位置シフトを行うこと
によって実現される。加算器１０を用い、ディバイダ回
路１２の出力信号はレジスタ１１の多ビット信号より減
算される。
成する。この出力信号は、加算器１０の第１入力と、３
２の分割比を有するディパイダ回路１２にも加えられる
。このディバイダ回路１２の出力信号は加算器１０の第
２入力に加えられる。このようなディバイダ回路は実際
には５つのバイナリ位置にわたり位置シフトを行うこと
によって実現される。加算器１０を用い、ディバイダ回
路１２の出力信号はレジスタ１１の多ビット信号より減
算される。
加算器１０内にはディバイダ回路の出力信号の２の補数
が形成され、しかる後、多ビット信号への加算が行われ
る。
が形成され、しかる後、多ビット信号への加算が行われ
る。
多ビット信号が２進数としてほん訳されると、多ビット
出力信号の最大値は１０進数の９６になり、出力信号の
最小値は１０進数の３１になる。逐次入力信号の状態の
持続時間が長ければ長いほど、積分器回路１の出力信号
はそれだけ値９６または３１に近くなる。したがって、
出力信号の変化はデルタ状になる。逐次入力信号の極め
て速い変化の場合には、積分器回路の出力信号の値は制
限値より離れたままでいる。
出力信号の最大値は１０進数の９６になり、出力信号の
最小値は１０進数の３１になる。逐次入力信号の状態の
持続時間が長ければ長いほど、積分器回路１の出力信号
はそれだけ値９６または３１に近くなる。したがって、
出力信号の変化はデルタ状になる。逐次入力信号の極め
て速い変化の場合には、積分器回路の出力信号の値は制
限値より離れたままでいる。
評価回路２では、逐次入力信号の状態の変化が妨害によ
り生じたものか或いは非妨害信号に関るものかが決定さ
れる。第２図は評価回路２の一実施例を示す。積分器回
路１の７ビット出力信号の３つの上位ビットが評価回路
２に加えられる。最上位ビットはＡＮＤＮＯゲートの第
１入力に加えられ、このＡＮＤゲートの他方の入力は、
ＯＲゲート１６内で組合された他のビットを受ける。前
記のＡＮＤゲート１５の出力はフリップフロップ１７の
セット入力に接続される。このフリップフロップ１７の
出力は、評価回路２の逐次出力信号を形成する。フリッ
プフロップＩ７のリセット入力はＮＯＲゲート１８の出
力と接続され、このＮＯＲゲートの一方の入力は最上位
ビットを受け、その他方の入力は、他の２つのビットを
組合せるＯＲゲート１９の出力信号を受ける。
り生じたものか或いは非妨害信号に関るものかが決定さ
れる。第２図は評価回路２の一実施例を示す。積分器回
路１の７ビット出力信号の３つの上位ビットが評価回路
２に加えられる。最上位ビットはＡＮＤＮＯゲートの第
１入力に加えられ、このＡＮＤゲートの他方の入力は、
ＯＲゲート１６内で組合された他のビットを受ける。前
記のＡＮＤゲート１５の出力はフリップフロップ１７の
セット入力に接続される。このフリップフロップ１７の
出力は、評価回路２の逐次出力信号を形成する。フリッ
プフロップＩ７のリセット入力はＮＯＲゲート１８の出
力と接続され、このＮＯＲゲートの一方の入力は最上位
ビットを受け、その他方の入力は、他の２つのビットを
組合せるＯＲゲート１９の出力信号を受ける。
前記のゲート１５．１６．１８および１９で形成された
評価回路の論理回路は、積分器回路１の出力信号が値８
０を越えた（この場合にはフリップフロップ１７はセッ
トされる）か或いは出力信号が値８０より下がった（こ
の場合にはフリップ７０ツブ１７はリセットされる）か
を決める。したがって、評価回路の第１しきい値は８０
で、第２しきい値は４８である。実際的なテストにより
、これ等のしきい値は妨害の信顆性ある抑圧をきたすこ
とがわかった。
評価回路の論理回路は、積分器回路１の出力信号が値８
０を越えた（この場合にはフリップフロップ１７はセッ
トされる）か或いは出力信号が値８０より下がった（こ
の場合にはフリップ７０ツブ１７はリセットされる）か
を決める。したがって、評価回路の第１しきい値は８０
で、第２しきい値は４８である。実際的なテストにより
、これ等のしきい値は妨害の信顆性ある抑圧をきたすこ
とがわかった。
この種のディジタル回路は、赤外線受信装置の妨害を抑
圧するのに用いることができる。受信された赤外線は、
可制御増幅器に加えられるために、受信回路内で電気信
号に変換される。可制御増幅器の出ノｊ信号は、妨害を
抑圧し且つその逐次出力が例えばマイクロプロセッサに
加えられるディジタル回路に加えられる。マイクロプロ
センサが例えば２ ！、ｌ ｌＩ ｚのクロック周波数
（この周波数はまたＤ形フリップフロップに加えられる
クロック信号のクロック周波数でもある）で動作すると
、ディジタル回路は２０ ＫＨｚより下のすべての信号
変化を抑圧する。
圧するのに用いることができる。受信された赤外線は、
可制御増幅器に加えられるために、受信回路内で電気信
号に変換される。可制御増幅器の出ノｊ信号は、妨害を
抑圧し且つその逐次出力が例えばマイクロプロセッサに
加えられるディジタル回路に加えられる。マイクロプロ
センサが例えば２ ！、ｌ ｌＩ ｚのクロック周波数
（この周波数はまたＤ形フリップフロップに加えられる
クロック信号のクロック周波数でもある）で動作すると
、ディジタル回路は２０ ＫＨｚより下のすべての信号
変化を抑圧する。
第１図は本発明のディジタル回路を示すブロック回路図
、 第２図は評価回路の詳細の一実施例のブロック回路図で
ある。 ｌ・・・積分器回路 ２・・・評価回路３・・・
第１回路部分 ４．５・・・Ｄ形フリップフロップ ６・・・クロック信号発生器
、 第２図は評価回路の詳細の一実施例のブロック回路図で
ある。 ｌ・・・積分器回路 ２・・・評価回路３・・・
第１回路部分 ４．５・・・Ｄ形フリップフロップ ６・・・クロック信号発生器
Claims (1)
- 【特許請求の範囲】 １、逐次入力信号を受け、速い信号変化を抑圧するディ
ジタル回路において、積分器回路（１）は、逐次入力信
号の積分によって多ビット信号を発生し、評価回路（２
）は、この多ビット信号より、多ビット信号が第１しき
い値を越えた時に第１の状態をとりまた多ビット信号が
第２しきい値の下の時には第２の状態をとる逐次出力信
号を取出すことを特徴とするディジタル回路。 ２、積分器回路（１）は、１クロックパルス周期の遅延
を生じ且つその第１の素子（４）が逐次入力信号を受け
る２つの直列接続された遅延素子（４、５）の出力信号
が２ビット出力信号を形成する第１回路部分（３）と、
その第１入力が２ビット信号を受けまたその第２入力が
第２加算器（１０）の出力信号を受ける第１加算器（９
）を有しさらに３２の分割比をもち且つ積分器回路（１
）の出力信号を形成する遅延素子（１１）の多ビット出
力信号を受けるディバイダ回路（１２）を有する第２回
路部分（８）とを有し、前記の遅延素子（１１）は、１
クロックパルス周期おき後に第１加算器（９）の出力信
号を蓄えて２クロックパルス周期だけ遅延させ、その出
力信号は第２加算器（１０）内で多ビット出力信号より
減算される特許請求の範囲第１項記載のディジタル回路
。 ３、評価回路（２）内の論理回路（１５から１９）は多
ビット信号の３つの上位ビットを組合せ、逐次出力信号
を発生するフリップフロップ（１７）を、多ビット信号
が第１しきい値を越えた時にセットしまた多ビット信号
が第２しきい値の下の時にはリセットする特許請求の範
囲第１項または第２項記載のディジタル回路。 ４、論理回路は、その一方の入力は最上位ビットを受け
またその他方の入力は他のビットを受ける第１ＡＮＤゲ
ート（１９）の出力と接続され且つその出力はフリップ
フロップ（１７）のセット入力と接続されたＮＯＲゲー
ト（１８）と、その一方の入力は最上位ビットを受けま
たその他方の入力は他のビットを受けるＯＲゲート（１
６）の出力と接続され且つその出力はフリップフロップ
（１７）のリセット入力と接続された第２ＡＮＤゲート
（１５）とを有する特許請求の範囲第３項記載のディジ
タル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3623301.3 | 1986-07-11 | ||
| DE19863623301 DE3623301A1 (de) | 1986-07-11 | 1986-07-11 | Digitalschaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356011A true JPS6356011A (ja) | 1988-03-10 |
Family
ID=6304883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62171345A Pending JPS6356011A (ja) | 1986-07-11 | 1987-07-10 | ディジタル回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4862404A (ja) |
| EP (1) | EP0253441A3 (ja) |
| JP (1) | JPS6356011A (ja) |
| DE (1) | DE3623301A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748637B2 (ja) * | 1990-03-09 | 1998-05-13 | ソニー株式会社 | オートフォーカス制御装置 |
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1986
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-
1987
- 1987-07-08 EP EP87201299A patent/EP0253441A3/de not_active Withdrawn
- 1987-07-09 US US07/071,695 patent/US4862404A/en not_active Expired - Fee Related
- 1987-07-10 JP JP62171345A patent/JPS6356011A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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|---|---|
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| DE3623301A1 (de) | 1988-01-21 |
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