JPS6356011A - ディジタル回路 - Google Patents
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- JPS6356011A JPS6356011A JP62171345A JP17134587A JPS6356011A JP S6356011 A JPS6356011 A JP S6356011A JP 62171345 A JP62171345 A JP 62171345A JP 17134587 A JP17134587 A JP 17134587A JP S6356011 A JPS6356011 A JP S6356011A
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- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
- G06F7/66—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations wherein pulses represent unitary increments only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、逐次入力を受け、速い信号変化を抑圧するデ
ィジタル回路に関するものである。
ィジタル回路に関するものである。
消費者向けの電子製品例えばテレビジョン受像機はリモ
コン装置で制御されることが多い。このようなリモコン
装置は送信機を有し、その信号は、操作者の望む動作を
行うマイクロプロセッサに加えられるように受信機で受
信される。
コン装置で制御されることが多い。このようなリモコン
装置は送信機を有し、その信号は、操作者の望む動作を
行うマイクロプロセッサに加えられるように受信機で受
信される。
テレビジョン受像機の場合には、このような信号を送る
のに赤外線が屡々用いられる。赤外線受信機は赤外線送
信機より逐次信号を受け、この信号は、可制御増幅器を
経てマイクロプロセッサに加えられる。長びいた送信時
間間隔の間すなわち赤外線送信機より信号が送られてな
い時、増幅器は利得が最大であるように制御される。し
たがって、赤外線受信機で受信された所定以外の光が増
幅器を経てマイクロプロセッサに達することがある。
のに赤外線が屡々用いられる。赤外線受信機は赤外線送
信機より逐次信号を受け、この信号は、可制御増幅器を
経てマイクロプロセッサに加えられる。長びいた送信時
間間隔の間すなわち赤外線送信機より信号が送られてな
い時、増幅器は利得が最大であるように制御される。し
たがって、赤外線受信機で受信された所定以外の光が増
幅器を経てマイクロプロセッサに達することがある。
逐次信号は、通常“1″と“0″または“高”と“低”
で表わされる2つの状態を有する。所定以外の光は逐次
信号に速い変化を生じる、すなわち、逐次信号は1つの
状態例えば状態“1”を極く短くしかとらない。逐次信
号の状態が代わるひん度(frequency)は、所
定以外の光の場合の方が送信信号の場合よりも遥かに高
い。
で表わされる2つの状態を有する。所定以外の光は逐次
信号に速い変化を生じる、すなわち、逐次信号は1つの
状態例えば状態“1”を極く短くしかとらない。逐次信
号の状態が代わるひん度(frequency)は、所
定以外の光の場合の方が送信信号の場合よりも遥かに高
い。
マイクロプロセッサは送信信号を評価する。このような
妨害の出現は正常のプログラムの実行を短期間中断する
。高いびん度の妨害によりこのような中断がより頻繁に
生じると、マイクロプロセッサの正常のプログラムが妨
害されることになる。
妨害の出現は正常のプログラムの実行を短期間中断する
。高いびん度の妨害によりこのような中断がより頻繁に
生じると、マイクロプロセッサの正常のプログラムが妨
害されることになる。
特開昭52−107138号公報から、前述の妨害を抑
圧するフィルタ回路が知られている。このフィルタ回路
は、幾つかの論理回路と比較器に加え、カウントアツプ
/カウントダウンカウンタを有する。
圧するフィルタ回路が知られている。このフィルタ回路
は、幾つかの論理回路と比較器に加え、カウントアツプ
/カウントダウンカウンタを有する。
本発明の目的は、冒頭に記載した種類のディジクル回路
を、ディジタル回路の逐次出力信号の妨害が前記引用し
た従来技術よりも簡単なフィルタ回路によって高度に抑
圧されるように構成することにある。
を、ディジタル回路の逐次出力信号の妨害が前記引用し
た従来技術よりも簡単なフィルタ回路によって高度に抑
圧されるように構成することにある。
本発明はこの目的を次のようにすること)こより達成し
たものである、すなわち、積分回路は、逐次入力信号の
積分によって多ビット信号を発生し、評価回路は、この
多ビット信号より、多ビット信号が第1しきい値を越え
た時に第1の状態をとりまた多ピント信号が第2しきい
値の下の時には第2の状態をとる。
たものである、すなわち、積分回路は、逐次入力信号の
積分によって多ビット信号を発生し、評価回路は、この
多ビット信号より、多ビット信号が第1しきい値を越え
た時に第1の状態をとりまた多ピント信号が第2しきい
値の下の時には第2の状態をとる。
本発明のディジタル回路では、逐次入力信号の積分の結
果、積分回路の出力信号がデルタ状であるようにするこ
とができる。評価回路が逐次入力信号内に信号遷移を検
出するのは、すなわち妨害が関与しないのは、評価回路
の出力信号が所定のしきい値を越えるかまたはこのしき
い値の下の時だけである。その簡単な形では、このよう
な積分器回路は、入力信号と、レジスフ内で遅延された
積分器出力信号とを加算する加算器である。この積分器
回路は、1つの信号状態の持続時間が所定の値を越えた
時だけ所定の値(しきい値)に達するように構成さるべ
きである。したがって、信号遷移は、信号の状態の変化
するびん度が妨害の場合のびん度よりも低い時に認識さ
れねばならない。
果、積分回路の出力信号がデルタ状であるようにするこ
とができる。評価回路が逐次入力信号内に信号遷移を検
出するのは、すなわち妨害が関与しないのは、評価回路
の出力信号が所定のしきい値を越えるかまたはこのしき
い値の下の時だけである。その簡単な形では、このよう
な積分器回路は、入力信号と、レジスフ内で遅延された
積分器出力信号とを加算する加算器である。この積分器
回路は、1つの信号状態の持続時間が所定の値を越えた
時だけ所定の値(しきい値)に達するように構成さるべ
きである。したがって、信号遷移は、信号の状態の変化
するびん度が妨害の場合のびん度よりも低い時に認識さ
れねばならない。
このディジタル回路は、状態遷移が低いびん度でだけ起
きるので、逐次入力信号に関しては低域ろ波挙動を示す
。
きるので、逐次入力信号に関しては低域ろ波挙動を示す
。
積分器回路の一実施態様では、この積分器回路は、■ク
ロックパルス周期の遅延を生じ且つその第1の素子が逐
次入力信号を受ける2つの直列接続された遅延素子の出
力信号が2ビット出力信号を形成する第1回路部分と、
その第1入力が2ビット信号を受けまたその第2入力が
第2加算器の出力信号を受ける第1加算詣を有し、さら
に32の分割比をもち且つ積分器回路の出力信号を形成
する遅延素子の多ビット信号を受けるディハイグ回路を
有する第2回路部分とを有し、前記の積分回路の出力信
号を形成する遅延素子は、1クロックパルス周期おき後
に第1加算器の出力信号を蓄えて2クロックパルス周期
だけ遅延させ、その出力信号は第2加算器内で多ビット
出力信号より減算される。このような回路は実際上再帰
フィルタ(recursive filter)として
機能する。
ロックパルス周期の遅延を生じ且つその第1の素子が逐
次入力信号を受ける2つの直列接続された遅延素子の出
力信号が2ビット出力信号を形成する第1回路部分と、
その第1入力が2ビット信号を受けまたその第2入力が
第2加算器の出力信号を受ける第1加算詣を有し、さら
に32の分割比をもち且つ積分器回路の出力信号を形成
する遅延素子の多ビット信号を受けるディハイグ回路を
有する第2回路部分とを有し、前記の積分回路の出力信
号を形成する遅延素子は、1クロックパルス周期おき後
に第1加算器の出力信号を蓄えて2クロックパルス周期
だけ遅延させ、その出力信号は第2加算器内で多ビット
出力信号より減算される。このような回路は実際上再帰
フィルタ(recursive filter)として
機能する。
第1回路部分の2つの遅延素子は例えばD形フリップフ
ロップでもよい。第1のD形フリップフロップの出力信
号が最上位ビットを形成する場合には、第1回路部分は
、その第1入力が逐次入力信号を受けまたその第2入力
が2の分割比を有するディバイダの出力信号を受ける加
算器によっても実現することができる。この場合ディバ
イダは、1クロックパルス周期だけ遅延された逐次入力
信号を受ける。第2回路部分は、前述した簡単な積分器
構造と、32の分割比をもつディバイダを含む別のブラ
ンチとを有する。積分器回路は7ビット信号を発生し、
この7ビット信号は、該7ビット信号がデュアルナンバ
ーと見做された時に最大の10進値96および最小の1
0進値31に達することができる。したがって、評価回
路内のしきい値は前記の値96と31の間にあるように
選ばねばならないっ評価回路の一実施態様では、評価回
路は論理回路を有し、この論理回路は、多ピント信号の
3つの上位ビットを組合せ、逐次出力信号を、多ピント
信号が第1しきい値を越えた時にセットしまた多ビット
信号が第2しきい値の下の時にはリセットする。
ロップでもよい。第1のD形フリップフロップの出力信
号が最上位ビットを形成する場合には、第1回路部分は
、その第1入力が逐次入力信号を受けまたその第2入力
が2の分割比を有するディバイダの出力信号を受ける加
算器によっても実現することができる。この場合ディバ
イダは、1クロックパルス周期だけ遅延された逐次入力
信号を受ける。第2回路部分は、前述した簡単な積分器
構造と、32の分割比をもつディバイダを含む別のブラ
ンチとを有する。積分器回路は7ビット信号を発生し、
この7ビット信号は、該7ビット信号がデュアルナンバ
ーと見做された時に最大の10進値96および最小の1
0進値31に達することができる。したがって、評価回
路内のしきい値は前記の値96と31の間にあるように
選ばねばならないっ評価回路の一実施態様では、評価回
路は論理回路を有し、この論理回路は、多ピント信号の
3つの上位ビットを組合せ、逐次出力信号を、多ピント
信号が第1しきい値を越えた時にセットしまた多ビット
信号が第2しきい値の下の時にはリセットする。
論理回路は、その一方の入力は最上位ビットを受けまた
その他方の入力は他のビットを受ける第1 ANDゲー
トの出力と接続され且つその出力はフリップフロップの
セット入力と接続されたNORゲートと、その一方の入
力は最上位ビットを受けまたその他方の入力は池のビッ
トを受けるORゲートの出力と接続され且つその出力は
フリップフロップのリセット入力と接続された第2AN
Dゲートとを有する。
その他方の入力は他のビットを受ける第1 ANDゲー
トの出力と接続され且つその出力はフリップフロップの
セット入力と接続されたNORゲートと、その一方の入
力は最上位ビットを受けまたその他方の入力は池のビッ
トを受けるORゲートの出力と接続され且つその出力は
フリップフロップのリセット入力と接続された第2AN
Dゲートとを有する。
論理回路は、第1しきい値がI+* 80にまた第2し
きい値が値48に相当するように設計される。
きい値が値48に相当するように設計される。
既に述べたように、のこディジタル回路は赤外線受信装
置に用いることができる。受信回路によって電気信号に
変換された赤外線信号は、次いで、可制御増幅器を経て
例えばマイクロプロセッサに加えられる。
置に用いることができる。受信回路によって電気信号に
変換された赤外線信号は、次いで、可制御増幅器を経て
例えばマイクロプロセッサに加えられる。
以下に本発明の実施例を添付の図面を参照して詳しく説
明する。
明する。
第1図において、逐次入力信号は、7ビット出力信号を
発生する積分器回路1に加えられ、この出力信号は、逐
次出力信号を出す評価回路2に加えられる。逐次入力信
号は以下に“1°′と“0”と称する2つの状態を有す
る。積分器回路1と評価回路2とより成るディジタル回
路内では、短い持続時間の状態を有しない逐次信号が発
生される。
発生する積分器回路1に加えられ、この出力信号は、逐
次出力信号を出す評価回路2に加えられる。逐次入力信
号は以下に“1°′と“0”と称する2つの状態を有す
る。積分器回路1と評価回路2とより成るディジタル回
路内では、短い持続時間の状態を有しない逐次信号が発
生される。
短い信号状態すなわち速い信号変化を有する信号は、こ
のディジタル回路によって抑圧され、逐次出力信号内に
は存しない。妨害の場合には、信号の状態が変化するび
ん度は非妨害信号の場合よりも高い。
のディジタル回路によって抑圧され、逐次出力信号内に
は存しない。妨害の場合には、信号の状態が変化するび
ん度は非妨害信号の場合よりも高い。
前記の積分器回路1は、2つのD形フリップフロップ4
と5を有する第1回路部分3を有する。
と5を有する第1回路部分3を有する。
D形フリップフロップ4の0入力は逐次入力信号を受け
、そのクロック入力は、クロック信号発生器6より、ク
ロック周波数[Hを有するクロック信号を受ける。クロ
ック信号の各有効縁に応答して、逐次入力信号の各信号
状態すなわち“1″または“0″が蓄えられ、D形フリ
ップフロップ4の出力に用いられる。このD形フリップ
フロップ4の出力信号はD形フリップフロップ5のD入
力に加えられる。このD形フリップフロンプ5もやはり
クロツタ信号発生器6よりクロック信号(周波数[11
)を受ける。D形フリップフロップ4とD形フリップフ
ロップ5の出力信号は、積分器回路1の第2回路部分8
に対する2ビット入力信号を形成する。最上位ビットは
D形フリップフロップ4の出力信号を形成する。
、そのクロック入力は、クロック信号発生器6より、ク
ロック周波数[Hを有するクロック信号を受ける。クロ
ック信号の各有効縁に応答して、逐次入力信号の各信号
状態すなわち“1″または“0″が蓄えられ、D形フリ
ップフロップ4の出力に用いられる。このD形フリップ
フロップ4の出力信号はD形フリップフロップ5のD入
力に加えられる。このD形フリップフロンプ5もやはり
クロツタ信号発生器6よりクロック信号(周波数[11
)を受ける。D形フリップフロップ4とD形フリップフ
ロップ5の出力信号は、積分器回路1の第2回路部分8
に対する2ビット入力信号を形成する。最上位ビットは
D形フリップフロップ4の出力信号を形成する。
第2回路部分8に対する2ビット入力信号は加算器9に
加えられ、この加算器の他の入力は別の加算器lOより
7ビット信号を受ける。加算器9の7ピント出力信号は
、り四ツク信号発生器6より別のクロック信号を受け、
この場合この別のクロック信号の周波数fH/2は、2
つのD形フリップフロップ4と5に加えられるクロック
信号の周波数の半分である。したがって、レジスタ11
は一つおきのパルス周期だけ加算器9の出力信号を蓄え
、更にこの信号を2クロックパルス周期だけ遅らせる。
加えられ、この加算器の他の入力は別の加算器lOより
7ビット信号を受ける。加算器9の7ピント出力信号は
、り四ツク信号発生器6より別のクロック信号を受け、
この場合この別のクロック信号の周波数fH/2は、2
つのD形フリップフロップ4と5に加えられるクロック
信号の周波数の半分である。したがって、レジスタ11
は一つおきのパルス周期だけ加算器9の出力信号を蓄え
、更にこの信号を2クロックパルス周期だけ遅らせる。
レジスタ11の出力信号は積分器回路1の出力信号を形
成する。この出力信号は、加算器10の第1入力と、3
2の分割比を有するディパイダ回路12にも加えられる
。このディバイダ回路12の出力信号は加算器10の第
2入力に加えられる。このようなディバイダ回路は実際
には5つのバイナリ位置にわたり位置シフトを行うこと
によって実現される。加算器10を用い、ディバイダ回
路12の出力信号はレジスタ11の多ビット信号より減
算される。
成する。この出力信号は、加算器10の第1入力と、3
2の分割比を有するディパイダ回路12にも加えられる
。このディバイダ回路12の出力信号は加算器10の第
2入力に加えられる。このようなディバイダ回路は実際
には5つのバイナリ位置にわたり位置シフトを行うこと
によって実現される。加算器10を用い、ディバイダ回
路12の出力信号はレジスタ11の多ビット信号より減
算される。
加算器10内にはディバイダ回路の出力信号の2の補数
が形成され、しかる後、多ビット信号への加算が行われ
る。
が形成され、しかる後、多ビット信号への加算が行われ
る。
多ビット信号が2進数としてほん訳されると、多ビット
出力信号の最大値は10進数の96になり、出力信号の
最小値は10進数の31になる。逐次入力信号の状態の
持続時間が長ければ長いほど、積分器回路1の出力信号
はそれだけ値96または31に近くなる。したがって、
出力信号の変化はデルタ状になる。逐次入力信号の極め
て速い変化の場合には、積分器回路の出力信号の値は制
限値より離れたままでいる。
出力信号の最大値は10進数の96になり、出力信号の
最小値は10進数の31になる。逐次入力信号の状態の
持続時間が長ければ長いほど、積分器回路1の出力信号
はそれだけ値96または31に近くなる。したがって、
出力信号の変化はデルタ状になる。逐次入力信号の極め
て速い変化の場合には、積分器回路の出力信号の値は制
限値より離れたままでいる。
評価回路2では、逐次入力信号の状態の変化が妨害によ
り生じたものか或いは非妨害信号に関るものかが決定さ
れる。第2図は評価回路2の一実施例を示す。積分器回
路1の7ビット出力信号の3つの上位ビットが評価回路
2に加えられる。最上位ビットはANDNOゲートの第
1入力に加えられ、このANDゲートの他方の入力は、
ORゲート16内で組合された他のビットを受ける。前
記のANDゲート15の出力はフリップフロップ17の
セット入力に接続される。このフリップフロップ17の
出力は、評価回路2の逐次出力信号を形成する。フリッ
プフロップI7のリセット入力はNORゲート18の出
力と接続され、このNORゲートの一方の入力は最上位
ビットを受け、その他方の入力は、他の2つのビットを
組合せるORゲート19の出力信号を受ける。
り生じたものか或いは非妨害信号に関るものかが決定さ
れる。第2図は評価回路2の一実施例を示す。積分器回
路1の7ビット出力信号の3つの上位ビットが評価回路
2に加えられる。最上位ビットはANDNOゲートの第
1入力に加えられ、このANDゲートの他方の入力は、
ORゲート16内で組合された他のビットを受ける。前
記のANDゲート15の出力はフリップフロップ17の
セット入力に接続される。このフリップフロップ17の
出力は、評価回路2の逐次出力信号を形成する。フリッ
プフロップI7のリセット入力はNORゲート18の出
力と接続され、このNORゲートの一方の入力は最上位
ビットを受け、その他方の入力は、他の2つのビットを
組合せるORゲート19の出力信号を受ける。
前記のゲート15.16.18および19で形成された
評価回路の論理回路は、積分器回路1の出力信号が値8
0を越えた(この場合にはフリップフロップ17はセッ
トされる)か或いは出力信号が値80より下がった(こ
の場合にはフリップ70ツブ17はリセットされる)か
を決める。したがって、評価回路の第1しきい値は80
で、第2しきい値は48である。実際的なテストにより
、これ等のしきい値は妨害の信顆性ある抑圧をきたすこ
とがわかった。
評価回路の論理回路は、積分器回路1の出力信号が値8
0を越えた(この場合にはフリップフロップ17はセッ
トされる)か或いは出力信号が値80より下がった(こ
の場合にはフリップ70ツブ17はリセットされる)か
を決める。したがって、評価回路の第1しきい値は80
で、第2しきい値は48である。実際的なテストにより
、これ等のしきい値は妨害の信顆性ある抑圧をきたすこ
とがわかった。
この種のディジタル回路は、赤外線受信装置の妨害を抑
圧するのに用いることができる。受信された赤外線は、
可制御増幅器に加えられるために、受信回路内で電気信
号に変換される。可制御増幅器の出ノj信号は、妨害を
抑圧し且つその逐次出力が例えばマイクロプロセッサに
加えられるディジタル回路に加えられる。マイクロプロ
センサが例えば2 !、l lI zのクロック周波数
(この周波数はまたD形フリップフロップに加えられる
クロック信号のクロック周波数でもある)で動作すると
、ディジタル回路は20 KHzより下のすべての信号
変化を抑圧する。
圧するのに用いることができる。受信された赤外線は、
可制御増幅器に加えられるために、受信回路内で電気信
号に変換される。可制御増幅器の出ノj信号は、妨害を
抑圧し且つその逐次出力が例えばマイクロプロセッサに
加えられるディジタル回路に加えられる。マイクロプロ
センサが例えば2 !、l lI zのクロック周波数
(この周波数はまたD形フリップフロップに加えられる
クロック信号のクロック周波数でもある)で動作すると
、ディジタル回路は20 KHzより下のすべての信号
変化を抑圧する。
第1図は本発明のディジタル回路を示すブロック回路図
、 第2図は評価回路の詳細の一実施例のブロック回路図で
ある。 l・・・積分器回路 2・・・評価回路3・・・
第1回路部分 4.5・・・D形フリップフロップ 6・・・クロック信号発生器
、 第2図は評価回路の詳細の一実施例のブロック回路図で
ある。 l・・・積分器回路 2・・・評価回路3・・・
第1回路部分 4.5・・・D形フリップフロップ 6・・・クロック信号発生器
Claims (1)
- 【特許請求の範囲】 1、逐次入力信号を受け、速い信号変化を抑圧するディ
ジタル回路において、積分器回路(1)は、逐次入力信
号の積分によって多ビット信号を発生し、評価回路(2
)は、この多ビット信号より、多ビット信号が第1しき
い値を越えた時に第1の状態をとりまた多ビット信号が
第2しきい値の下の時には第2の状態をとる逐次出力信
号を取出すことを特徴とするディジタル回路。 2、積分器回路(1)は、1クロックパルス周期の遅延
を生じ且つその第1の素子(4)が逐次入力信号を受け
る2つの直列接続された遅延素子(4、5)の出力信号
が2ビット出力信号を形成する第1回路部分(3)と、
その第1入力が2ビット信号を受けまたその第2入力が
第2加算器(10)の出力信号を受ける第1加算器(9
)を有しさらに32の分割比をもち且つ積分器回路(1
)の出力信号を形成する遅延素子(11)の多ビット出
力信号を受けるディバイダ回路(12)を有する第2回
路部分(8)とを有し、前記の遅延素子(11)は、1
クロックパルス周期おき後に第1加算器(9)の出力信
号を蓄えて2クロックパルス周期だけ遅延させ、その出
力信号は第2加算器(10)内で多ビット出力信号より
減算される特許請求の範囲第1項記載のディジタル回路
。 3、評価回路(2)内の論理回路(15から19)は多
ビット信号の3つの上位ビットを組合せ、逐次出力信号
を発生するフリップフロップ(17)を、多ビット信号
が第1しきい値を越えた時にセットしまた多ビット信号
が第2しきい値の下の時にはリセットする特許請求の範
囲第1項または第2項記載のディジタル回路。 4、論理回路は、その一方の入力は最上位ビットを受け
またその他方の入力は他のビットを受ける第1ANDゲ
ート(19)の出力と接続され且つその出力はフリップ
フロップ(17)のセット入力と接続されたNORゲー
ト(18)と、その一方の入力は最上位ビットを受けま
たその他方の入力は他のビットを受けるORゲート(1
6)の出力と接続され且つその出力はフリップフロップ
(17)のリセット入力と接続された第2ANDゲート
(15)とを有する特許請求の範囲第3項記載のディジ
タル回路。
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