JPS6355652A - Controlling circuit for input/output device - Google Patents
Controlling circuit for input/output deviceInfo
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- 238000011084 recovery Methods 0.000 claims abstract description 37
- 230000015654 memory Effects 0.000 abstract description 36
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000005338 Allium tuberosum Nutrition 0.000 description 1
- 244000003377 Allium tuberosum Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサと複数の入出力装置とを
備えた入出力装置制御システムにおける入出力装置制御
回路に関し、特に、アクセス速度が異なる種々の入出力
装置の制御を、シンプルなハードウェアにより効率良く
行うことが可能な入出力装置制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input/output device control circuit in an input/output device control system equipped with a microprocessor and a plurality of input/output devices, and particularly relates to The present invention relates to an input/output device control circuit that can efficiently control input/output devices using simple hardware.
複数の入出力装置が共通バスによって接続されているマ
イクロコンピュータ・システム等において、そのシステ
ムの処理時間を短縮するため、その共通バスの制御を行
う制御回路を設け、それぞれの入出力装置のアクセス時
間に対応して共通バスを制御する方法が種々提案されて
いる。In microcomputer systems where multiple input/output devices are connected by a common bus, in order to reduce the processing time of the system, a control circuit is provided to control the common bus, and the access time of each input/output device is reduced. Various methods have been proposed for controlling the common bus.
例えば、特開昭５９−１７７６２８号公報に記載されて
いる方法では、入出力装置とマイクロプロセッサとの間
で、時間幅拡張要求信号というインタフェースを介し、
この時間幅拡張要求信号に応じて、複数の異なる時間幅
信号を出力し、アクセス速度の異なるそれぞれの人出刃
装置に対応した共通バスの使用時間幅を決定して共通バ
スの使用権を制御している。For example, in the method described in Japanese Patent Application Laid-open No. 59-177628, an interface called a time width expansion request signal is used between an input/output device and a microprocessor,
In response to this time width expansion request signal, a plurality of different time width signals are output, and the use time width of the common bus corresponding to each of the blade devices with different access speeds is determined, and the right to use the common bus is controlled. ing.
また、一般に入出力装置のエラーリカバリ処理について
は、マイクロプログラム等のソフトウェアによって実現
し、ニラ−発生時に、そのエラーを発生した入出力装置
、およびエラーの種類をそのプログラムの解析により識
別して、エラーリカバリを行うため、多くのステップ数
と所要メモリ量等を必要とする。例えば、人出刃装置が
らの読み取りエラーの処理は多様であり、その入出力装
置がディスクならば、位置決め後に再読み取り動作を行
い、テープならば、エラー個所の巻き戻し後に再読み取
り動作を行い、カードリーダならば、オペレータ介入に
よるカード再セツティングの後に再読み取り動作を行う
。In general, error recovery processing for input/output devices is realized by software such as microprograms, and when an error occurs, the input/output device that caused the error and the type of error are identified by analyzing the program. In order to perform error recovery, a large number of steps and a large amount of memory are required. For example, there are various ways to handle reading errors in the Hitodeblade device.If the input/output device is a disk, the rereading operation is performed after positioning, and if the input/output device is a tape, the rereading operation is performed after rewinding the error location, and the card If it is a reader, the rereading operation is performed after the card is reset by operator intervention.
上記従来技術によれば、複数の人出刃装置とマイクロプ
ロセッサとが共通バスにより接続される入出力装置制御
システムにおいて、共通バスを制御するため、時間幅拡
張要求信号のようなインタフェースが必要であり、また
、マイクロプログラム等のソフトウェアによるエラーリ
カバリ処理のため、複雑なアルゴリズムが必要であり、
所要メモリ量、制御プログラムの作成工程数、およびス
テップ数等が増加するという問題点があった。According to the above-mentioned conventional technology, in an input/output device control system in which a plurality of hand blade devices and a microprocessor are connected by a common bus, an interface such as a time width extension request signal is required to control the common bus. In addition, complicated algorithms are required for error recovery processing using software such as microprograms.
There have been problems in that the required amount of memory, the number of control program creation processes, the number of steps, etc. increase.
本発明の目的は、このような問題点を改善し、アクセス
速度が異なる種々の入出力装置に対する共通バスの使用
制御を、シンプルなハードウェアで効率良く行うことが
でき、かつ、エラーリカバリ処理におけるマイクロプロ
セッサシステム制御プログラムのステップ数、所要メモ
リ景、およびプログラム作成工程数を軽減することが可
能な入出力装置制御回路を提供することにある。An object of the present invention is to improve such problems, to efficiently control the use of a common bus for various input/output devices with different access speeds using simple hardware, and to improve error recovery processing. It is an object of the present invention to provide an input/output device control circuit capable of reducing the number of steps of a microprocessor system control program, the required memory space, and the number of program creation steps.
上記目的を達成するため、本発明の入出力装置制御回路
は、マイクロプロセッサ、および複数の入出力装置が共
通バスにより接続される入出力装置制御システムにおい
て、上記共通バスを制御するための情報、および、上記
入出力装置のエラーリカバリ処理を行うための情報を記
憶する手段と、該記憶手段に記憶されている共通バス制
御情報を用いて、該共通バスを制御する手段と、該記憶
手段に記憶されているエラーリカバリ情報に基づき、エ
ラーリカバリ処理を制御する手段とを有し、該記憶手段
に記憶されている共通バス制御情報、および該共通バス
制御手段により該入出力装置の共通バス占有権の制御を
行い、該記憶手段に記憶されているエラーリカバリ情報
、および該エラーリカバリ制御手段により該入出力装置
のエラーリカバリ処理を行うことに特徴がある。To achieve the above object, the input/output device control circuit of the present invention provides information for controlling the common bus in an input/output device control system in which a microprocessor and a plurality of input/output devices are connected by a common bus. and means for storing information for performing error recovery processing of the input/output device; means for controlling the common bus using common bus control information stored in the storage means; and means for controlling error recovery processing based on the stored error recovery information, the common bus control information stored in the storage means, and the common bus occupancy of the input/output device by the common bus control means. The present invention is characterized in that error recovery processing of the input/output device is performed using the error recovery information stored in the storage means and the error recovery control means.
本発明によれば、入出力制御メモリは、その制御の対象
となる入出力装置のアドレス情報を、入出カメモリのア
ドレスとして格納する。また、このアドレスにより共通
バス制御情報、およびエラーリカバリ情報を出力する。According to the present invention, the input/output control memory stores address information of the input/output device to be controlled as an address of the input/output memory. Also, common bus control information and error recovery information are output using this address.
共通バス制御情報は、共通バスの制御を行うため、命令
制御部に入力される。この制御情報は、命令制御部にお
いて２人出力装置のアクセス開始時に、アクセス時間を
決定するためのアクセス時間カウンタにセットされ、ア
クセス中に、一定周期のクロック信号によりカウンタ値
が減じられる。The common bus control information is input to the command control unit in order to control the common bus. This control information is set in an access time counter for determining the access time in the instruction control unit when the two-person output device starts accessing, and during the access, the counter value is decremented by a clock signal of a constant period.
このカウンタ値が０になると、プロセッサ便はアクセス
終了と判断し、データ読み取り動作等、アクセス終了後
の動作に移る。When this counter value becomes 0, the processor determines that the access has ended, and moves on to operations after the access ends, such as data reading operation.
エラー発生情報が入出力装置から命令制御部へ伝えられ
ると、エラーを発生した入出力装置のアドレスが入出力
制御メモリに入力され、エラーリカバリ制御情報が出力
される。このエラーリカバリ情報は、入出力エラー代表
信号と内部状態信号とから別途作成されたエラー処理受
付許可信号によって、マイクロプログラム・アドレスレ
ジスタにラッチされる。ここでラッチされたアドレス値
の後に、それぞれの入出力装置に対応するニラ−リカバ
リプログラムが格納されている。そのエラーリカバリプ
ログラムに従ってエラーリカバリ処理を実行する。When error occurrence information is transmitted from the input/output device to the instruction control unit, the address of the input/output device that has generated the error is input to the input/output control memory, and error recovery control information is output. This error recovery information is latched into the microprogram address register by an error processing acceptance permission signal separately created from an input/output error representative signal and an internal status signal. After the address value latched here, a recovery program corresponding to each input/output device is stored. Execute error recovery processing according to the error recovery program.
以下１本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例における入出力装置制御シ
ステムの構成図、第２図は本発明の一実施例における入
出力装置システムの入出力装置アクセスのフローチャー
ト、第３図は本発明の一実施例における入出力制御シス
テムのエラーリカバり処理のフローチャートである。FIG. 1 is a configuration diagram of an input/output device control system according to an embodiment of the present invention, FIG. 2 is a flow chart of input/output device access of the input/output device system according to an embodiment of the present invention, and FIG. 3 is a diagram of the input/output device control system according to an embodiment of the present invention. 3 is a flowchart of error recovery processing of the input/output control system in one embodiment.
本実施例の入出カシステムは、第１図のように、メイン
メモリアドレス制御部１．メインメモリ２゜命令制御部
３．切換制御回路４．入出力制御メモリ５．入出力装置
６０〜６Ｎ、エンコーダ（ＥＮＣ）９ｔ、セレクタ（Ｓ
ＥＬ）９２．およびデコーダ（ＤＥＣ）９３を備え、そ
れらは共通バス２３゜および各種信号線によって接続さ
れる。As shown in FIG. 1, the input/output system of this embodiment consists of a main memory address control section 1. Main memory 2゜Instruction control unit 3. Switching control circuit 4. Input/output control memory5. Input/output device 60~6N, encoder (ENC) 9t, selector (S
EL)92. and a decoder (DEC) 93, which are connected by a common bus 23° and various signal lines.
メインメモリ２．入出力装置６０〜６ Ｎ 、および命
令制御部３は、共通バス２３により接続される。Main memory 2. The input/output devices 60 to 6 N and the command control unit 3 are connected by a common bus 23 .
第２図のように、メインメモリ２に格納されているマイ
クロプログラムが読み出されると、そのマイクロプログ
ラムは共通バス２３により命令制御部３に送られ、命令
制御部３は、そのマイクロプログラムを解読する（２０
０）。As shown in FIG. 2, when the microprogram stored in the main memory 2 is read out, the microprogram is sent to the instruction control unit 3 via the common bus 23, and the instruction control unit 3 decodes the microprogram. (20
0).
そのマイクロプログラムの命令が入出力装置のアクセス
を起動する場合、命令制御部３は、入出力制御メモリア
クセス要求信号３４．およびアクセス入出力装置アドレ
ス１１を出力する（２０１）。When an instruction of the microprogram activates access to an input/output device, the instruction control unit 3 sends an input/output control memory access request signal 34. and outputs the access input/output device address 11 (201).
この入出力制御メモリアクセス要求信号３４は、切換制
御回路４において、優先順位を決められる。This input/output control memory access request signal 34 is prioritized in the switching control circuit 4.
切換制御回路４は、その入出力制御メモリアクセス要求
信号３４を受は付けると、入出力制御メモリアドレス切
換信号４５をセレクタ９２に送り（２０２）、セレクタ
９２は、人品力制御メモリ５にアクセス入出力装置アド
レス１１を出力する（２０３）。命令制御部３の制御に
より、このアクセス入出力装置アドレス１１に従って、
入出力制御メモリ５から入出力装置アクセス制御情報が
読み出され、入出力装置アクセス制御情報信号線５３に
より命令制御部３に伝えられる（２０４）。When the switching control circuit 4 accepts the input/output control memory access request signal 34, it sends the input/output control memory address switching signal 45 to the selector 92 (202), and the selector 92 accesses the personnel performance control memory 5. The input/output device address 11 is output (203). Under the control of the instruction control unit 3, according to this access input/output device address 11,
The input/output device access control information is read from the input/output control memory 5 and transmitted to the command control unit 3 via the input/output device access control information signal line 53 (204).
命令制御部３は、この入出力装置アクセス制御情報に基
づき、アクセス時間制御などの入出力アクセス制御を行
い、入出力装置アクセスを実行する（２０６）。The command control unit 3 performs input/output access control such as access time control based on this input/output device access control information, and executes input/output device access (206).
また、アクセス入出力装置アドレス１１は、セレクタ９
２とともにデコーダ９３に入力され、デコードされて、
入出力装置アクセス要求信号７０〜７Ｎとなり、入出力
袋＠６０〜６Ｎに送られ（２０５）、アクセスを開始す
る（２０６）。Furthermore, the access input/output device address 11 is set to the selector 9.
2 is input to the decoder 93, decoded,
The input/output device access request signal 70-7N is sent to the input/output bag @60-6N (205), and access is started (206).
第３図のように、入出力装置６０〜６Ｎの動作中にエラ
ーが発生し、検出された場合（３００）、入出力装置エ
ラー検出信号８０〜８Ｎはアクティブとなり、エンコー
ダ９１にまとめられて（３０１）、エンコーダ９１は、
入出力エラー代表信号９、およびニラー人出力装置アド
レス１０を出力する（３０２）。As shown in FIG. 3, when an error occurs during the operation of the input/output devices 60 to 6N and is detected (300), the input/output device error detection signals 80 to 8N become active and are collected by the encoder 91 ( 301), the encoder 91 is
The input/output error representative signal 9 and the output device address 10 are output (302).
その入出力エラー代表信号９は、切換制御回路４に送ら
れ、優先順位を決めるための制御を受ける。切換制御回
路４は、その信号９を受は付けると、セレクタ９２に入
出力制御メモリアドレス切換信号４５を送る（３０３）
。また、エラー人出力装置アドレス１０も、セレクタ９
２に送られる。The input/output error representative signal 9 is sent to the switching control circuit 4 and subjected to control for determining priority. When the switching control circuit 4 accepts the signal 9, it sends an input/output control memory address switching signal 45 to the selector 92 (303).
. Also, the error person output device address 10 is also set to the selector 9.
Sent to 2.
セレクタ９２は、それらの信号９，１０を受け。A selector 92 receives these signals 9 and 10.
入出力制御メモリアドレス１５を出力する（３０４）。The input/output control memory address 15 is output (304).
この入出力制御メモリアドレス１５に従って。According to this input/output control memory address 15.
入出力制御メ°モリ５から入出力装置エラーリカバリ情
報が読み出され、入出力装置エラーリカバリ情報信号線
５１によりアドレス制御部１に送られる（３０５）。The input/output device error recovery information is read from the input/output control memory 5 and sent to the address control unit 1 via the input/output device error recovery information signal line 51 (305).
上記入出力エラー代表信号９は、切換制御回路４ととも
に、命令制御部３に送られ、命令制御部３は、エラーリ
カバリ処理に移るか否かの判定を行い（３０８）、処理
条件が成立すると、入出力エラー受付許可信号３１をメ
インメモリアドレス制御部１に送る（３０９）。The input/output error representative signal 9 is sent to the instruction control unit 3 together with the switching control circuit 4, and the instruction control unit 3 determines whether to proceed to error recovery processing (308), and if the processing conditions are satisfied, , sends an input/output error acceptance permission signal 31 to the main memory address control unit 1 (309).
メインメモリアドレス制御部１は、その入出力エラー受
付許可信号３１を受けると、入出力装置エラーリカバリ
情報をメインメモリアドレス１２として出力しく３０６
）、メインメモリ２をアクセスする（３０７）。When the main memory address control unit 1 receives the input/output error acceptance permission signal 31, it outputs the input/output device error recovery information as the main memory address 12 (306).
) and accesses main memory 2 (307).
その入出力装置ニラ−リカバリ情報は、各人出刃装置６
０〜６Ｎに対応するエラーリカバリ処理方法を格納して
いるマイクロプログラムの先頭番地を示し、この番地の
プログラムが、順次、命令制御部３に取り込まれてエラ
ーリカバリ処理が実行される（３１０）。The input/output device Nira recovery information is
The first address of the microprogram storing the error recovery processing method corresponding to 0 to 6N is shown, and the programs at this address are sequentially taken into the instruction control unit 3 and the error recovery processing is executed (310).
本発明によれば、アクセス速度が異なる入出力装置に対
応したバスアクセス制御、およびエラーリカバリ処理に
必要な情報をメモリ素子に格納するため、多様な処理を
統一的に扱い、ハードウェア構成をシンプルにできる６
また、上記エラーリカバリ処理において、処理条件の判
定に要するステップ数を削減し、ソフトウェアを軽量化
することが可能である。According to the present invention, information necessary for bus access control corresponding to input/output devices with different access speeds and error recovery processing is stored in a memory element, so various processes can be handled uniformly and the hardware configuration can be simplified. 6
Furthermore, in the error recovery processing described above, it is possible to reduce the number of steps required for determining processing conditions and to reduce the weight of the software.
第１図は本発明の一実施例における入出力装置制御シス
テムの構成図、第２図は本発明の一実施例における入出
力制御システムの入出力装置アクセスのフローチャート
、第３図は本発明の一実施例における入出力装置制御シ
ステムのエラーリカバリ処理のフローチャートである。
１：メインメモリアドレス制御部、２：メインメモリ、
３：命令制御部、４：切換制御回路、５：入出力制御メ
モリ、９：入出力エラー代表信号。
１０：エラー人出力装置アドレス、１１：アクセス入出
力装置アドレス、１２：メインメモリアドレス、１５：
入出力制御メモリアドレス、２３：共通バス、３１：入
出力エラー受付許可信号、３４８−入出力装置アクセス
要求信号、４５：入出力制御メモリアドレス切換信号、
５１：入出力装置エラーリカバリ情報信号線、５３：入
出力装置アクセス制御情報信号線、６０〜６Ｎ：入出力
装置、７０〜７Ｎ＝入出力装置アクセス要求信号、８０
〜８Ｎ＝入出力装置工ラー検出信号、９１：エンコーダ
（ＥＮＣ）、９２ ：セレクタ（ＳＥＬ）、９３：デコ
ーダ（ＤＥＣ）。
（、・
第 ２ 図
人出力装置制御システムFIG. 1 is a configuration diagram of an input/output device control system in an embodiment of the present invention, FIG. 2 is a flowchart of input/output device access of the input/output control system in an embodiment of the present invention, and FIG. 3 is a diagram of the input/output device access in an embodiment of the present invention. 3 is a flowchart of error recovery processing of the input/output device control system in one embodiment. 1: Main memory address control section, 2: Main memory,
3: Command control unit, 4: Switching control circuit, 5: Input/output control memory, 9: Input/output error representative signal. 10: Error output device address, 11: Access input/output device address, 12: Main memory address, 15:
Input/output control memory address, 23: common bus, 31: input/output error acceptance permission signal, 348-input/output device access request signal, 45: input/output control memory address switching signal,
51: I/O device error recovery information signal line, 53: I/O device access control information signal line, 60-6N: I/O device, 70-7N=I/O device access request signal, 80
~8N=I/O device error detection signal, 91: Encoder (ENC), 92: Selector (SEL), 93: Decoder (DEC). (,・ Figure 2 Human output device control system
Claims (1)
通バスにより接続されている入出力装置制御システムに
おいて、上記入出力装置に対し、上記共通バスの使用権
を制御するための情報、および該入出力装置のエラーリ
カバリ処理を行うための情報を記憶する手段と、該記憶
手段に記憶されている共通バス制御情報を用いて、該共
通バスを制御する手段と、該記憶手段に記憶されている
エラーリカバリ情報に基づき、エラーリカバリ処理を制
御する手段とを有し、該記憶手段に記憶されている共通
バス制御情報、および該共通バス制御手段により該入出
力装置のバス占有権の制御を行い、該記憶手段に記憶さ
れているエラーリカバリ情報、および該エラーリカバリ
制御手段により該入出力装置のエラーリカバリ処理を行
うことを特徴とする入出力装置制御回路。1. In an input/output device control system in which a microprocessor and a plurality of input/output devices are connected by a common bus, information for controlling the right to use the common bus for the input/output device, and the input/output device. means for storing information for performing error recovery processing of the device; means for controlling the common bus using common bus control information stored in the storage means; and errors stored in the storage means. means for controlling error recovery processing based on the recovery information, and controlling the bus exclusive right of the input/output device using the common bus control information stored in the storage means and the common bus control means; An input/output device control circuit, characterized in that the error recovery information stored in the storage means and the error recovery control means perform error recovery processing for the input/output device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198824A JPS6355652A (en) | 1986-08-27 | 1986-08-27 | Controlling circuit for input/output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198824A JPS6355652A (en) | 1986-08-27 | 1986-08-27 | Controlling circuit for input/output device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6355652A true JPS6355652A (en) | 1988-03-10 |
Family
ID=16397522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61198824A Pending JPS6355652A (en) | 1986-08-27 | 1986-08-27 | Controlling circuit for input/output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6355652A (en) |
-
1986
- 1986-08-27 JP JP61198824A patent/JPS6355652A/en active Pending
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