JPS6351721A - プツシユプル回路 - Google Patents
プツシユプル回路Info
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- JPS6351721A JPS6351721A JP61196145A JP19614586A JPS6351721A JP S6351721 A JPS6351721 A JP S6351721A JP 61196145 A JP61196145 A JP 61196145A JP 19614586 A JP19614586 A JP 19614586A JP S6351721 A JPS6351721 A JP S6351721A
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- 230000000295 complement effect Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 3
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔＆業主の利用分野〕
本発明は、プッシュプル回路に関し、特にＬＳＩ化が可
能で、かつ高速動作、大電流、低消費′ｚ力のプッシュ
プル出力回路に関するものである。
能で、かつ高速動作、大電流、低消費′ｚ力のプッシュ
プル出力回路に関するものである。
特性の等しい２個のトランジスタを対称的に接続して出
力を増大させるための増幅器、つまりプッシュプル回路
は偶数次の高調波が打ち消されて出力側に現われないた
め、歪の少ない増幅が可能である。
力を増大させるための増幅器、つまりプッシュプル回路
は偶数次の高調波が打ち消されて出力側に現われないた
め、歪の少ない増幅が可能である。
高速動作のプッシュプル回路は、例えば、昭和５７年度
電子通信学会総合全国大会予稿集Ｎｏ。
電子通信学会総合全国大会予稿集Ｎｏ。
５１３、「プラズマディスプレイ用高電圧駆動回。
路の検討」河田他３名著、ｐｐ、２−２７９に記載され
ている。これは、２個のＭＯＳＦＥＴと抵抗、ダイオー
ドから構成されている。
ている。これは、２個のＭＯＳＦＥＴと抵抗、ダイオー
ドから構成されている。
第８図は、上記文献に記載されたプッシュプル回路の構
成図である。この回路では、入力端子１６にローレベル
電位（例えば、Ｏｖ）が加えられると、ｎチャネルＭＯ
ＳＦＥＴ−Ｑｄはオフとなり、電源電圧Ｖ ａ （例え
ば、２５０Ｖ）のハイレベル電位がｎチャネルＭＯＳＦ
ＥＴ−Ｑｕのゲートに加えられるため、Ｑｕがオンとな
り、出力端子１５にはハイレベルの電源電位Ｖａが出力
される。
成図である。この回路では、入力端子１６にローレベル
電位（例えば、Ｏｖ）が加えられると、ｎチャネルＭＯ
ＳＦＥＴ−Ｑｄはオフとなり、電源電圧Ｖ ａ （例え
ば、２５０Ｖ）のハイレベル電位がｎチャネルＭＯＳＦ
ＥＴ−Ｑｕのゲートに加えられるため、Ｑｕがオンとな
り、出力端子１５にはハイレベルの電源電位Ｖａが出力
される。
次に、入力端子１６にハイレベル電位が加えられると、
ｎチャネルＭＯＳＦＥＴ−Ｑｃ！はオンして。
ｎチャネルＭＯＳＦＥＴ−Ｑｃ！はオンして。
電＠ Ｖ ａから抵抗ＲＢ、Ｑｄを経由してアースに電
流が流れる。そして、Ｑｄのドレイン・ソース間電圧つ
まりアース電位に近いローレベル電位が出力端子１５に
出力される。
流が流れる。そして、Ｑｄのドレイン・ソース間電圧つ
まりアース電位に近いローレベル電位が出力端子１５に
出力される。
第８図に示す回路は、ｔｉ成部品が少ないという利点は
あるが、出力がローレベルの時、電源Ｖａから抵抗Ｒｓ
、ＭＯＳＦＥＴ−Ｑｄを通して電流が流れる。すなわち
、ローレベルの期間が長い用途では、消費電力が増大す
るという問題がある。
あるが、出力がローレベルの時、電源Ｖａから抵抗Ｒｓ
、ＭＯＳＦＥＴ−Ｑｄを通して電流が流れる。すなわち
、ローレベルの期間が長い用途では、消費電力が増大す
るという問題がある。
さらに、高速動作を行わせるためには、プルアップＦＥ
Ｔ−Ｑｕを大電流で駆動しなければならず、そのために
抵抗ＲＢを小さな値にする必要がある。
Ｔ−Ｑｕを大電流で駆動しなければならず、そのために
抵抗ＲＢを小さな値にする必要がある。
抵抗ＲＢの値が小さいと、ＲＢを通して流れる電流は、
増大する。その結果、さらに消費電力が増大するという
問題がある。
増大する。その結果、さらに消費電力が増大するという
問題がある。
本発明の目的は、このような従来の問題を改善し、高速
で、かつ低消費電力のプッシュプル回路を提供すること
にある。
で、かつ低消費電力のプッシュプル回路を提供すること
にある。
上記目的を達成するため１本発明のプッシュプル回路は
、第１の電源に接続され、プルアップ駆動用ＭＯＳＦＥ
Ｔにより駆動される第１の半導体素子と、第２の電源に
接続された相補型ＭＯＳＦＥＴにより駆動されるプルダ
ウン用の半導体素子とを有し、上記プルアップ駆動用Ｍ
ＯＳＦＥＴのソースを上記相補型ＭＯＳＦＥＴの出力端
子に接続するとともに、該プルアップ駆動用ＭＯＳＦＥ
Ｔのゲートを上記第２の電源電圧より接地電位に近いレ
ベルに保持することに特徴がある。
、第１の電源に接続され、プルアップ駆動用ＭＯＳＦＥ
Ｔにより駆動される第１の半導体素子と、第２の電源に
接続された相補型ＭＯＳＦＥＴにより駆動されるプルダ
ウン用の半導体素子とを有し、上記プルアップ駆動用Ｍ
ＯＳＦＥＴのソースを上記相補型ＭＯＳＦＥＴの出力端
子に接続するとともに、該プルアップ駆動用ＭＯＳＦＥ
Ｔのゲートを上記第２の電源電圧より接地電位に近いレ
ベルに保持することに特徴がある。
本発明においては、第８図における抵抗ＲＢに直列にス
イッチ素子を挿入することにより、抵抗ＲＢに流れる電
流を、必要な期間だけ流すように制限することができ、
本実施例では、このスイッチをＭＯＳＦＥＴにより構成
する。また、スイッチ素子として挿入されるＭ ＯＳ
Ｆ Ｅ Ｔをオン・オフする必要があるが、オン・オフ
のタイミングが適当でないと、不要な電流が流れてしま
う。そこで、本実施例では、スイッチとなる駆動用ＭＯ
ＳＦＥＴのゲート電位を、ある電位以下に保持すること
により、不要な貫通電流を防いでいる。
イッチ素子を挿入することにより、抵抗ＲＢに流れる電
流を、必要な期間だけ流すように制限することができ、
本実施例では、このスイッチをＭＯＳＦＥＴにより構成
する。また、スイッチ素子として挿入されるＭ ＯＳ
Ｆ Ｅ Ｔをオン・オフする必要があるが、オン・オフ
のタイミングが適当でないと、不要な電流が流れてしま
う。そこで、本実施例では、スイッチとなる駆動用ＭＯ
ＳＦＥＴのゲート電位を、ある電位以下に保持すること
により、不要な貫通電流を防いでいる。
〔実施例〕 ゛
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の第１の実施例を示すプッシュプル回
路の構成図である。第１図において、ＱＬ 、Ｑ２は各
々プルアップおよびプルダウンＭＯＳＦＥＴであり、Ｑ
３はＱｌを駆動するためのＭＯＳＦＥＴで、Ｑ４．０５
はＱ２駆動するための相補型ＭＯＳＦＥＴである。また
、３は第１の電源で約２５０ｖ、４は第２の電源で約１
０Ｖである。５はゲート端子で、一定の電位１例えば１
．５〜３ｖに保持される。
路の構成図である。第１図において、ＱＬ 、Ｑ２は各
々プルアップおよびプルダウンＭＯＳＦＥＴであり、Ｑ
３はＱｌを駆動するためのＭＯＳＦＥＴで、Ｑ４．０５
はＱ２駆動するための相補型ＭＯＳＦＥＴである。また
、３は第１の電源で約２５０ｖ、４は第２の電源で約１
０Ｖである。５はゲート端子で、一定の電位１例えば１
．５〜３ｖに保持される。
いま、入力端子１がハイレベル電位の時には、相補型Ｍ
ＯＳＦＥＴのうちｎチャネルＭＯＳＦＥＴのみがオンす
るため、出力部はローレベルとなる。従って、ｎチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔ−０２はオフとなる。この時、
Ｑｌを駆動するためのＱＢがオンとなるように端子５の
ゲート電位を設定すれば、ＰチャネルＮ１０ＳＦＥＴ−
Ｑｔはオンとなり、出力端子２はハイレにルとなる。こ
の場合、Ａ点はローレベルのため、ＱＢが万ンすると、
第１電源３からＲ１、ＱＢ、Ｑ４を経由して電流が流れ
る。
ＯＳＦＥＴのうちｎチャネルＭＯＳＦＥＴのみがオンす
るため、出力部はローレベルとなる。従って、ｎチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔ−０２はオフとなる。この時、
Ｑｌを駆動するためのＱＢがオンとなるように端子５の
ゲート電位を設定すれば、ＰチャネルＮ１０ＳＦＥＴ−
Ｑｔはオンとなり、出力端子２はハイレにルとなる。こ
の場合、Ａ点はローレベルのため、ＱＢが万ンすると、
第１電源３からＲ１、ＱＢ、Ｑ４を経由して電流が流れ
る。
一方、入力端子ｌがローレベルのときには、ｎチャネル
ＭＯＳＦＥＴ−０４はオフ、ＰチャネルＭＯＳＦＥＴ・
ＱＢはオンとなるため、Ａ点はハイレベルとなり、ＱＢ
はオフとなるが、ＱｌのゲートはＱＢを通して充電され
るため、Ｑｌはオンとなり、出力はローレベルとなる。
ＭＯＳＦＥＴ−０４はオフ、ＰチャネルＭＯＳＦＥＴ・
ＱＢはオンとなるため、Ａ点はハイレベルとなり、ＱＢ
はオフとなるが、ＱｌのゲートはＱＢを通して充電され
るため、Ｑｌはオンとなり、出力はローレベルとなる。
第２図は、第１図の動作を説明するための図であって、
第２図（ａ）は上から入力電圧波形、出力電圧波形、お
よびＱ□＋０２を通して流れる貫通電流の波形であり、
第２図（ｂ）（ｃ）はＡ点の電位■ｓに対するＱｌ、Ｑ
ｌの電流を示す特性図である。但しＱｌの電流は＋０３
がオンすると同時に流れ始める。ここで、ｖｃｃｓはＱ
Ｂのゲート電圧であり、Ｖ Ｔ Ｈ２＋ Ｖ 丁Ｈ３は
各々Ｑ ２ Ｔ Ｑ ３のしきい電圧である。
第２図（ａ）は上から入力電圧波形、出力電圧波形、お
よびＱ□＋０２を通して流れる貫通電流の波形であり、
第２図（ｂ）（ｃ）はＡ点の電位■ｓに対するＱｌ、Ｑ
ｌの電流を示す特性図である。但しＱｌの電流は＋０３
がオンすると同時に流れ始める。ここで、ｖｃｃｓはＱ
Ｂのゲート電圧であり、Ｖ Ｔ Ｈ２＋ Ｖ 丁Ｈ３は
各々Ｑ ２ Ｔ Ｑ ３のしきい電圧である。
第２図（ｂＨ：示すように、ＶＴＲ２＋ＶＴＨ３＜ｖｃ
ｃｓのときには、Ａ点の電位Ｖｓを種々の値に変化させ
た場合、トランジスタＱ１．Ｑ２とも同時に電流が流れ
る期間が存在する。すなわち、上式が成立するときには
、第２図（ｂ）に示すように、Ｖｓに対するＱｌおよび
Ｑｌの電流特性曲線が交叉するので、Ｑｌの電流０の点
とＱｌの電流０の点との間は、いずれもＱｌ、Ｑｌに貫
通電流が流れることになる。この貫通電流は、第２図（
、）に示すように、Ｑ４．ＱＢで構成されるＣＭ○Ｓに
加えられる入力電圧がローレベル（Ｏｖ）からハイレベ
ル（ＩＯＶ）になると、Ｑｌがオフ、Ｑｌがオンとなり
、約２５０ｖの出力電圧が出力端子２に与えられる。し
かし入出力電圧がローレベルからハイレベルに変化する
前後、およびハイレベルからローレベルに変化する前後
で、Ｑ１１Ｑ２に貫通電流が流れる（斜線の１０．１１
）。
ｃｓのときには、Ａ点の電位Ｖｓを種々の値に変化させ
た場合、トランジスタＱ１．Ｑ２とも同時に電流が流れ
る期間が存在する。すなわち、上式が成立するときには
、第２図（ｂ）に示すように、Ｖｓに対するＱｌおよび
Ｑｌの電流特性曲線が交叉するので、Ｑｌの電流０の点
とＱｌの電流０の点との間は、いずれもＱｌ、Ｑｌに貫
通電流が流れることになる。この貫通電流は、第２図（
、）に示すように、Ｑ４．ＱＢで構成されるＣＭ○Ｓに
加えられる入力電圧がローレベル（Ｏｖ）からハイレベ
ル（ＩＯＶ）になると、Ｑｌがオフ、Ｑｌがオンとなり
、約２５０ｖの出力電圧が出力端子２に与えられる。し
かし入出力電圧がローレベルからハイレベルに変化する
前後、およびハイレベルからローレベルに変化する前後
で、Ｑ１１Ｑ２に貫通電流が流れる（斜線の１０．１１
）。
これに対して、第２図（ｃ）のように、ｖＴＨ２＋ＶＴ
Ｈ３＞ＶＣＣ３に設定すると、Ａ点の電位Ｖｓの変化に
対してＱｌ 、ＱＢが同時にオンする期間は存在しない
。すなわち、第２図（ｃ）に示すように、ＶＴＲ２およ
びＶＴＲ３の範囲が必ず重複するため、ＱｌとＱｌの電
流特性曲線が交叉することはなく、従ってＱｌ、Ｑｌを
同時に電流が流れることはない。このように、貫通電流
を流さないためには、トランジスタＱ３のゲート電位を
、（ＶＴ Ｒ２＋ＶＴ Ｒ３）以下に保持することが必
要である。
Ｈ３＞ＶＣＣ３に設定すると、Ａ点の電位Ｖｓの変化に
対してＱｌ 、ＱＢが同時にオンする期間は存在しない
。すなわち、第２図（ｃ）に示すように、ＶＴＲ２およ
びＶＴＲ３の範囲が必ず重複するため、ＱｌとＱｌの電
流特性曲線が交叉することはなく、従ってＱｌ、Ｑｌを
同時に電流が流れることはない。このように、貫通電流
を流さないためには、トランジスタＱ３のゲート電位を
、（ＶＴ Ｒ２＋ＶＴ Ｒ３）以下に保持することが必
要である。
第１図の実施例では、ＱＢのゲートに独立して一定電圧
を加えており、その電位をＣＭ ＯＳの印加電源電圧（
ここでは、ｌ０Ｖ）よりも接地電位に近い電位（例えば
、１．５〜３ｖ程度の電位）に保持することによって、
貫通電流をなくし、消費電力の小さい、高速動作のプッ
シュプル回路を実現できる。
を加えており、その電位をＣＭ ＯＳの印加電源電圧（
ここでは、ｌ０Ｖ）よりも接地電位に近い電位（例えば
、１．５〜３ｖ程度の電位）に保持することによって、
貫通電流をなくし、消費電力の小さい、高速動作のプッ
シュプル回路を実現できる。
第３図は１本発明の第２の実施例を示すプッシュプル回
路の構成図である。この実施例においては、駆動用Ｎ４
０ＳＦＥＴ−ＱＢのゲート電位を、さらに他のＮ（○５
ＦＥＴ−Ｑｅを用いたカレントミラー回路で与えるよう
に構成している。したがって、第１の電源端子３には約
２５０Ｖ、第２の電源端子４には約１０Ｖが印加されて
いるが、抵抗Ｒ１を流れる電流値と抵抗Ｒ２を流れる電
流値とが等しくなるように設定できる。すなわち、抵抗
Ｒ１を流れるバイアス電流値を、ＭＯＳＦＥＴ・ＱＢと
抵抗Ｒ２と端子４に供給される電源電圧により決定する
。端子４に与えられる第２の電源電圧をｖｃＣ２とする
と、ＱＢを流れる電流は次式により与えられる。
路の構成図である。この実施例においては、駆動用Ｎ４
０ＳＦＥＴ−ＱＢのゲート電位を、さらに他のＮ（○５
ＦＥＴ−Ｑｅを用いたカレントミラー回路で与えるよう
に構成している。したがって、第１の電源端子３には約
２５０Ｖ、第２の電源端子４には約１０Ｖが印加されて
いるが、抵抗Ｒ１を流れる電流値と抵抗Ｒ２を流れる電
流値とが等しくなるように設定できる。すなわち、抵抗
Ｒ１を流れるバイアス電流値を、ＭＯＳＦＥＴ・ＱＢと
抵抗Ｒ２と端子４に供給される電源電圧により決定する
。端子４に与えられる第２の電源電圧をｖｃＣ２とする
と、ＱＢを流れる電流は次式により与えられる。
ここで、ＶＣＳはＱＢのゲート・ソース間電位である。
従って、Ｑ４がオンの時には、ＱＢのソース側がほぼ接
地電位となるので、ＱＢ、ＱＢはカレントミラーとなり
、その結果、ＱＢを流れる電流値が決めら汎る。ただし
、ＱＢのゲート電圧Ｖｃｓは、（ＶＴ Ｒ２＋ＶＴ Ｒ
３）以下となるように設定されることが望ましい。
地電位となるので、ＱＢ、ＱＢはカレントミラーとなり
、その結果、ＱＢを流れる電流値が決めら汎る。ただし
、ＱＢのゲート電圧Ｖｃｓは、（ＶＴ Ｒ２＋ＶＴ Ｒ
３）以下となるように設定されることが望ましい。
通常のＩＣ工程では、Ｑｌ 、ＱＢ 、Ｑ４とも同−プ
ロセスで製造されるため、しきい電圧は等しくなる。す
なわち、次式が成立する。
ロセスで製造されるため、しきい電圧は等しくなる。す
なわち、次式が成立する。
■ｏ８く２ｖＴＨ２・・・・・・・・・（２）従って、
Ｃ３はＣ２のしきい電圧の２倍以下で動作させることが
望ましい。
Ｃ３はＣ２のしきい電圧の２倍以下で動作させることが
望ましい。
第４図は、本発明の第３の実施例を示すプッシュプル回
路の構成図である。この実施例では、カレントミラーを
構成するＭＯＳＦＥＴ”Ｑａを、第１のｆ！１ｇ端子３
に接続している点が異なっている。
路の構成図である。この実施例では、カレントミラーを
構成するＭＯＳＦＥＴ”Ｑａを、第１のｆ！１ｇ端子３
に接続している点が異なっている。
この場合、第１の電源電圧をＶＣＣｌとすると、Ｃ６を
流れる電流は、上式（１）においてｖｃ Ｃ２の代りに
ＶＣＣＩと［き替えたものになる。
流れる電流は、上式（１）においてｖｃ Ｃ２の代りに
ＶＣＣＩと［き替えたものになる。
通常は、Ｖｅｅｌ＞＞Ｖ（ｚｓであるから、第４図の第
３実施例の方が、第３図の第２実施例よりも、電源変動
のｆＢに対する影響は小さいことになる。なお、第４図
においても、第１の電源電圧ＶＣＣ１＝２５０Ｖ、第２
の電源電圧ＶＣＣ２＝１０Ｖである。
３実施例の方が、第３図の第２実施例よりも、電源変動
のｆＢに対する影響は小さいことになる。なお、第４図
においても、第１の電源電圧ＶＣＣ１＝２５０Ｖ、第２
の電源電圧ＶＣＣ２＝１０Ｖである。
第５図は、本発明の第４の実施例を示すプッシュプル回
路の構成図である。第５図のプッシュプル回路において
、駆動用ＭＯＳＦＥＴ−Ｑ３のゲート電位を与える方法
は、第３図に示した第２の実施例と同じであるが、さら
に出力部にＭＯＳＦＥＴ”ＱｌｙとダイオードＤ１を追
加して、トーテムポール構成としている。その結果、第
５図の回路では、ＰチャネルＭＯＳＦＥＴ−Ｑｔはｎチ
ャネルＭＯ８Ｆ−ＥＴ”Ｃ７を駆動するために使用され
ており、出力素子はｎチャネルＭＯＳＦＥＴ・Ｃ７およ
びＣ２で構成されている。従って、第５図のプッシュプ
ル回路は、大電流が簡単に得られるという利点を持って
いる。
路の構成図である。第５図のプッシュプル回路において
、駆動用ＭＯＳＦＥＴ−Ｑ３のゲート電位を与える方法
は、第３図に示した第２の実施例と同じであるが、さら
に出力部にＭＯＳＦＥＴ”ＱｌｙとダイオードＤ１を追
加して、トーテムポール構成としている。その結果、第
５図の回路では、ＰチャネルＭＯＳＦＥＴ−Ｑｔはｎチ
ャネルＭＯ８Ｆ−ＥＴ”Ｃ７を駆動するために使用され
ており、出力素子はｎチャネルＭＯＳＦＥＴ・Ｃ７およ
びＣ２で構成されている。従って、第５図のプッシュプ
ル回路は、大電流が簡単に得られるという利点を持って
いる。
第６図は１本発明の第５の実施例を示すプッシュプル回
路の構成図である。第６図の回路では、第５図の回路に
おけるＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ・Ｑｌの代りに
、ｐｎｐバイポーラトランジスリス８を使用している。
路の構成図である。第６図の回路では、第５図の回路に
おけるＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ・Ｑｌの代りに
、ｐｎｐバイポーラトランジスリス８を使用している。
すなわち、プルアップ回路の一部にｐｎｐ）’ランリス
タを用いても、動作原理は全く同じである。ここで、ｐ
ｎｐｌ’ランジスタＱリス用いる利点は、Ｃ８の電流駆
動能力が大きいため、大きな容量を有するの７を河単に
駆動できることである。従って、出力の立上り時間を短
縮することができる。
タを用いても、動作原理は全く同じである。ここで、ｐ
ｎｐｌ’ランジスタＱリス用いる利点は、Ｃ８の電流駆
動能力が大きいため、大きな容量を有するの７を河単に
駆動できることである。従って、出力の立上り時間を短
縮することができる。
第７図は、本発明の第６の実施例を示すプッシュプル回
路の構成図である。第７図の回路では、第３図の回路の
カレントミラーを構成するＣ６のソース側にさらにＭ
ＯＳ Ｆ Ｅ Ｔ−Ｑ ｓを接続して、カレントミラー
回路によるバイアス電流をより精度よく決められるよう
にしている。すなわち、第３図において、Ｃ４がオン状
態のときＣ６，Ｃ３がカレントミラーを構成しているが
、Ｃ４のオン電圧が無視できない場合には、Ｃ３のゲー
ト・ソース間電圧がＣ６のゲート・ソース間電圧と等し
くならない。そこで、第７図では、トランジスタＱ４と
等価なトランジスタＱ８をＣ６に直列に接続することに
より、上記誤差電圧を補償している。
路の構成図である。第７図の回路では、第３図の回路の
カレントミラーを構成するＣ６のソース側にさらにＭ
ＯＳ Ｆ Ｅ Ｔ−Ｑ ｓを接続して、カレントミラー
回路によるバイアス電流をより精度よく決められるよう
にしている。すなわち、第３図において、Ｃ４がオン状
態のときＣ６，Ｃ３がカレントミラーを構成しているが
、Ｃ４のオン電圧が無視できない場合には、Ｃ３のゲー
ト・ソース間電圧がＣ６のゲート・ソース間電圧と等し
くならない。そこで、第７図では、トランジスタＱ４と
等価なトランジスタＱ８をＣ６に直列に接続することに
より、上記誤差電圧を補償している。
これによって、抵抗Ｒ１のバイアス電流の設定糖度が向
上する。
上する。
効 果
以上説明したように、本発明によれば、プルアップおよ
びプルダウン用トランジスタに流れる貫通電流が非常に
小さいので、低消費電力のプッシュプル回路を実現する
ことができ、また高速動作を行った場合でも、偲消費電
力化を図ることができる。
びプルダウン用トランジスタに流れる貫通電流が非常に
小さいので、低消費電力のプッシュプル回路を実現する
ことができ、また高速動作を行った場合でも、偲消費電
力化を図ることができる。
第１図は本発明の第１の実施例を示すプッシュプル回路
の構成図、第２図は第１図の動作を説明するための図、
第３図、第４図、第５図、第６図および第７図は各々本
発明の第２、第３、Ｚ４、第５、および第６の実施例を
示すプッシュプル回路の構成図、第８図は従来のプッシ
ュプル回路の構成図である。 １：入力端子、２：出力端子、３：第１のＭｌ電源端子
４：第２の電源端子、５：ゲート端子、Ｑｌ ニブルア
ップＭＯＳＦＥＴ、０２ ニブルダウンＭＯＳＦＥＴ、
Ｑ３：駆動用ＭＯＳＦＥＴ、Ｃ４、Ｃ５：相補型ＭＯＳ
ＦＥＴ、Ｑｓ ：カレントミラー回路を構成するＭＯＳ
ＦＥＴ、Ｃ７ニブルアップＭＯＳＦＥＴ、Ｑｓ ：駆動
用バイボーラトランジスタ。 紀 、′ 第 １ 図 第２図 （ａ＋ （ｂ）（ｃ） 第 ３ 図 、ス 第 牛 図 第５図 と 第 ６ 図 第 ７ 図
の構成図、第２図は第１図の動作を説明するための図、
第３図、第４図、第５図、第６図および第７図は各々本
発明の第２、第３、Ｚ４、第５、および第６の実施例を
示すプッシュプル回路の構成図、第８図は従来のプッシ
ュプル回路の構成図である。 １：入力端子、２：出力端子、３：第１のＭｌ電源端子
４：第２の電源端子、５：ゲート端子、Ｑｌ ニブルア
ップＭＯＳＦＥＴ、０２ ニブルダウンＭＯＳＦＥＴ、
Ｑ３：駆動用ＭＯＳＦＥＴ、Ｃ４、Ｃ５：相補型ＭＯＳ
ＦＥＴ、Ｑｓ ：カレントミラー回路を構成するＭＯＳ
ＦＥＴ、Ｃ７ニブルアップＭＯＳＦＥＴ、Ｑｓ ：駆動
用バイボーラトランジスタ。 紀 、′ 第 １ 図 第２図 （ａ＋ （ｂ）（ｃ） 第 ３ 図 、ス 第 牛 図 第５図 と 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、第１の電源に接続され、プルアップ駆動用ＭＯＳＦ
ＥＴにより駆動される第１の半導体素子と、第２の電源
に接続された相補型ＭＯＳＦＥＴにより駆動されるプル
ダウン用の半導体素子とを有し、上記プルアップ駆動用
ＭＯＳＦＥＴのソースを上記相補型ＭＯＳＦＥＴの出力
端子に接続するとともに、該プルアップ駆動用ＭＯＳＦ
ＥＴのゲートを上記第２の電源電圧より接地電位に近い
レベルに保持することを特徴とするプッシュプル回路。 ２、上記プルアップ駆動用ＭＯＳＦＥＴのゲートは、カ
レントミラー回路により駆動されることを特徴とする特
許請求の範囲第１項記載のプッシュプル回路。 ３、上記プルアップ駆動用ＭＯＳＦＥＴのゲート電位は
、プルダウンＭＯＳＦＥＴのしきい電圧と、該プルアッ
プ駆動用ＭＯＳＦＥＴのしきい電圧との和より小さい値
に保持されていることを特徴とする特許請求の範囲第１
項記載のプッシュプル回路。 ４、上記プルアップ駆動用ＭＯＳＦＥＴのゲート電位は
、プルダウンＭＯＳＦＥＴのしきい電圧の２倍より小さ
い値に保持されていることを特徴とする特許請求の範囲
第１項記載のプッシュプル回路。 ５、上記第１の半導体素子および第２の半導体素子は、
いずれもＭＯＳＦＥＴで構成されることを特徴とする特
許請求の範囲第１項記載のプッシュプル回路。 ６、上記第１の半導体素子は、バイポーラトランジスタ
で構成されることを特徴とする特許請求の範囲第１項記
載のプッシュプル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196145A JPS6351721A (ja) | 1986-08-21 | 1986-08-21 | プツシユプル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196145A JPS6351721A (ja) | 1986-08-21 | 1986-08-21 | プツシユプル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6351721A true JPS6351721A (ja) | 1988-03-04 |
Family
ID=16352967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196145A Pending JPS6351721A (ja) | 1986-08-21 | 1986-08-21 | プツシユプル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6351721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8101134B2 (en) | 2004-06-30 | 2012-01-24 | Kimberly-Clark Worldwide, Inc. | Sterilization wrap with additional strength sheet |
| CN105227165A (zh) * | 2014-06-27 | 2016-01-06 | 西门子公司 | Igbt门极驱动电路、igbt装置以及电动汽车 |
-
1986
- 1986-08-21 JP JP61196145A patent/JPS6351721A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8101134B2 (en) | 2004-06-30 | 2012-01-24 | Kimberly-Clark Worldwide, Inc. | Sterilization wrap with additional strength sheet |
| CN105227165A (zh) * | 2014-06-27 | 2016-01-06 | 西门子公司 | Igbt门极驱动电路、igbt装置以及电动汽车 |
| CN105227165B (zh) * | 2014-06-27 | 2021-04-20 | 西门子公司 | Igbt门极驱动电路、igbt装置以及电动汽车 |
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