JPS63502535A

JPS63502535A - マルチプロセッサ装置

Info

Publication number: JPS63502535A
Application number: JP50104287A
Authority: JP
Inventors: ベラーデュッチ，トーマス・ニール
Original assignee: イーストマン・コダック・カンパニー
Priority date: 1986-02-10
Filing date: 1987-01-27
Publication date: 1988-09-22
Also published as: EP0257061A1; WO1987004826A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】マルチプロセッサ装置」ＵＷ屹±」Ｌこの発明はマルチプロセッサ装置に関係している。マルチプロセッサ装置はディジタルデータを処理するための複数のプロセッサからなっており、ディジタル画像信号における使用に特に適している。二つ以上のプロセッサは同時にデータについて動作して、これによりデータスループットを増大させることができる。

背景技術大量のディジタルデータが処理されなければならない場合には、マルチプロセッサ装置がしばしば使用に適している。マルチプロセッサ装置が使用される一つの特定の適用例はディジタル画像処理におけるものである。ディジタル画像処理はディジタル画像に画像強調処理を行って画像強調させたディジタル画像を生成するために使用される。この強調ディジタル画像は記憶装置から読み出されて高速度「走査」プリンタに供給される。

大量のデータが処理されなげればならない。スループットレートを増大するために、プロセッサの配列を備えたマルチプロセッサ装置が使用される。これらのプロセッサはしばしばマイクロコンピュータである。関連のデータの量及びスループット増大の必要性のために、マルチプロセッサ装置の使用は一層頻繁になってきている。

典型的な従来技術のマルチプロセッサ装置のアーキテクチャが第１図に示されている。それは各プロセッサと単一の大容量主記憶装置（データ記憶装置）との間で単一の母線を共有することによって動作する。各プロセッサは主記憶装置における記憶場所にアクセスすることが必要であるときには母線の制御を得るための要求を行う。各データトランザクション中、データの処理を行っていない他のすべてのプロセッサは母線が再びあくまで待たなければならない。調停器回路（図示されていない）は各プロセッサが母線へのアクセスを獲得することができる順序を確立する。スループット（データ転送レート）はプロセッサの数が増大するにつれて増大する。スループットのこの増大はある点までは続く。その後は、プロセッサの数の増大は実際上スループットを減小させる。

発明の開示この発明の目的はスループットの増大した並列式プロセッサ装置を提供することである。

この目的は、それぞれが入力及び出力データ記憶装置を備えている個別にアドレス可能なメモリユニットの配列、それぞれが入力及び出力データ記憶装置を備えている複数のプロセッサの配列、第１データ母線及び選択されたプロセッサの出力データ記憶装置からのデータをこの第１データ母線により選択されたメモリユニットの入力データ記憶装置に転送するための装置を備えている第１データ転送装置、並びに第２データ母線及び選択されたメモリユニットの出力データ記憶装置からのデータをこの第２データ母線により選択された処理ユニットの入力データ記憶装置に転送するための前記の第１データ転送装置とは独立した第２データ転送装置、によって特徴づけられた、デイジタル画像信号を処理するための装置によって達成される。

第１のものはプロセッサからのデータをメモリユニットに供給スるためのものであり且つ第２のものはメモリユニットからのデータをプロセッサに供給するためのものである、二つの別別のデータ母線の使用はスループットを増大させる。各データ母線はデータ記憶装置間でデータを転送するのに必要とされる短い時間の間だけ使用される。

各記憶装置母線の動作は別別の調停器回路によって制御される。各調停器回路は他の回路とは独立している。それゆえ、この構成によれば、データはプロセッサからメモリユニットに転送され且つ同時にメモリユニットからプロセッサに転送されることができる。

図面の簡単な説明第１図は通常の従来技術のディジタル画像処理装置の構成図であり、第２図はこの発明によるディジタル画像処理装置の原素子を構成図で示しており、第６図は選択されたプロセッサの出力バッファから選択されたメモリユニットの入力バッファへのデータの転送を図解した、第２図の装置の一部分の構成図であり、又第４図は母線Ｉのための調停器回路の概略図である。

発明を実施　る　゛今度は第２図に移ると、この図にはこの発明によるマルチプロセッサ装置１０が示されている。この装置はディジタル画像を処理するのに特に適しており、従ってそのような処理に関連して説明される。装置１０には複数（ｎ）のプロセッサ１４を備えた配列１２及び複数（ｍ）のメモリユニット１８を備えた配列１６がある。この点で注目されることであろうが、数には必スしも数ｍに等しくはない。すべてのプロセッサ１４はメモリユニット１８のいずれか一つにアクセスすることができなければならない。各プロセッサ１４には入力ラッチ２０及び出力バッファ２２が関連している。各メモリユニット１８は入力ラッチ２６及び出力バッファ２８を備えている。バッファ及びラッチはデータ記憶装置である。バッファはその入力における信号をその出力に伝送する装置である。ラッチはその入力における信号をクロック信号に応答して記憶する装置である。これらのバッファ及びラッチは三状態論理素子を備えている。玉状論理素子又はゲートは一般に共通母線に相互接続されて使用される。制御線が可能化されると、三状態素子は母線に接続される。

制御線が可能化されると、三状態素子は高出力インピーダンスとして作用して母線から切り離される。母線工は単向性母線であって、プロセッサの出力バッファ２２及びメモリユニットの入力ラッチ２６と関連している。調停器回路６０は母線Ｉにおけるデータのプロセッサからメモリユニットへの転送を制御し、又調停器回路６２はデータのメモリユニット１８からプロセッサ１４への転送を制御する。特定のプロセッサは、データを処理する準備ができているときには、「承認要求」と標識付げされたリードにおける信号のレベルを上昇させる。高レベル承認要求信号が調停器回路３０に供給される。調停器回路６ｏは、以下で説明されるように、各プロセッサが母線工へのアクセスを獲得するためのほとんど等しい優先権を持つように構成されている。調停器回路３０は承認要求信号を発生しているすべてのプロセッサの間で所定の順序に従ってそれぞれの選択された７’　ｏ　セッサノ出力ハッファ２２と対応するメモリユニットの入力ラッチ２６との間でデータを順次転送する。

調停器回路３２は回路３０とは独立的に機能して、選択されたメモリユニットの出力バッファ２８から母線■を介して選択されたプロセッサ１４０入カラツチ２０へのデータの流れを制御する。母線■は単向性母線であって、プロセッサ１４０入力ラツチ２０及びメモリユニット１８の出力バッファ２８と関連している。

二つの単向性母線の配置は完全な二重動作を可能にする。すなわち、任意所与の時点においてプロセッサはデータをメモリユニットに転送していることができ、且つ同時にメモリユニットはデータを別のプロセッサに転送していることができる。各母線はデータ記憶装置の間でデータを転送するのに必要とされる短い時間の間だけ使用される。各母線は他の母線とは独立して動作させられる。この構成により、スループットヲ相当に増大することができる。

ディジタル画像処理装置１０のその他の素子が次に簡単に論述される。画像処理に先立って、光学像に対応するディジタル画像がメモリユニット１８のメモリプレーン２４に記憶されなければならない。メモリプレーン２４の各記憶場所に記憶されたディジタル画像値は明るさ又はグレースクールレベルを表している。カラーディジタル画像に対しては、各ディジタル面像画素は２４ビツト、すなわち赤のためのグレースケールの８ビビツト、緑のためのグレースケールの８ビツト、及び青のためのグレースケールの８ビツト、を有すればよい。プロセッサの一つはディジタル画像データを受けてこれをメモリプレーン記憶場所に供給するための専用とすることができる。自己のマイクロコンピュータによって動作させられたイメージセンサ（図示されていない）は光学像の色成分に対応するアナログ信号を発生することができる。これらのイメージセンサは、例えばＣＣＤ面積イメージセンサでよい。通常のディジタイザ（アナログ−ディジタル変換器）はこれらのアナログ信号なディジタル化してこれを前記の専用のプロセッサに加える。

このプロセッサは母線Ｉへのアクセスを獲得して、画像画素データ及びアドレスを母線Ｉに加える。このアドレスはアクセスされるべき特定のメモリユニットだけでなく、ディジタル画像画素データが記憶されるべきそのようなユニットのメモリプレーンだおける記憶場所をも含んでいる。ディジタル画像を生・成し且つこれをメモリプレーンの記憶場所に記憶するためシステムの例に関しては、ミルク（ｍｉｌｃｋ）の名義で１９８５年３月１１日に出願された米国特許出願連続番号第７１０２４２号の優先権を主張しており且つこの出願の譲渡人に譲渡された米国特許出願ＰＣＴ／ＵＳ８６１００３９９号を参照せよ。

ディジタル画像プロセッサ１４（今論述したばかりの専用プロセッサ以外のもの）の配列の目的は強調されたディジタル画像を生成することである。プリンタ５０はこの強調ディジタル画像にディジタル画素ごとの方式で応答して、画像処理が行われなかった場合よりも一層観察に適した出力画像を生成する。

ディジタル画像処理は周知であり、粒子抑制アルゴリズム、緑部（エツジ）強調アルゴリズム及び色調階アルゴリズムに従ってしばしば使用される。このようなディジタル画像処理アルゴリズムの例はこの出願の譲受人に譲渡された米国特許第４３９９４６１号、第４４４２４５４号、第４４４６４８４号に記載されている。プリンタ５０はレーザプリンタにより準備することができる。画像処理アルゴリズム、及び各プロセッサを制御するために必要なその他のプロセス制御アルゴリズムは各プロセッサと関連した記憶装置（図示されていない）に準備されている。

すべてのディジタル画像処理が完了された後、強調ディジタル画素がメモリユニット１８の特定の一つに供給される。このメモリユニットにより強調ディジタル画像が順次プリンタ５０に供給される。

今度は第６図に移ると、選択されたプロセッサ１４の出力パファ２２、及び選択されたメモリユニット１８の入力ラッチ２６が示されている。ここでは、この出力バッファに対するプロセッサ１４が承認要求リードに高レベル承認信号を既に発生していてこれを調停器回路６０に入力として供給していると仮定しよう。又この選択されたプロセッサはその出力バッファ２２に入力としてアドレスを供給している。選択されたプロセッサ１４は又バッファ２２に入力としてそれ自体のリターンアドレスを供給するので、選択されたメモリユニット１８はプロセッサのリターンアドレスを知ることになる。このリターンアドレスは時折「パケットリターンアドレス」と呼ばれる。承認要求が受け入れられると、承認信号が回路６０によって発生される。この承認信号は要求をしているプロセッサ１４の出力バッファ２２に供給される。そこでデータが母線Ｉによりバッファ２２からメモリユニット１８のすべての入力ラッチに供給される。−所望のメモリユニットがアドレスから復号化論理回路６３によって復号化される。ユニットがおいている場合には、承認信号がそのメモリユニットに送られる。このようにして、これらのデータはアドレスされた又は選択されたメモリユニットのラッチにだけ入力される。動作中信号はメモリユニットと関連した論理回路によって発生され、それがデータを受け入れることができないことを示す。調停器回路６０は承認要求が受け入れられたと仮定し、その他のすべての承認要求信号を提供し続ける。サービスを受けていないプロセッサは承認要求信号を発生し続ける。その後回路３０は上述の過程を繰り返し、アドレスされたメモリユニットが動作中でない場合にはこのプロセッサにサービスする。回路３０の動作は後程第４図に関して詳細に説明される。

復号化論理回路部は母線■の調停器に対しては必要とされない。この理由は、プロセッサがデータを要求すると、データがプロセッサへメモリユニットから供給されるまでプロセッサが休止中のままであるためである。

第３図に示されたように、選択されたプロセッサの出力バッファへの低レベル信号はそのよ５なバッファにおける三状態論理回路への可能化信号であってデータを母線Ｉに転送させる。

バッファ２２の入力における小さい１９はそれが低レベル信号に応答することを示している。ラッチ２６における小さい三角形または（さびはそれが正に向かう縁部信号によって可能化されることを示している。この点において、出力バッファにおける三状態論理回路はメモリアドレス、データ及びプロセッサアドレスを母線Ｉに加えているものと仮定する。その後、立上り縁部が回路３０により復号化論理回路３３を通して選択された入力ラッチ２６に加えられる。母線Ｉにおけるすべてのデータはそのような選択された入力ラッチ２６ヘラツチされる。

今度は図に戻って、説明のために、アドレスされたメモリユニットがメモリブレーン２４におけるアドレスされた記憶場所から出力ラッチ２６にデータを供給するように命令されているものと仮定する。そのようなデータがラッチ２６に記憶された後、メモリプレーンと関連した論理回路が高レベル承認要求信号を発生し、セして出力バッファが記憶場所からのデータ及びプロセッサアドレスをロードされる。調停器回路３２への承認要求が受け入れられると、これらのデータ及びプロセッサアドレスは出力バッファから母線■へ加えられる。所望されたプロセッサは動作中ではな（てデータを待っているので、データは上に説明されたように類似の復号化論理回路を通してバケットリターンアドレスにより指示されたプロセッサの入力ラッチ２０に供給される。データを受けたこのプロセッサは次に内蔵プログラムにおける内蔵アルゴリズムに従って適当な動作を行う。

今度は第４図に移ると、調停器回路６０の概略図が示されている。フリップフロップの二つのバンク７８及び７９が準備されている。第１バンク７８は承認要求信号を受け、第２バンク７９は承認信号を発生する。バンク７８及び７９におけるすべてのフリップフロップはＤ形うッチである。Ｄ形うッチはクロック入力に立上り縁部が存在するときにその出力を変えて、Ｄの標識のある端子に加えられた信号の値をとる。それゆえ、立上りクロック縁部が加えられたときにＤ端子が高ければ、フリップフロップの状態はＱ＝１である、すなわちＱは高く且つＱは低（なる。Ｄ端子が低ければ、フリップフロップの状態はＱ＝０である、すなわちＱは低く且つＱは高（なる。各フリップフロップにはそれぞれＰＲ（プリセット）及びＣＬ（クリア）の標識を付けられた端子がある。ＰＲ端子における低レベル信号はフリップフロップをＱ＝１の状態に変え、又端子ＣＬにおける低レベル信号はフリップフロップをＱ＝０の状態に変える。

これら二つの入力ばＤ端子における任意の入力信号に優先し且つクロック信号とは独立又は非同期である。

６個のＮＯＲゲートが回路６０に含まれている。ＮＯＲゲートはすべての入力が低い場合にだけ高レベル出力（論理値「月）を発生する。一つの入力だけが高い場合には、それは低レベル出力（論理値「Ｏ」）を発生する。さて、第４図に示されたように、６個のプロセッサがある（　ｎ＝６　）。各プロセッサ１４から一つづつの、六つの別別の承認要求線がある。各承認要求線はバンク７８におけるフリップフロップのＤ端子に接続されている。回路６０には谷プロセッサ１４に対して一つづつの、六つの別別の承認線がある。

二つの例を用いて回路６０の動作を説明する。まず、高レベル承認要求信号が承認要求１のリードにだけ加えられたと仮定しよう。この信号はバンク７８におけるフリップフロップ８０ａのＤ端子に加えられる。バンク７８には六つのＤ形フリップフロップ８０ａ〜８０ｆがあることに注意すべきである。

この時点で更に、他のすべてのフリップフロップ８０（ｂ−ｆ）が低レベル承認要求信号を受けていると仮定する。バンク７８における各フリップフロップの初期状態はＱ＝Ｏである。ＮＯＲゲート８２はバンク７８における各フリップフロップのＱ出力を開割の入力として受けている。ＮＯＲゲート８２はＡＮＤゲート８４に高レベル信号を供給する。安定なりロック回路（図示されていない）からのクロック信号φはＡＮＤゲート８４を通過して、バンク７８における各フリップフロップのクロック入力端子に供給される。クロック信号φの立上り縁部に応答して、フリップフロップ８０ａだけが状態を変える。それの変えられた状態はＱ＝１である。これによって高レベル入力がＮＯＲゲート８６（ｂ−ｆ）及び８２に供給される。ＮＯＲゲート８２は切り換わって、低レベル出力をＡＮＤゲート８４に供給し、これは更なるクロック信号がフリップフロップ８０（ａ＝ｆ）のクロック入力に送られるのを禁止する。フリップ８０ａは、状態を変えたときに、バンク７９におけるフリップフロップ９０ａのＤ端子に低レベル入力を供給する。図示されたように、バンク７９にはバンク７８における各７リツプフロツプに対して一つずつの、六つのＤ形フリップフロップ９０（ａ＝ｆ）がある。最初、バンク７９における各フリップフロップの出力は高い。クロックパルスの次の立上り縁部において、フリップフロップ９０ａが状態をＱ＝Ｏに変え、承認１の標識のあるそれのリードが高レベルから低レベルになる。それゆえ低レベル信号は要求をしているプロセッサの出力バッファ２２（第３図参照）を可能化する。このプロセッサは現在選択されていて、前述のように母線Ｉにデータを供給する。

帰還信号も又フリップフロップ９０ａのＱ出力によりてフリップフロップ８０ａのＣＬ大入力直接加えられている。フリップフロップ８０ａは直ちに状態を変え、この変更に応答してＮＯＲゲート８２はＡＮＤゲート８４への正の高レベル信号を発生して、クロック信号がバンク７８における各フリップフロップのクロック入力端子に供給されるようにする。フリップフロップ８０ａの状態により、フリップフロップ９０ａは次のクロック縁部においてその状態を再びその最初の状態に変えることになる。

今度は第２の例が与えられる。それぞれ承認要求２及び６の標識を付けられたリードに高レベル信号があると仮定する。クロック信号φの立上り縁部によりフリップフロップ８０ｂ及び８０ｆが状態を変える。ＮＯＲゲート８２の出力は低くなり、ＡＮＤゲート８４は不能化される。この時点で、ＮＯＲゲート８０ｆはフリップフロップ８０ｂから高レベル入力を受けているので状態を変えない。要求２は要求６の前に受け入れられる。

ＮＯＲゲー）８６ｂは状態を変えて、フリップフロップ９０ｂのＤ端子に高レベル入力を供給する。クロック信号の次の立上り縁部において、フリップフロップ９０ｂが状態を変えて、承認２のリードにおける承認信号が高レベルから低レベルになる。

この立下り線部は選択されたプロセッサのバッファ２２から母線Ｉへのデータの転送を生じさせる。それは又フリップフロラップ８０ｂのＣＬ端子に帰還信号を供給し、このフリップフロップは状態を変えて、ＮＯＲゲート８６ｂに低レベル出力を発生させるフリップフロップ８０ｂの状態のためにフリップフロップ９０ｂは次のクロック縁部においてそれの状態を再びそれの最初の状態に変えて、メモリユニットが動作中でなければ母線Ｉにおけるデータを選択されたメモリユニットにラッチする。

ＮＯＲゲート８２はなお低レベル出力を発生していることに注意するべきである。しかしながら、フリップフロップ８０ｂの状態の変化によりＮＯＲゲート８６ｆはフリップフロップ９０ｆに高レベル信号を供給する。クロックの次の立上り縁部において、フリップフロップ９０ｂが上述のように状態を変え、且つフリップフロップ９０ｆが状態を変える。承認６のリードにおける承認信号は高レベルから低レベルに変わる。それゆえ、プロセッサ６が今度は母線ＩＫ接続される。

フリップフロップ９０ｆからの帰還信号がフリップフロップ８０ｆをクリアし、このフリップフロップはＮＯＲゲートＢ６ｆを通してフリップフロップ９０ｆに次のクロック縁部において状態を変えるようにさせる。ＮＯＲゲート８２は今度はＡＮＤゲート８４を可能化し、そして次の組の要求信号は信号φの次の立上り縁部においてバンク７８ヘラツチされる準備がでさている。

調停器回路６２は構成上回路３０と同一であり、従ってこの回路は詳細に図示される必要はない。これらの調停器回路は両方共、数サイクルのアクセスにわたって観察されたときに、データ母線へのアクセスを獲得するに際してプロセッサ及びメモリユニットにほとんど等しい優先権を与える。

産　土の　用件　び１マルチプロセッサ装置は写真陰画からディジタル画像を効率よく形成するために使用することができる。そのようなディジタル画像はプリントを作る出力レーザプリンタにおいて使用することができる。

この発明の利点は、母線へのアクセスを制御し且つ母線へのアクセスを獲得する際に要求をしているすべてのユニ７）に対して実質上等しい優先権を与える有効な調停器回路を設けたことである。

ＦＩＧ、　４国際調査報告１１１、い、ガ。−＾。、２□Ｉ＋＃　ＩＩ＠、　ＰＣＴ／υＳ　８７１００１１２ＡＮＮＥＸ　Ｔｏ　’ｈ、：Ｅ　ＩＮτＥＲＮＡＴＩＯＮＡＬ　ＳＥＡ、ＲＣＨＲｌｊＯＲＴ　ＯＮ

Claims

【特許請求の範囲】

１．ａ．各メモリユニットが入力及び出力データ記憶装置を備えている別別にアドレス可能なメモリユニットの配列、ｂ．各プロセッサが入力及び出力データ記憶装置を備えている別別にアドレス可能なブロセンサの配列、ｃ．第１データ母線、及びこの第１データ母線を通して選択されたプロセッサの出力データ記憶装置から選択されたメモリユニットの入力データ記憶装置にデータを転送するための装置を備えた第１データ転送装置、並びにｄ．第２データ母線、及びこの第２データ母線を通してメモリユニットの選択された出力データ記憶装置からプロセッサの選択された入力データ記憶装置へのデータの転送を制御するための前記の第１データ転送装置とは独立した第２データ転送装置、によって特徴づけられているディジタル信号を処理するためのマルチプロセッサ装置。
２．ａ．前記の第１母線におけるデータの転送を所定の順序に従って制御するための第１調停器装置及び前記の第２母線におけるデータの転送を所定の順序に従って制御するための前記の第１調停器装置とは独立した第２調停器装置を備えたデータ転送制御器装置、を備えている、請求の範囲第１項に記載のマルチプロセッサ装置。
３．ａ．別別にアドレス可能なメモリユニットの前記の配列の各メモリが、データ転送の準備ができているときに、要求信号を供給し、ｂ．別別にアドレス可能なプロセッサの前記の配列の各プロセッサが、データ転送の準備ができているときに、要求信号を供給し、ｃ．前記の第１及び第２の母線が単向性であり、且つｄ・前記の第１調停器回路がプロセッサの要求信号に応答して前記の第１母線におけるデータの転送を制御することができ且つ前記の第２調停器回路がメモリユニットの要求信号に応答して前記の第２母線におけるデータの転送を制御することができる、請求の範囲第２項に記載のマルチプロセッサ装置。
４．前記の各調停器回路が、（ｉ）要求信号に応答してこの信号を記憶することのできるラッチ装置、（ｉｉ）そのような要求信号が記憶された後すべてのそのような記憶された要求信号が提供されてしまうまで前記のラッチ装置が要求信号の更なる記憶を行うことを禁止するための装置、及び（ｉｉｉ）前記の記憶された要求信号に応答してデータの転送のために母線へのアクセスを順次与えるようにするための装置、を備えている、請求の範囲第３項に記載の発明。
５．（ａ）装置からの要求信号に応答してこの信号を記憶することのできるラッチ装置、（ｂ）そのような要求信号が記憶された後すべてのそのような要求信号が提供されてしまうまで前記のラッチ装置が要求信号を更に記憶することを禁止するための装置、及び（ｃ）前記の記憶された要求信号に応答して、要求をしている装置のための母線へのアクセスを所定の順序で順次与えることのできる装置、によって特徴づけられている、要求信号を供給している装置に対して母線へのアクセスのための実質上等しい優先権を与える調停器回路。
６．ａ．ディジタル画像を記憶するための別別にアドレス可能なメモリユニットの配列であって、各メモリユニットが入力及び出力データ記憶装置を備えており、且つ各メモリユニットが、ディジタル画像データを転送する準備ができているときに、要求信号を与える前記の配列、ｂ．個別にアドレス可能なプロセッサの配列であって、各プロセツサが入力及び出力データ記憶装置を備えており、且つ各プロセッサが、ディジタル画像データを転送する準備ができているときに、要求信号を与える前記の配列、ｃ．ディジタル画像データをプロセッサの選択された出力データ記憶装置からメモリユニットの選択された入力データ記憶装置に伝送するための第１の単向性データ母線、ｄ．ディジタル画像データをメモリユニットの選択された出力データ記憶装置からプロセッサの選択された入力データ記憶装置に転送するための第２の単向性データ母線、並びにｅ．プロセッサの要求信号に応答して前記の第１母線におけるディジタル画像データの転送を制御することのできる第１調停器回路及びメモリユニットの要求信号に応答して前記の第２母線におけるディジタル画像データの転送を制御することのできる前記の第１調停器回路とは独立した第２調停器回路を備えたデータ転送制御器装置、を備えているディジタル画像データを処理するためのマルチプロセッサ装置。