JP3040529B2 - 動画像処理装置 - Google Patents
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/12—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only
- H04N11/14—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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Description
【0001】
【産業上の利用分野】本発明は、入力されたアナログ画
像をビデオレートで処理する動画像処理装置に関する。
像をビデオレートで処理する動画像処理装置に関する。
【0002】マイクロプロセッサの高速化,低価格化に
ともない、動画のコンピュータグラフィック,アニメー
ションをより手軽に行なうことが望まれている。
ともない、動画のコンピュータグラフィック,アニメー
ションをより手軽に行なうことが望まれている。
【0003】
【従来の技術】図10には第1の従来装置が示されてお
り、この装置は変換器40(NTSC信号をRGB信号
へ変換する),A/D変換器42,雑音除去処理回路4
4,微分処理回路46,特徴抽出処理装置48,認識・
照合処理装置50・・・処理結果描画装置52,一時記
憶装置54,D/A変換器56,変換器58(RGB信
号をNTSC信号へ変換する)で構成されている。
り、この装置は変換器40(NTSC信号をRGB信号
へ変換する),A/D変換器42,雑音除去処理回路4
4,微分処理回路46,特徴抽出処理装置48,認識・
照合処理装置50・・・処理結果描画装置52,一時記
憶装置54,D/A変換器56,変換器58(RGB信
号をNTSC信号へ変換する)で構成されている。
【0004】それらはパイプライン接続されており、変
換器40に入力された動画像のビデオ信号がパイプライ
ン処理されて変換器58から出力される。
換器40に入力された動画像のビデオ信号がパイプライ
ン処理されて変換器58から出力される。
【0005】また図11には第2の従来装置が示されて
おり、その装置はグラフィックサブシステム60,複数
のCPUボード62,メインメモリ64により構成され
ている。
おり、その装置はグラフィックサブシステム60,複数
のCPUボード62,メインメモリ64により構成され
ている。
【0006】そして、各CPUボード62はCPU6
6,FPU68,1次データキャッシュ70,ライトバ
ッファ72,2次データキャッシュ74,命令キャッシ
ュ76,リードバッファ78で構成されており、CPU
ボード62の並列処理で得られた動画像(ビデオ信号)
がグラフィックサブシステム60から出力される。
6,FPU68,1次データキャッシュ70,ライトバ
ッファ72,2次データキャッシュ74,命令キャッシ
ュ76,リードバッファ78で構成されており、CPU
ボード62の並列処理で得られた動画像(ビデオ信号)
がグラフィックサブシステム60から出力される。
【0007】
【発明が解決しようとする課題】しかしながら第1の従
来装置においては、パイプライン処理が行なわれるの
で、実現できる機能が限られ、処理の内容やハードウェ
アの構成を柔軟に変更できない。
来装置においては、パイプライン処理が行なわれるの
で、実現できる機能が限られ、処理の内容やハードウェ
アの構成を柔軟に変更できない。
【0008】また第2の従来装置では、CPUボード6
2が相互に関連して並列動作するので、装置の性能を十
分に引き出すためには全体を高速動作させることが必要
となり、このため、ハードウェアが高価なものとなる。
2が相互に関連して並列動作するので、装置の性能を十
分に引き出すためには全体を高速動作させることが必要
となり、このため、ハードウェアが高価なものとなる。
【0009】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、処理内容やハードウェア構成
を柔軟に変更できる多機能で安価な装置を提供すること
にある。
ものであり、その目的は、処理内容やハードウェア構成
を柔軟に変更できる多機能で安価な装置を提供すること
にある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる動画像処理装置は以下のように構成
されている。
に、本発明にかかる動画像処理装置は以下のように構成
されている。
【0011】図1では第1発明にかかる装置が説明され
ており、同図の装置は、アナログのビデオ信号を時系列
のデジタル信号に変換しビデオ信号のフレームに同期し
た制御信号を発生する画像入力部10と、デジタル信号
がビデオ信号のフレーム単位で各々書込まれる複数の一
時記憶部12A,12B,12C,12D・・・12X
と、一時記憶部12A,12B,12C,12D・・・
12Xの記憶内容を各々処理する複数の処理部14A,
14B,14C,14D・・・14Xと、デジタル信号
を制御信号に同期してビデオ信号のフレーム単位で一時
記憶部12A,12B,12C,12D・・・12Xへ
順次書込み一時記憶部12A,12B,12C,12D
・・・12Xの記憶内容を順次読み出すマルチプレクサ
部16と、マルチプレクサ部16が読み出した一時記憶
部12A,12B,12C,12D・・・12Xの記憶
内容をアナログのビデオ信号に逐次変換して出力する画
像出力部18と、を有している。
ており、同図の装置は、アナログのビデオ信号を時系列
のデジタル信号に変換しビデオ信号のフレームに同期し
た制御信号を発生する画像入力部10と、デジタル信号
がビデオ信号のフレーム単位で各々書込まれる複数の一
時記憶部12A,12B,12C,12D・・・12X
と、一時記憶部12A,12B,12C,12D・・・
12Xの記憶内容を各々処理する複数の処理部14A,
14B,14C,14D・・・14Xと、デジタル信号
を制御信号に同期してビデオ信号のフレーム単位で一時
記憶部12A,12B,12C,12D・・・12Xへ
順次書込み一時記憶部12A,12B,12C,12D
・・・12Xの記憶内容を順次読み出すマルチプレクサ
部16と、マルチプレクサ部16が読み出した一時記憶
部12A,12B,12C,12D・・・12Xの記憶
内容をアナログのビデオ信号に逐次変換して出力する画
像出力部18と、を有している。
【0012】また図2では第2発明にかかる装置が説明
されており、同図の装置は、アナログのビデオ信号を時
系列のデジタル信号に変換しビデオ信号のフレームに同
期した制御信号を発生する画像入力部10と、デジタル
信号がビデオ信号のフレーム単位で各々書込まれる複数
の一時記憶部12A,12B,12C,12D・・・1
2Xと、一時記憶部12A,12B,12C,12D・
・・12Xの記憶内容を各々処理し処理完了の通知信号
を出力する複数の処理部14A,14B,14C,14
D・・・14Xと、デジタル信号を制御信号に同期して
ビデオ信号のフレーム単位で一時記憶部12A,12
B,12C,12D・・・12Xへ順次書込み一時記憶
部12A,12B,12C,12D・・・12Xの記憶
内容を順次読み出すマルチプレクサ部16と、マルチプ
レクサ部16が読み出した一時記憶部12A,12B,
12C,12D・・・12Xの記憶内容をアナログのビ
デオ信号に逐次変換して出力する画像出力部18と、処
理完了の通知信号を受信していない処理部14A,14
B,A4C,14D・・・または14Xと対応した一時
記憶部12A,12B,12C,12D・・・または1
2Xから記憶内容を読み出すマルチプレクサ部16の動
作を該通知信号が受信されるまで延期させる調停部22
と、を有している。
されており、同図の装置は、アナログのビデオ信号を時
系列のデジタル信号に変換しビデオ信号のフレームに同
期した制御信号を発生する画像入力部10と、デジタル
信号がビデオ信号のフレーム単位で各々書込まれる複数
の一時記憶部12A,12B,12C,12D・・・1
2Xと、一時記憶部12A,12B,12C,12D・
・・12Xの記憶内容を各々処理し処理完了の通知信号
を出力する複数の処理部14A,14B,14C,14
D・・・14Xと、デジタル信号を制御信号に同期して
ビデオ信号のフレーム単位で一時記憶部12A,12
B,12C,12D・・・12Xへ順次書込み一時記憶
部12A,12B,12C,12D・・・12Xの記憶
内容を順次読み出すマルチプレクサ部16と、マルチプ
レクサ部16が読み出した一時記憶部12A,12B,
12C,12D・・・12Xの記憶内容をアナログのビ
デオ信号に逐次変換して出力する画像出力部18と、処
理完了の通知信号を受信していない処理部14A,14
B,A4C,14D・・・または14Xと対応した一時
記憶部12A,12B,12C,12D・・・または1
2Xから記憶内容を読み出すマルチプレクサ部16の動
作を該通知信号が受信されるまで延期させる調停部22
と、を有している。
【0013】
【作用】図3では第1発明と第2発明の作用が説明され
ており、同図においては図1の一時記憶部と処理部を対
とするユニット1,2,3,4,5,6が用意されてい
る。
ており、同図においては図1の一時記憶部と処理部を対
とするユニット1,2,3,4,5,6が用意されてい
る。
【0014】そして、画像入力部10の制御信号により
図1のマルチプレクサ部16がフレーム単位で動作する
ので、各ユニット1,2,3,4,5,6は、6フレー
ム時間{0,1,2,3,4,5},{6,7,8,
9,10,11}・・・毎に、1フレームを単位とした
処理(画像処理時には時系列のデジタル信号を一時記憶
部へ入力し,動画生成時には時系列のデジタル信号を一
時記憶部から出力する)を、1フレーム時間ずつ遅延し
ながら並列的に順次行なう(1フレームを6台のユニッ
ト1,2,3,4,5,6が分担して並列的に独立処理
している)。
図1のマルチプレクサ部16がフレーム単位で動作する
ので、各ユニット1,2,3,4,5,6は、6フレー
ム時間{0,1,2,3,4,5},{6,7,8,
9,10,11}・・・毎に、1フレームを単位とした
処理(画像処理時には時系列のデジタル信号を一時記憶
部へ入力し,動画生成時には時系列のデジタル信号を一
時記憶部から出力する)を、1フレーム時間ずつ遅延し
ながら並列的に順次行なう(1フレームを6台のユニッ
ト1,2,3,4,5,6が分担して並列的に独立処理
している)。
【0015】このため、各ユニット1,2,3,4,
5,6が1フレームを処理するために要する時間を6フ
レーム時間に引き延ばし、メモリアクセスのスピードと
処理スピードを6分の1に減ずることが可能となる。
5,6が1フレームを処理するために要する時間を6フ
レーム時間に引き延ばし、メモリアクセスのスピードと
処理スピードを6分の1に減ずることが可能となる。
【0016】したがって、処理能力が低い既存の処理装
置(ユニット)を複数用意することにより、処理能力が
高い従来装置と同様な動画像の処理をより低コストで行
なえる。
置(ユニット)を複数用意することにより、処理能力が
高い従来装置と同様な動画像の処理をより低コストで行
なえる。
【0017】また、ユニットの台数を必要とされる処理
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
【0018】さらに、各ユニットがパイプライン接続さ
れておらず、独立に並列動作でき、このため、処理部
(14A,14B,A4C,14D・・・14X)で画
像を生成して一時記憶部(12A,12B,12C,1
2D・・・12X)へ書込むなど、処理の内容を柔軟に
変更することも可能となる。
れておらず、独立に並列動作でき、このため、処理部
(14A,14B,A4C,14D・・・14X)で画
像を生成して一時記憶部(12A,12B,12C,1
2D・・・12X)へ書込むなど、処理の内容を柔軟に
変更することも可能となる。
【0019】そして第2発明においては、第1発明と同
様に1フレームを6台のユニット1,2,3,4,5,
6が分担して並列的に独立処理しているが、各ユニット
1,2,3,4,5,または6の処理が完了するまで、
処理が完了していないフレーム(描画途中の乱れた画
像)の出力(表示)が調停部22によって延期されるの
で、常に品質の良い動画像を得ることが可能となる。
様に1フレームを6台のユニット1,2,3,4,5,
6が分担して並列的に独立処理しているが、各ユニット
1,2,3,4,5,または6の処理が完了するまで、
処理が完了していないフレーム(描画途中の乱れた画
像)の出力(表示)が調停部22によって延期されるの
で、常に品質の良い動画像を得ることが可能となる。
【0020】
【実施例】以下、図面に基づいて本発明にかかる動画像
処理装置の好適な実施例を説明する。
処理装置の好適な実施例を説明する。
【0021】図4には第1実施例が示されており、同図
の画像入力部10は、カラーの映像信号(アナログのビ
デオ信号)を時系列のRGBデジタル信号に変換する
(また、ビデオ信号のフレームに同期した制御信号を発
生する)。
の画像入力部10は、カラーの映像信号(アナログのビ
デオ信号)を時系列のRGBデジタル信号に変換する
(また、ビデオ信号のフレームに同期した制御信号を発
生する)。
【0022】このため画像入力部10は、NTSC信号
をRGB信号へ変換する変換器10a(映像の垂直同期
信号から制御信号を生成している)と、変換器10aで
得られたRGB信号を時系列のデジタル信号へ変換する
変換器10bと、により構成されている。
をRGB信号へ変換する変換器10a(映像の垂直同期
信号から制御信号を生成している)と、変換器10aで
得られたRGB信号を時系列のデジタル信号へ変換する
変換器10bと、により構成されている。
【0023】また、半導体メモリ12A,12B,12
C,12D・・・12X(デュアルポートメモリで構成
されており、入出力用に2フレーム分のデータを記憶で
きる容量のものを使用している)にはデジタル信号がビ
デオ信号のフレーム単位で各々書込まれ、これら半導体
メモリ12A,12B,12C,12D・・・12Xの
記憶内容がプロセッサ14A,14B,14C,14D
・・・14Xによって処理(画像処理時には半導体メモ
リ12A,12B,12C,12D・・・12Xからデ
ータを読み出して雑音を除去してから半導体メモリ12
A,12B,12C,12D・・・12Xに書込み、画
像生成時には半導体メモリ12A,12B,12C,1
2D・・・12Xにコンピュータグラフィックのデータ
を書込む)される。
C,12D・・・12X(デュアルポートメモリで構成
されており、入出力用に2フレーム分のデータを記憶で
きる容量のものを使用している)にはデジタル信号がビ
デオ信号のフレーム単位で各々書込まれ、これら半導体
メモリ12A,12B,12C,12D・・・12Xの
記憶内容がプロセッサ14A,14B,14C,14D
・・・14Xによって処理(画像処理時には半導体メモ
リ12A,12B,12C,12D・・・12Xからデ
ータを読み出して雑音を除去してから半導体メモリ12
A,12B,12C,12D・・・12Xに書込み、画
像生成時には半導体メモリ12A,12B,12C,1
2D・・・12Xにコンピュータグラフィックのデータ
を書込む)される。
【0024】そしてマルチプレクサ回路16はICロジ
ック回路で構成されており、変換器10bのデジタル信
号をビデオ信号のフレーム単位で変換器10aの制御信
号に同期して半導体メモリ12A,12B,12C,1
2D・・・12Xへ順次書込み、半導体メモリ12A,
12B,12C,12D・・・12Xの記憶内容を順次
読み出す。
ック回路で構成されており、変換器10bのデジタル信
号をビデオ信号のフレーム単位で変換器10aの制御信
号に同期して半導体メモリ12A,12B,12C,1
2D・・・12Xへ順次書込み、半導体メモリ12A,
12B,12C,12D・・・12Xの記憶内容を順次
読み出す。
【0025】このマルチプレクサ部16が読み出した半
導体メモリ12A,12B,12C,12D・・・12
Xの記憶内容は画像出力部18の変換器18bでRGB
のアナログ信号へ変換されており、その信号は同画像出
力部18の変換器18aでNTSC信号(アナログのビ
デオ信号)へ変換されてから出力される。
導体メモリ12A,12B,12C,12D・・・12
Xの記憶内容は画像出力部18の変換器18bでRGB
のアナログ信号へ変換されており、その信号は同画像出
力部18の変換器18aでNTSC信号(アナログのビ
デオ信号)へ変換されてから出力される。
【0026】本実施例においては、画像入力部10へ逐
次入力された映像画面が半導体メモリ12A,12B,
12C,12D・・・12Xへマルチプレクサ回路16
を介して順にフレーム(画面)単位で書込まれ、これら
の処理がプロセッサ14A,14B,14C,14D・
・・14Xで各々開始される。
次入力された映像画面が半導体メモリ12A,12B,
12C,12D・・・12Xへマルチプレクサ回路16
を介して順にフレーム(画面)単位で書込まれ、これら
の処理がプロセッサ14A,14B,14C,14D・
・・14Xで各々開始される。
【0027】そして、プロセッサ14A,14B,14
C,14D・・・14Xの処理が完了して処理後のフレ
ームデータが半導体メモリ12A,12B,12C,1
2D・・・12Xへ書込まれると、半導体メモリ12
A,12B,12C,12D・・・12Xから画像出力
部18へマルチプレクサ回路16を介して処理完了の映
像(フレームデータ)が順に送出される(以上、図4参
照)。
C,14D・・・14Xの処理が完了して処理後のフレ
ームデータが半導体メモリ12A,12B,12C,1
2D・・・12Xへ書込まれると、半導体メモリ12
A,12B,12C,12D・・・12Xから画像出力
部18へマルチプレクサ回路16を介して処理完了の映
像(フレームデータ)が順に送出される(以上、図4参
照)。
【0028】本実施例によれば、プロセッサ14A,1
4B,14C,14D・・・14Xが1フレームを処理
するために要する時間をそれらの台数分引き延ばし、半
導体メモリ12A,12B,12C,12D・・・12
Xのアクセススピードと処理スピードをプロセッサ14
A,14B,14C,14D・・・14Xの台数分減ず
ることが可能となる。
4B,14C,14D・・・14Xが1フレームを処理
するために要する時間をそれらの台数分引き延ばし、半
導体メモリ12A,12B,12C,12D・・・12
Xのアクセススピードと処理スピードをプロセッサ14
A,14B,14C,14D・・・14Xの台数分減ず
ることが可能となる。
【0029】したがって、処理能力が低い既存の処理装
置(半導体メモリ12A,12B,12C,12D・・
・12X+プロセッサ14A,14B,14C,14D
・・・14X)を複数用意することにより、処理能力が
高い従来装置と同等な動画像の処理をより低コストのハ
ードウェアで行なえる。
置(半導体メモリ12A,12B,12C,12D・・
・12X+プロセッサ14A,14B,14C,14D
・・・14X)を複数用意することにより、処理能力が
高い従来装置と同等な動画像の処理をより低コストのハ
ードウェアで行なえる。
【0030】また、処理装置の台数を必要とされる処理
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
【0031】さらに、各処理装置がパイプライン接続さ
れておらず、独立して並列動作でき、このため、処理内
容を柔軟に変更することも可能となる。
れておらず、独立して並列動作でき、このため、処理内
容を柔軟に変更することも可能となる。
【0032】図5では第2実施例が示されており、同図
の切換信号生成回路20(ICロジック回路を用いたカ
ウンタ回路で構成されている)は画像入力部10の制御
信号(垂直/水平同期信号)に応じた動作制御信号をマ
ルチプレクサ回路16へ出力する。
の切換信号生成回路20(ICロジック回路を用いたカ
ウンタ回路で構成されている)は画像入力部10の制御
信号(垂直/水平同期信号)に応じた動作制御信号をマ
ルチプレクサ回路16へ出力する。
【0033】そのマルチプレクサ回路16はビデオ信号
の1フレームについて変換されたRGBのデジタル信号
を時分割して半導体メモリ12A,12B,12C,1
2D・・・12Xへ順次書込み、半導体メモリ12A,
12B,12C,12D・・・12Xの記憶内容を順次
読み出す。
の1フレームについて変換されたRGBのデジタル信号
を時分割して半導体メモリ12A,12B,12C,1
2D・・・12Xへ順次書込み、半導体メモリ12A,
12B,12C,12D・・・12Xの記憶内容を順次
読み出す。
【0034】このため、1枚の画像が複数の処理装置
(半導体メモリ12A,12B,12C,12D・・・
12X+プロセッサ14A,14B,14C,14D・
・・14X)に振り分けられる。
(半導体メモリ12A,12B,12C,12D・・・
12X+プロセッサ14A,14B,14C,14D・
・・14X)に振り分けられる。
【0035】したがって本実施例においても、第1実施
例と同様な効果を得ることが可能となる。
例と同様な効果を得ることが可能となる。
【0036】図6には第3実施例が示されており、本実
施例は第1実施例に調停回路22(ICロジック回路で
構成されている)を追加した構成となっている。
施例は第1実施例に調停回路22(ICロジック回路で
構成されている)を追加した構成となっている。
【0037】この調停回路22にはプロセッサ14A,
14B,14C,14D・・・14Xから処理完了の通
知信号A,B,C,D・・・Xが供給されており、調停
回路22は、半導体メモリ12A,12B,12C,1
2D・・・12Xからその記憶内容を読み出すマルチプ
レクサ部16の動作を、対応したプロセッサ14A,1
4B,14C,14D,14Xから処理完了の通知信号
が受信されるまで、延期させる動作を行なう。
14B,14C,14D・・・14Xから処理完了の通
知信号A,B,C,D・・・Xが供給されており、調停
回路22は、半導体メモリ12A,12B,12C,1
2D・・・12Xからその記憶内容を読み出すマルチプ
レクサ部16の動作を、対応したプロセッサ14A,1
4B,14C,14D,14Xから処理完了の通知信号
が受信されるまで、延期させる動作を行なう。
【0038】本実施例によれば、プロセッサ14A,1
4B,14C,14D・・・14Xの処理がマルチプレ
クサ回路16の切り換えタイミングに間に合わない場
合、処理が完了していないそのフレームの出力が調停回
路22によって延期されるので、描画が完了していない
乱れた画像が出力されることはなく、したがって、常に
品質の高い動画像を表示することが可能となる。
4B,14C,14D・・・14Xの処理がマルチプレ
クサ回路16の切り換えタイミングに間に合わない場
合、処理が完了していないそのフレームの出力が調停回
路22によって延期されるので、描画が完了していない
乱れた画像が出力されることはなく、したがって、常に
品質の高い動画像を表示することが可能となる。
【0039】図7には第4実施例が示されており、本実
施例においては、画像入力側と出力側にマルチプレクサ
回路16−1とマルチプレクサ回路16−2が設けられ
ている。
施例においては、画像入力側と出力側にマルチプレクサ
回路16−1とマルチプレクサ回路16−2が設けられ
ている。
【0040】そして、マルチプレクサ回路16−1とマ
ルチプレクサ回路16−2の間には半導体メモリ12A
−1,12B−1,12−C,12D−1・・・12X
−1,プロセッサ14A,14B,14C,14D・・
・14X,半導体メモリ12A−2,12B−2,12
−C,12D−2・・・12X−2が配置されており、
それらを介してデータがマルチプレクサ回路16−1の
側からマルチプレクサ回路16−2の側へ向って流れ
る。
ルチプレクサ回路16−2の間には半導体メモリ12A
−1,12B−1,12−C,12D−1・・・12X
−1,プロセッサ14A,14B,14C,14D・・
・14X,半導体メモリ12A−2,12B−2,12
−C,12D−2・・・12X−2が配置されており、
それらを介してデータがマルチプレクサ回路16−1の
側からマルチプレクサ回路16−2の側へ向って流れ
る。
【0041】本実施例によれば、入力されたフレームを
処理しながら出力することが可能となる。
処理しながら出力することが可能となる。
【0042】図8には第5実施例が示されており、本実
施例においては、プロセッサ14A,14B,14C,
14D・・・14Xに対応のSCSIインタフェース1
00A,100B,100C,100D・・・100X
を介して外部記憶装置102A,102B,102C,
102D・・・102Xが各々接続されている。
施例においては、プロセッサ14A,14B,14C,
14D・・・14Xに対応のSCSIインタフェース1
00A,100B,100C,100D・・・100X
を介して外部記憶装置102A,102B,102C,
102D・・・102Xが各々接続されている。
【0043】このため本実施例によれば、プロセッサ1
4A,14B,14C,14D・・・14Xが対応の外
部記憶装置102A,102B,102C,102D・
・・102Xから読み込んだデータをそのまま半導体メ
モリ12A,12B,12C,12D・・・12Xに書
き出す処理,プロセッサ14A,14B,14C,14
D・・・14Xが対応の外部記憶装置102A,102
B,102C,102D・・・102X(または半導体
メモリ12A,12B,12C,12D・・・12X)
をアクセスして得た加工データを半導体メモリ12A,
12B,12C,12D・・・12Xに書き出す処理,
半導体メモリ12A,12B,12C,12D・・・1
2Xに入力されたデータまたはプロセッサ14A,14
B,14C,14D・・・14Xで得られたデータを対
応の外部記憶装置102A,102B,102C,10
2D・・・102Xに書き出す処理などを選択すること
が可能となる。
4A,14B,14C,14D・・・14Xが対応の外
部記憶装置102A,102B,102C,102D・
・・102Xから読み込んだデータをそのまま半導体メ
モリ12A,12B,12C,12D・・・12Xに書
き出す処理,プロセッサ14A,14B,14C,14
D・・・14Xが対応の外部記憶装置102A,102
B,102C,102D・・・102X(または半導体
メモリ12A,12B,12C,12D・・・12X)
をアクセスして得た加工データを半導体メモリ12A,
12B,12C,12D・・・12Xに書き出す処理,
半導体メモリ12A,12B,12C,12D・・・1
2Xに入力されたデータまたはプロセッサ14A,14
B,14C,14D・・・14Xで得られたデータを対
応の外部記憶装置102A,102B,102C,10
2D・・・102Xに書き出す処理などを選択すること
が可能となる。
【0044】図9には第6実施例が示されており、本実
施例ではプロセッサ14A,14B,14C,14D・
・・14Xとホストコンピュータ110がループ接続さ
れている。
施例ではプロセッサ14A,14B,14C,14D・
・・14Xとホストコンピュータ110がループ接続さ
れている。
【0045】したがって本実施例によれば、処理結果を
プロセッサ14A,14B,14C,14D・・・14
Xからホストコンピュータ110に転送したり、処理を
プロセッサ14A,14B,14C,14D・・・14
Xからホストコンピュータ110に依頼することが可能
となる。
プロセッサ14A,14B,14C,14D・・・14
Xからホストコンピュータ110に転送したり、処理を
プロセッサ14A,14B,14C,14D・・・14
Xからホストコンピュータ110に依頼することが可能
となる。
【0046】
【発明の効果】以上説明したように本発明によれば、複
数のプロセッサが画像処理を独立して並列的に行なうの
で、各種の機能を付加でき、処理内容及びハードウェア
を柔軟に変更でき、しかもハードウェアが高速で安価な
装置を実現することが可能となる。
数のプロセッサが画像処理を独立して並列的に行なうの
で、各種の機能を付加でき、処理内容及びハードウェア
を柔軟に変更でき、しかもハードウェアが高速で安価な
装置を実現することが可能となる。
【図1】第1発明の原理説明図である。
【図2】第2発明の原理説明図である。
【図3】第1発明と第2発明の作用説明図である。
【図4】第1実施例の構成説明図である。
【図5】第2実施例の構成説明図である。
【図6】第3実施例の構成説明図である。
【図7】第4実施例の構成説明図である。
【図8】第5実施例の構成説明図である。
【図9】第6実施例の構成説明図である。
【図10】第1従来例の構成説明図である。
【図11】第2従来例の構成説明図である。
10 画像入力部 10a NTSC→RGB変換器 10b A/D変換器 12A,12B,12C,12D・・・12X・・・半導
体メモリ 14A,14B,14C,14D・・・14X・・・プロ
セッサ 16 マルチプレクサ回路 18 画像出力部 18a RGB→NTSC変換器 18b D/A変換器 20 切換信号生成回路 22 調停回路
体メモリ 14A,14B,14C,14D・・・14X・・・プロ
セッサ 16 マルチプレクサ回路 18 画像出力部 18a RGB→NTSC変換器 18b D/A変換器 20 切換信号生成回路 22 調停回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−40688(JP,A) 特開 昭62−216591(JP,A) 特開 平2−176980(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06T 1/20 H04N 5/91 H04N 5/93
Claims (2)
- 【請求項1】 アナログのビデオ信号を時系列のデジタ
ル信号に変換し、ビデオ信号のフレームに同期した制御
信号を発生する画像入力部と、 デジタル信号がビデオ信号のフレーム単位で各々書込ま
れる複数の一時記憶部と、 一時記憶部の記憶内容を各々処理する複数の処理部と、 デジタル信号をビデオ信号のフレーム単位で制御信号に
同期して一時記憶部へ順次書込み、一時記憶部の記憶内
容を順次読み出すマルチプレクサ部と、 マルチプレクサ部が読み出した一時記憶部の記憶内容を
アナログのビデオ信号に逐次変換して出力する画像出力
部と、 を有する、ことを特徴とした動画像処理装置。 - 【請求項2】 アナログのビデオ信号を時系列のデジタ
ル信号に変換し、ビデオ信号のフレームに同期した制御
信号を発生する画像入力部と、 デジタル信号がビデオ信号のフレーム単位で各々書込ま
れる複数の一時記憶部と、 一時記憶部の記憶内容を各々処理し、処理完了の通知信
号を出力する複数の処理部と、 デジタル信号を制御信号に同期してビデオ信号のフレー
ム単位で一時記憶部へ順次書込み、一時記憶部の記憶内
容を順次読み出すマルチプレクサ部と、 マルチプレクサ部が読み出した一時記憶部の記憶内容を
アナログのビデオ信号に逐次変換して出力する画像出力
部と、 処理完了の通知信号を受信していない処理部と対応した
一時記憶部から記憶内容を読み出すマルチプレクサ部の
動作を該通知信号が受信されるまで延期させる調停部
と、 を有する、ことを特徴とした動画像処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3118854A JP3040529B2 (ja) | 1991-05-23 | 1991-05-23 | 動画像処理装置 |
EP19920108686 EP0514926B1 (en) | 1991-05-23 | 1992-05-22 | A moving image processor |
DE1992628449 DE69228449T2 (de) | 1991-05-23 | 1992-05-22 | Bewegtbildsignal-Verarbeiter |
US08/341,166 US5732164A (en) | 1991-05-23 | 1994-11-16 | Parallel video processor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3118854A JP3040529B2 (ja) | 1991-05-23 | 1991-05-23 | 動画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04346180A JPH04346180A (ja) | 1992-12-02 |
JP3040529B2 true JP3040529B2 (ja) | 2000-05-15 |
Family
ID=14746786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3118854A Expired - Lifetime JP3040529B2 (ja) | 1991-05-23 | 1991-05-23 | 動画像処理装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0514926B1 (ja) |
JP (1) | JP3040529B2 (ja) |
DE (1) | DE69228449T2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5398315A (en) * | 1992-12-30 | 1995-03-14 | North American Philips Corporation | Multi-processor video display apparatus |
GB2299421A (en) * | 1995-03-29 | 1996-10-02 | Sony Uk Ltd | Processing real-time data streams |
TWI534753B (zh) * | 2009-01-07 | 2016-05-21 | 創新科技有限公司 | 用於分段處理輸入資料之資料處理裝置、使用該裝置之系統及用於資料傳輸之方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4363104A (en) * | 1980-09-22 | 1982-12-07 | Hughes Aircraft Company | Imaging system having multiple image copying and hierarchical busing |
US4589066A (en) * | 1984-05-31 | 1986-05-13 | General Electric Company | Fault tolerant, frame synchronization for multiple processor systems |
JPS61255475A (ja) * | 1985-04-30 | 1986-11-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | カラ−・グラフイツク・プロセツサ |
EP0257061A1 (en) * | 1986-02-10 | 1988-03-02 | EASTMAN KODAK COMPANY (a New Jersey corporation) | Multi-processor apparatus |
JPS6340971A (ja) * | 1986-08-06 | 1988-02-22 | Yokogawa Electric Corp | マルチプロセツサ画像処理装置 |
JPH01296462A (ja) * | 1988-05-25 | 1989-11-29 | Toshiba Corp | ディスク情報記録方法 |
-
1991
- 1991-05-23 JP JP3118854A patent/JP3040529B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-22 DE DE1992628449 patent/DE69228449T2/de not_active Expired - Fee Related
- 1992-05-22 EP EP19920108686 patent/EP0514926B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0514926B1 (en) | 1999-02-24 |
JPH04346180A (ja) | 1992-12-02 |
DE69228449D1 (de) | 1999-04-01 |
EP0514926A3 (ja) | 1994-03-30 |
DE69228449T2 (de) | 1999-07-15 |
EP0514926A2 (en) | 1992-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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