JPS6350183A - 画像信号処理回路 - Google Patents
画像信号処理回路Info
- Publication number
- JPS6350183A JPS6350183A JP61192702A JP19270286A JPS6350183A JP S6350183 A JPS6350183 A JP S6350183A JP 61192702 A JP61192702 A JP 61192702A JP 19270286 A JP19270286 A JP 19270286A JP S6350183 A JPS6350183 A JP S6350183A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- address
- double
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 14
- 238000005070 sampling Methods 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は映像信号をディジタル処理する回路に係り、イ
ンタレース信号をノンインタレース信号に変換する倍速
変換を行うに好適な画像信号処理回路に関する。
ンタレース信号をノンインタレース信号に変換する倍速
変換を行うに好適な画像信号処理回路に関する。
映像機器の画質向上の手段として、フィールド毎に飛越
走査されたインタレース信号を、走査線補間を行い、1
フイールドの走査線数を倍にして表示する倍速変換(倍
密度変換)がある。倍速変換を行う際に、変換前の元か
らある走査線の信号(以下、実信号と呼ぶ。)を用いて
、その間の走査線の信号(以下、補間信号と呼ぶ。)を
補間する必要がある。
走査されたインタレース信号を、走査線補間を行い、1
フイールドの走査線数を倍にして表示する倍速変換(倍
密度変換)がある。倍速変換を行う際に、変換前の元か
らある走査線の信号(以下、実信号と呼ぶ。)を用いて
、その間の走査線の信号(以下、補間信号と呼ぶ。)を
補間する必要がある。
倍速変換を行う装置として、1986年2月にソニーよ
り発表された「CXK1201PJがある。このICは
、NTSC方式の映像信号を4fsc(fscは色副搬
送波の1周波数)の周波数で8ビツトにサンプリングし
た信号を入力信号とし、1H(Hは水平走査線を示す。
り発表された「CXK1201PJがある。このICは
、NTSC方式の映像信号を4fsc(fscは色副搬
送波の1周波数)の周波数で8ビツトにサンプリングし
た信号を入力信号とし、1H(Hは水平走査線を示す。
)分のデータを倍のレートで2度読出す、一般にライン
倍速と呼ばれている変換を行うものである。
倍速と呼ばれている変換を行うものである。
このICを用いた場合の映像信号の入出力を第10図の
タイミングチャート罠示す。第10図において、10a
はICへの入力信号、10bは倍速変換された出力信号
である。IC内に1H分の容量のメモリを2つ持ってお
り、人力された映像信号10aを1H毎に交互に2つの
メモリへ書込む。そして、書込みが行われていない方の
メモリのデータを、倍のレートで2回読出しを行う。従
って、第10図のタイミングチャートにおいて、ICに
書込まれる入力信号10aの氏期間の信号は、1H後の
出力信号10bの氏期間に2度読出される。以上の動作
により、同一ラインを2度読出すライン倍速の機能が実
現できる。
タイミングチャート罠示す。第10図において、10a
はICへの入力信号、10bは倍速変換された出力信号
である。IC内に1H分の容量のメモリを2つ持ってお
り、人力された映像信号10aを1H毎に交互に2つの
メモリへ書込む。そして、書込みが行われていない方の
メモリのデータを、倍のレートで2回読出しを行う。従
って、第10図のタイミングチャートにおいて、ICに
書込まれる入力信号10aの氏期間の信号は、1H後の
出力信号10bの氏期間に2度読出される。以上の動作
により、同一ラインを2度読出すライン倍速の機能が実
現できる。
上記従来技術による倍速変換における走査線補間は、1
H前の信号で走査線を補間するライン補間である。走査
線補間の方法としてはこの他に、1フイールド前の走査
線の信号で補間する方法、上下の走査線の信号から補間
する方法、又、画像の動きによりこれらの補間な切替え
る適応型の処理を行う方法等が考えられるが、上記従来
技術はこれらの補間を行った場合には対応できない。
H前の信号で走査線を補間するライン補間である。走査
線補間の方法としてはこの他に、1フイールド前の走査
線の信号で補間する方法、上下の走査線の信号から補間
する方法、又、画像の動きによりこれらの補間な切替え
る適応型の処理を行う方法等が考えられるが、上記従来
技術はこれらの補間を行った場合には対応できない。
本発明の目的は、実信号と補間信号とを映像信号入力と
して、種々の走査線補間に対応できる高画質な倍速変換
を行う回路を提供することにある。
して、種々の走査線補間に対応できる高画質な倍速変換
を行う回路を提供することにある。
上記目的を達成するために、本発明では入力されたサン
プリング周波数fの実信号と補間信号の2系統の映倫デ
ータをマルチプレクサ忙導き画素毎にマルチプレクサし
て倍のレート2fの信号に変換した後、書込みアドレス
発生回路で発生される書込みアドレスに従ってメモリへ
書込む。書込みアドレス発生回路は周波数fHの水平同
期信号の周期で書込みアドレス値をα、に初期化した後
、周波数2fの書込みクロック入力毎にα8.へ、α、
・・・・・・と順次アドレス値を更新する。メモリから
のデータの読出しは読出しアドレス発生回路で発生され
る読出しアドレスに従って行う。読出しアドレス発生回
路は倍速水平同期信号発生回路で発生される周 −波数
2fHの倍速水平同期信号の周期で読出しアドレス値を
α、と(Zlとに1回毎に交互に初期化する。
プリング周波数fの実信号と補間信号の2系統の映倫デ
ータをマルチプレクサ忙導き画素毎にマルチプレクサし
て倍のレート2fの信号に変換した後、書込みアドレス
発生回路で発生される書込みアドレスに従ってメモリへ
書込む。書込みアドレス発生回路は周波数fHの水平同
期信号の周期で書込みアドレス値をα、に初期化した後
、周波数2fの書込みクロック入力毎にα8.へ、α、
・・・・・・と順次アドレス値を更新する。メモリから
のデータの読出しは読出しアドレス発生回路で発生され
る読出しアドレスに従って行う。読出しアドレス発生回
路は倍速水平同期信号発生回路で発生される周 −波数
2fHの倍速水平同期信号の周期で読出しアドレス値を
α、と(Zlとに1回毎に交互に初期化する。
その後、周波数2fの読出しクロック入力毎に、初期値
がα、の場合はへ、α6.α、・・・・・・と、また初
期値がalの場合ばα3、α1.α、・・・・・・と1
つおきに更新する。
がα、の場合はへ、α6.α、・・・・・・と、また初
期値がalの場合ばα3、α1.α、・・・・・・と1
つおきに更新する。
入力された実信号と補間信号とは画素毎にマルチプレク
サされた後、順次メモリへ書込まれる。
サされた後、順次メモリへ書込まれる。
読出しアドレスは書込みアドレスに対して1つおきに発
生されるの°で、書込まれた実信号(あるいは補間信号
)の1H分のデータが連続して倍速で読出され、次に補
間信号(あるいは実信号)の1H分のデータが連続して
倍速で読出される。以上の動作により実信号と補間信号
とが走査線毎に交互に倍速で出力され、ライン補間以外
の走査線補間を行った場合にも対応できる倍速変換回路
を実現できる。
生されるの°で、書込まれた実信号(あるいは補間信号
)の1H分のデータが連続して倍速で読出され、次に補
間信号(あるいは実信号)の1H分のデータが連続して
倍速で読出される。以上の動作により実信号と補間信号
とが走査線毎に交互に倍速で出力され、ライン補間以外
の走査線補間を行った場合にも対応できる倍速変換回路
を実現できる。
以下、本発明の実施例を第1図により説明する。
第1図において、1は2H分の記憶容量をもつメモリセ
ルアレイ、2はライトアドレス発生回路、3はリードア
ドレス発生回路、4はライトデータラッチ回路、5はリ
ードデータラッチ回路、6はマルチプレクサ、8は倍速
の水平同期信号を発生する倍速)(sync発生回路、
16は水平同期信号である標準Hsync信号入力端子
、17・18はクロック入力端子、41・42は映像信
号入力端子、21は倍速信号出力端子である。第2図は
第1図の実施例の動作を説明するためのタイミングチャ
ートである。
ルアレイ、2はライトアドレス発生回路、3はリードア
ドレス発生回路、4はライトデータラッチ回路、5はリ
ードデータラッチ回路、6はマルチプレクサ、8は倍速
の水平同期信号を発生する倍速)(sync発生回路、
16は水平同期信号である標準Hsync信号入力端子
、17・18はクロック入力端子、41・42は映像信
号入力端子、21は倍速信号出力端子である。第2図は
第1図の実施例の動作を説明するためのタイミングチャ
ートである。
ここでば■SC信号を4fscの周波数でサンプリング
するものとして、以下説明する。この場合、1Hの画素
数は910である。
するものとして、以下説明する。この場合、1Hの画素
数は910である。
第2図において、1Cは入力端子18からの8fscク
ロツク、1bは入力端子17からの4f s cクロッ
ク、1aは入力端子16からの標準Hsync、1dは
入力端子41からの実信号、1eは入力端子42からの
補間信号、1gはマルチプレクサ6の出力信号、1hは
ライトアドレス発生回路2の出力からのライトアドレス
、1jは倍速)(sync発生回路の出力からの倍速H
sync。
ロツク、1bは入力端子17からの4f s cクロッ
ク、1aは入力端子16からの標準Hsync、1dは
入力端子41からの実信号、1eは入力端子42からの
補間信号、1gはマルチプレクサ6の出力信号、1hは
ライトアドレス発生回路2の出力からのライトアドレス
、1jは倍速)(sync発生回路の出力からの倍速H
sync。
11はリードアドレス発生回路3の出力からのリードア
ドレス、1fはリードデータラッチ回路5の出力からの
倍速信号を示している。また、図中のRは実信号を、■
は補間信号を示している。
ドレス、1fはリードデータラッチ回路5の出力からの
倍速信号を示している。また、図中のRは実信号を、■
は補間信号を示している。
第2図に示すように、8fSCクロツク1Cと4fsc
クロツク1bとは同期しており、さらに標準Hsync
1a。
クロツク1bとは同期しており、さらに標準Hsync
1a。
実信号1d、および補間信号1eは4fscクロツク1
bに同期しているものとする。実信号1dは映像信号な
4fscのレートでnビットにサンプリングしたノンイ
ンタレース信号であり、補間信号1eは走査線補間によ
って実信号と実信号の間の走査線を補間した信号である
。実信号1dと補間信号1eの画面上の位置関係を第6
図だ示す。第6図において実線は実信号を、点線は補間
信号を示している。ここで、実信号1dと補間信号1e
とが第3図中3bと6αに示す位置関係にある場合、例
えば実信号に対して266H前の信号で補間を行う場合
についてまず説明する。
bに同期しているものとする。実信号1dは映像信号な
4fscのレートでnビットにサンプリングしたノンイ
ンタレース信号であり、補間信号1eは走査線補間によ
って実信号と実信号の間の走査線を補間した信号である
。実信号1dと補間信号1eの画面上の位置関係を第6
図だ示す。第6図において実線は実信号を、点線は補間
信号を示している。ここで、実信号1dと補間信号1e
とが第3図中3bと6αに示す位置関係にある場合、例
えば実信号に対して266H前の信号で補間を行う場合
についてまず説明する。
この2つの信号をマルチプレクサ602つの入力A、B
にそれぞれ導びく。マルチプレクサ6は、例えば第4図
あるいは第5図に示すような回路で構成できる。第4図
および第5図において41a−dは実信号1dの入力端
子、42a−dは補間信号1eの入力端子、43a−d
はマルチプレクスされた信号を出力する出力端子、48
は選択信号の入力端子、44a−d+45a−d、 4
6a−d、 47a−d、 48a−dはゲート回路で
ある。
にそれぞれ導びく。マルチプレクサ6は、例えば第4図
あるいは第5図に示すような回路で構成できる。第4図
および第5図において41a−dは実信号1dの入力端
子、42a−dは補間信号1eの入力端子、43a−d
はマルチプレクスされた信号を出力する出力端子、48
は選択信号の入力端子、44a−d+45a−d、 4
6a−d、 47a−d、 48a−dはゲート回路で
ある。
、第4図および第5図のマルチプレクサは選択信号が高
レベルの時は入力端子42a−dからの補間信号1eを
、低レベルの時は入力端子41a−dからの実信号1d
を選択して出力する。したがって4fScクロツク1b
を選択信号としてマルチプレクサ6に導くことにより、
実信号1dと補間信号1eとが画素毎に交互にマルチプ
レクスされる。この出力データ1gを第2図に示す。マ
ルチプレクサ6の出力からのライトデータ1gをライト
データラッチ回路4へ導き、8fscクロツクでラッチ
した後、メモリセルアレイ1へと導き、ライトアドレス
発生回路2の出力からのライトアドレス1hの値により
て指定されるメモリセルへ書込みを行う。ここでメモリ
セルアレイ1はデータの書込みと読出しとが独立に行え
るものとする。メモリセルアレイ1の2H分の記憶領域
を1H容量のA、82つの領域に分け、アドレスを領域
Aの先頭アドレスから順にAO,AI、A2・・・・・
・、領域Bの先頭アドレスから順にBO,B1.B2.
・・・・・・、と呼1ぶことにする。ライトアドレス発
生回路2は標準)(synclaとFπ7τフフ1Cに
より制御され、標準)(syncが立下った後、最初の
クロックに同期して第2図中(7)のタイミングでアド
レス値がリセットするものとする。ライトアドレス1h
は第2図に示すようにリセット後、AO,BO,AI
、Bl 、A2.B2・・・・・・、とA−B2つの領
域をクロック毎に交互にアクセスしていく。従って、補
間信号1eは領域Aへ、実信号1dは領域Bへ、それぞ
れ頭次書込まれる。
レベルの時は入力端子42a−dからの補間信号1eを
、低レベルの時は入力端子41a−dからの実信号1d
を選択して出力する。したがって4fScクロツク1b
を選択信号としてマルチプレクサ6に導くことにより、
実信号1dと補間信号1eとが画素毎に交互にマルチプ
レクスされる。この出力データ1gを第2図に示す。マ
ルチプレクサ6の出力からのライトデータ1gをライト
データラッチ回路4へ導き、8fscクロツクでラッチ
した後、メモリセルアレイ1へと導き、ライトアドレス
発生回路2の出力からのライトアドレス1hの値により
て指定されるメモリセルへ書込みを行う。ここでメモリ
セルアレイ1はデータの書込みと読出しとが独立に行え
るものとする。メモリセルアレイ1の2H分の記憶領域
を1H容量のA、82つの領域に分け、アドレスを領域
Aの先頭アドレスから順にAO,AI、A2・・・・・
・、領域Bの先頭アドレスから順にBO,B1.B2.
・・・・・・、と呼1ぶことにする。ライトアドレス発
生回路2は標準)(synclaとFπ7τフフ1Cに
より制御され、標準)(syncが立下った後、最初の
クロックに同期して第2図中(7)のタイミングでアド
レス値がリセットするものとする。ライトアドレス1h
は第2図に示すようにリセット後、AO,BO,AI
、Bl 、A2.B2・・・・・・、とA−B2つの領
域をクロック毎に交互にアクセスしていく。従って、補
間信号1eは領域Aへ、実信号1dは領域Bへ、それぞ
れ頭次書込まれる。
倍速Hsync発生回路8は標準)(synclaの倍
の周波数のパルスを発生する回路で、標準Hsync1
aをリセット信号として4fscクロツク1bを455
クロツクカウントするカウンタで構成できろ。この倍速
■T加ロー発生回路8の実施例を第6図、第7図、第8
図に示す。第6図、第7図、第8図において、62・7
2・82はカウンタ、63,73.83はデコード回路
、61・71・81はゲート回路である。カウンタ62
・72・82は入力端子65からの標準■■正あるいは
デコード回路63・73からのカウンタ値をデコードし
たパルス信号によって初期化される。デコード回路63
・73・83 は、カウンタ62・72・82が入力端
子64からの4fscクロツク1bを倍速の水平走査期
間、すなわちこの場合455クロツクカウントしたこと
を検出するものであり、この検出信号を倍速1(syn
c 1 jとして出力端子66に導く。倍速1(syn
c発生回路8の出力からの倍速)(sync 1 jを
リードアドレス発生回路3へと導く。この倍速)(sy
ncljのタイミングを第2図だ示す。リードアドレス
発生回路3には倍速)(sync 1 jと標準)(s
ynclaとが導かれており、両方のパレスが同時に入
力される第2図中(71のタイミングでは領域Bの先頭
アドレスBOに、又、倍速)(sync 1 jのみが
入力される第2図中(イ)のタイミングでは領域への先
頭アドレスAOに、リードアドレスが設定される。従っ
て、第2図に示すようにリードデータ1fとしてA−H
の領域罠書込まれた補間信号および実信号のデータは8
fscのレートで1ライン分連続して読出され、補間信
号と実信号がライン毎に交互に出力される。倍速変換前
の入力信号1d、1eと変換後の倍速信号1fをH単位
で示したタイミングチャートを第9図に示す。第1図の
実施例によれば、画面上での位置が第5図5bと33に
示した関係にある実信号と補間信号とを倍速変換してノ
ンインタレース化することが可能となる。
の周波数のパルスを発生する回路で、標準Hsync1
aをリセット信号として4fscクロツク1bを455
クロツクカウントするカウンタで構成できろ。この倍速
■T加ロー発生回路8の実施例を第6図、第7図、第8
図に示す。第6図、第7図、第8図において、62・7
2・82はカウンタ、63,73.83はデコード回路
、61・71・81はゲート回路である。カウンタ62
・72・82は入力端子65からの標準■■正あるいは
デコード回路63・73からのカウンタ値をデコードし
たパルス信号によって初期化される。デコード回路63
・73・83 は、カウンタ62・72・82が入力端
子64からの4fscクロツク1bを倍速の水平走査期
間、すなわちこの場合455クロツクカウントしたこと
を検出するものであり、この検出信号を倍速1(syn
c 1 jとして出力端子66に導く。倍速1(syn
c発生回路8の出力からの倍速)(sync 1 jを
リードアドレス発生回路3へと導く。この倍速)(sy
ncljのタイミングを第2図だ示す。リードアドレス
発生回路3には倍速)(sync 1 jと標準)(s
ynclaとが導かれており、両方のパレスが同時に入
力される第2図中(71のタイミングでは領域Bの先頭
アドレスBOに、又、倍速)(sync 1 jのみが
入力される第2図中(イ)のタイミングでは領域への先
頭アドレスAOに、リードアドレスが設定される。従っ
て、第2図に示すようにリードデータ1fとしてA−H
の領域罠書込まれた補間信号および実信号のデータは8
fscのレートで1ライン分連続して読出され、補間信
号と実信号がライン毎に交互に出力される。倍速変換前
の入力信号1d、1eと変換後の倍速信号1fをH単位
で示したタイミングチャートを第9図に示す。第1図の
実施例によれば、画面上での位置が第5図5bと33に
示した関係にある実信号と補間信号とを倍速変換してノ
ンインタレース化することが可能となる。
実信号1dと補間信号1eの画面上での位置が、第3図
5bと30に示す関係にある場合、例えば実信号に対し
て262H前の信号で補間な行う場合には第9図中のB
、の実信号1dを図中の出力信号1fのA1の期間で、
図中A1の補間信号1eを図中の出力信号1fの81の
期間で続出す。これを行うためには第1図中のマルチプ
レクサ6の選択信号として4fscクロツク1bを反転
して用いるか、又は第1図の実施例忙おいて実信号1d
を入力端子20から、補間信号1eを入力端子19から
入力するかして、2つの入力信号をマルチプレクサする
順序な逆にすればよい。
5bと30に示す関係にある場合、例えば実信号に対し
て262H前の信号で補間な行う場合には第9図中のB
、の実信号1dを図中の出力信号1fのA1の期間で、
図中A1の補間信号1eを図中の出力信号1fの81の
期間で続出す。これを行うためには第1図中のマルチプ
レクサ6の選択信号として4fscクロツク1bを反転
して用いるか、又は第1図の実施例忙おいて実信号1d
を入力端子20から、補間信号1eを入力端子19から
入力するかして、2つの入力信号をマルチプレクサする
順序な逆にすればよい。
本発明の実施例ではNTSC方式の映像信号を4fsc
・でサンプリングした場合について説明したが、本発明
はこれに限定されろものではない。サンプリングレート
や1Hの画素数が異なる場合でも、入力端子17には入
力する映像信号のサンプリングレートと同じ周波数のク
ロックを入力し、又、入力端子1Bにはその倍の周波数
のクロックを入力すればよい。
・でサンプリングした場合について説明したが、本発明
はこれに限定されろものではない。サンプリングレート
や1Hの画素数が異なる場合でも、入力端子17には入
力する映像信号のサンプリングレートと同じ周波数のク
ロックを入力し、又、入力端子1Bにはその倍の周波数
のクロックを入力すればよい。
又、本発明におけるクロックやリセットパルスの極性の
正負は説明した実施例に限定されるものではない。
正負は説明した実施例に限定されるものではない。
又、第1図の実施例において、ライトデータラチ4およ
びリードデータラッチ5は必ずしも必要ではなく、メモ
リセルアレイへの書込みおよび読出しだ必要な時間が確
保できるならばこれらの回路は不要である。
びリードデータラッチ5は必ずしも必要ではなく、メモ
リセルアレイへの書込みおよび読出しだ必要な時間が確
保できるならばこれらの回路は不要である。
第11図に本発明による他の実施例のブロック図を示す
。第11図において100は切替回路、101はコント
ロール信号100αの入力端子であり、マルチプレクサ
6の選択信号を入力端子101からのコントロール信号
100αにより制御する。その他の部分は第1図の実施
例と同様である。切替回路100において、マルチプレ
クサ6への選択信号出力を、入力端子17からの4fs
cクロツク1bとするか、あるいは低レベルとするかを
入力端子101からのコントロール信号100αにより
切替える。マルチプレクサ6の選択信号を低レベルに固
定すると、マルチプレクサの出力には常に実信号1dが
選択され、2度書きによるライン倍速か行われる。従っ
て、本実施例を用いれば、1フイールド前の信号で走査
線補間を行うフィールド間補間と、現フィールドの実信
号で走査線補間を行うライン補間とをコントロール信号
100αにより切替えることができるので、このコント
a−ル信号100αとして動き情報等を用いることによ
り、動き適応型の走査線補間を行う倍速変換が実現でき
る。
。第11図において100は切替回路、101はコント
ロール信号100αの入力端子であり、マルチプレクサ
6の選択信号を入力端子101からのコントロール信号
100αにより制御する。その他の部分は第1図の実施
例と同様である。切替回路100において、マルチプレ
クサ6への選択信号出力を、入力端子17からの4fs
cクロツク1bとするか、あるいは低レベルとするかを
入力端子101からのコントロール信号100αにより
切替える。マルチプレクサ6の選択信号を低レベルに固
定すると、マルチプレクサの出力には常に実信号1dが
選択され、2度書きによるライン倍速か行われる。従っ
て、本実施例を用いれば、1フイールド前の信号で走査
線補間を行うフィールド間補間と、現フィールドの実信
号で走査線補間を行うライン補間とをコントロール信号
100αにより切替えることができるので、このコント
a−ル信号100αとして動き情報等を用いることによ
り、動き適応型の走査線補間を行う倍速変換が実現でき
る。
本発明の実施例においてリードアドレス1iの初期値を
第2図に示すように図中(7)のタイミングではメモリ
領域Bの先頭番地801図中(イ)のタイミングではメ
モリ領域大の先頭番地AOとした。これにより水平ブラ
ンキング期間も含めた全データ入力に対して倍速変換が
行える。これを逆に図中(カのタイミングではAOに、
図中(イ)のタイミングではBO忙初期化することも考
えられる。この場合は、図中(7)のタイミングの前後
1クロックの期間はライトアドレス1んとリードアドレ
ス1Lとが同一の値となってしまい、1ライン前または
後のデータが読出されたり、データが確定しない等の誤
動作を生じる。
第2図に示すように図中(7)のタイミングではメモリ
領域Bの先頭番地801図中(イ)のタイミングではメ
モリ領域大の先頭番地AOとした。これにより水平ブラ
ンキング期間も含めた全データ入力に対して倍速変換が
行える。これを逆に図中(カのタイミングではAOに、
図中(イ)のタイミングではBO忙初期化することも考
えられる。この場合は、図中(7)のタイミングの前後
1クロックの期間はライトアドレス1んとリードアドレ
ス1Lとが同一の値となってしまい、1ライン前または
後のデータが読出されたり、データが確定しない等の誤
動作を生じる。
また、第2図中の(7)のタイミングでは標準Hsyn
q1aのパルスと倍速1(sync 1 jのパルスが
同時に入力され、したがってライトアドレス1人と11
−ドアドレス1iとは同時に初期化されているが、どち
らかのパルスが先行して2つの初期化のタイミングがず
れた場合には、ずれ量に応じて誤動作する期間が生じる
が、これらの誤動作の期間は水平ブランキング期間に含
まれれば、通常の画惰信号処理に対しては問題はない。
q1aのパルスと倍速1(sync 1 jのパルスが
同時に入力され、したがってライトアドレス1人と11
−ドアドレス1iとは同時に初期化されているが、どち
らかのパルスが先行して2つの初期化のタイミングがず
れた場合には、ずれ量に応じて誤動作する期間が生じる
が、これらの誤動作の期間は水平ブランキング期間に含
まれれば、通常の画惰信号処理に対しては問題はない。
しかし、同期信号等、水平ブランキング期間も誤動作す
ることなく倍速変換を行うためには第2図のタイミング
で動作する必要がある。
ることなく倍速変換を行うためには第2図のタイミング
で動作する必要がある。
本発明によれば、実信号と補間信号とを映像信号入力と
した倍速変換を行うことができるので、映像機器の画質
の向上を図ることが可能である。
した倍速変換を行うことができるので、映像機器の画質
の向上を図ることが可能である。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の実施例の動作を説明するためのタイミングチャ
ート、第3図は第1図の実施例における入力信号の画面
上での位置関係を示す説明図、第4図および第5図は第
1図の実施例におけるマルチプレクサの実施例を示す回
路図、第6図、第7図、第8図は第1図の実施例におけ
る倍速Hsync発生回路の実施例を示すブロック図、
第9図は第1図の実施例の動作を説明するためのタイミ
ングチャート、第10図は従来例の動作を説明するため
のタイミングチャート、第11図は本発明の他の実施例
を示すブロック図である。 1・・・・・・・・・メモリセルアレイ、2・・・・・
・・・・ライトアドレス発生回路、3・・・・・・・・
・リードアドレス発生回路、6・・・・・・マルチプレ
クサ、8・・・・・・・・・倍速Hsync発生回路。 、ど゛・。
第1図の実施例の動作を説明するためのタイミングチャ
ート、第3図は第1図の実施例における入力信号の画面
上での位置関係を示す説明図、第4図および第5図は第
1図の実施例におけるマルチプレクサの実施例を示す回
路図、第6図、第7図、第8図は第1図の実施例におけ
る倍速Hsync発生回路の実施例を示すブロック図、
第9図は第1図の実施例の動作を説明するためのタイミ
ングチャート、第10図は従来例の動作を説明するため
のタイミングチャート、第11図は本発明の他の実施例
を示すブロック図である。 1・・・・・・・・・メモリセルアレイ、2・・・・・
・・・・ライトアドレス発生回路、3・・・・・・・・
・リードアドレス発生回路、6・・・・・・マルチプレ
クサ、8・・・・・・・・・倍速Hsync発生回路。 、ど゛・。
Claims (1)
- 【特許請求の範囲】 1)周波数2fで標本化された映像データを少くとも約
2水平走査期間分記憶できる記憶手段と、2組の映像デ
ータ入力端子と、1組の映像データ出力端子と、前記2
組の映像データ入力端子からの2組の映像データを周波
数2f単位で画素毎にマルチプレクスする手段と、前記
マルチプレクサからの出力信号を前記記憶手段に書込む
手段と、前記記憶手段からデータを読出し前記1組の出
力端子に導く手段と、前記記憶手段の書込みアドレス発
生回路と読出しアドレス発生回路と、周波数f_Hの水
平同期信号から周波数2f_Hの倍速水平同期信号を発
生する倍速水平同期信号発生回路を具備し、前記書込み
アドレス発生回路のアドレス値を周波数f_Hの水平同
期信号の周期で初期化し、前記読出しアドレス発生回路
のアドレス値を前記倍速水平同期信号発生回路からの周
波数2f_Hの倍速水平同期信号の周期で初期化するこ
とを特徴とする画像信号処理回路。 2)特許請求の範囲第1項の回路において、前記書込み
アドレスを水平同期信号の周期1/f_Hでアドレス値
α_0に初期化した後、周波数2fの書込みクロック毎
にアドレス値をα_1、α_2、α_3、・・・・・・
と順次更新するのに対し、前記読出しアドレスを前記書
込みアドレスに対して1/2の周期で初期値α_0とα
_1とに交互に初期化し、周波数2fの読出しクロック
毎に、初期値α_0の場合にはα_3、α_4、α_5
、・・・・・・と、また初期値がα_1の場合にはα_
5、α_6、α_7・・・・・・と、1つおきにアドレ
ス値を更新することを特徴とする画像信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61192702A JPH0761144B2 (ja) | 1986-08-20 | 1986-08-20 | 画像信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61192702A JPH0761144B2 (ja) | 1986-08-20 | 1986-08-20 | 画像信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6350183A true JPS6350183A (ja) | 1988-03-03 |
JPH0761144B2 JPH0761144B2 (ja) | 1995-06-28 |
Family
ID=16295627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61192702A Expired - Lifetime JPH0761144B2 (ja) | 1986-08-20 | 1986-08-20 | 画像信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0761144B2 (ja) |
-
1986
- 1986-08-20 JP JP61192702A patent/JPH0761144B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0761144B2 (ja) | 1995-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5111297A (en) | Picture-in-picture double-scanning television receiver | |
US5430488A (en) | Image signal processing apparatus for converting to frame format rastered image data which is supplied in field format but which originated in frame format | |
US5629741A (en) | Lateral image reversal of digital television signals | |
JPS63272195A (ja) | 静止画再生可能な映像信号処理回路 | |
JPH0681304B2 (ja) | 方式変換装置 | |
JP2584138B2 (ja) | テレビジョン方式変換装置 | |
US5181110A (en) | Video signal processing circuit capable of enlarging and displaying a picture | |
US4901148A (en) | Data processing device | |
JPH10276411A (ja) | インタレース/プログレッシブ走査変換回路 | |
JPS6350183A (ja) | 画像信号処理回路 | |
EP1606954B1 (en) | Arrangement for generating a 3d video signal | |
US4703341A (en) | Television having luma/chroma separation apparatus | |
JPS61123295A (ja) | カラ−テレビジヨン信号のy/c分離回路 | |
JP3361710B2 (ja) | 監視カメラシステムの画像合成方法 | |
JP2916149B2 (ja) | 映像信号の縮小表示回路 | |
KR100323661B1 (ko) | 영상신호의주사선수변환방법및프레임율변환방법 | |
JP4212212B2 (ja) | 画像信号処理装置 | |
JP2600451B2 (ja) | Muse/ntscダウンコンバータの時間軸変換回路 | |
KR100620930B1 (ko) | 화상 신호 처리 회로 | |
JPH10210451A (ja) | 監視カメラ用画像合成回路及び画像合成方法 | |
JP3400649B2 (ja) | モニタ装置における画像合成方法及び監視カメラ装置 | |
JPS61192185A (ja) | 2画面テレビ受信機 | |
JPS62114383A (ja) | 画像信号処理回路 | |
JPH03295392A (ja) | 方式変換用画像処理装置 | |
JPH02302188A (ja) | 標準/高品位テレビジョン受信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |