JPS6350183A - 画像信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像信号をディジタル処理する回路に係り、イ
ンタレース信号をノンインタレース信号に変換する倍速
変換を行うに好適な画像信号処理回路に関する。

〔従来の技術〕

映像機器の画質向上の手段として、フィールド毎に飛越
走査されたインタレース信号を、走査線補間を行い、１
フイールドの走査線数を倍にして表示する倍速変換（倍
密度変換）がある。倍速変換を行う際に、変換前の元か
らある走査線の信号（以下、実信号と呼ぶ。）を用いて
、その間の走査線の信号（以下、補間信号と呼ぶ。）を
補間する必要がある。

倍速変換を行う装置として、１９８６年２月にソニーよ
り発表された「ＣＸＫ１２０１ＰＪがある。このＩＣは
、ＮＴＳＣ方式の映像信号を４ｆｓｃ（ｆｓｃは色副搬
送波の１周波数）の周波数で８ビツトにサンプリングし
た信号を入力信号とし、１Ｈ（Ｈは水平走査線を示す。

）分のデータを倍のレートで２度読出す、一般にライン
倍速と呼ばれている変換を行うものである。

このＩＣを用いた場合の映像信号の入出力を第１０図の
タイミングチャート罠示す。第１０図において、１０ａ
はＩＣへの入力信号、１０ｂは倍速変換された出力信号
である。ＩＣ内に１Ｈ分の容量のメモリを２つ持ってお
り、人力された映像信号１０ａを１Ｈ毎に交互に２つの
メモリへ書込む。そして、書込みが行われていない方の
メモリのデータを、倍のレートで２回読出しを行う。従
って、第１０図のタイミングチャートにおいて、ＩＣに
書込まれる入力信号１０ａの氏期間の信号は、１Ｈ後の
出力信号１０ｂの氏期間に２度読出される。以上の動作
により、同一ラインを２度読出すライン倍速の機能が実
現できる。

〔発明が解決しようとする問題点〕

上記従来技術による倍速変換における走査線補間は、１
Ｈ前の信号で走査線を補間するライン補間である。走査
線補間の方法としてはこの他に、１フイールド前の走査
線の信号で補間する方法、上下の走査線の信号から補間
する方法、又、画像の動きによりこれらの補間な切替え
る適応型の処理を行う方法等が考えられるが、上記従来
技術はこれらの補間を行った場合には対応できない。

本発明の目的は、実信号と補間信号とを映像信号入力と
して、種々の走査線補間に対応できる高画質な倍速変換
を行う回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明では入力されたサン
プリング周波数ｆの実信号と補間信号の２系統の映倫デ
ータをマルチプレクサ忙導き画素毎にマルチプレクサし
て倍のレート２ｆの信号に変換した後、書込みアドレス
発生回路で発生される書込みアドレスに従ってメモリへ
書込む。書込みアドレス発生回路は周波数ｆＨの水平同
期信号の周期で書込みアドレス値をα、に初期化した後
、周波数２ｆの書込みクロック入力毎にα８．へ、α、
・・・・・・と順次アドレス値を更新する。メモリから
のデータの読出しは読出しアドレス発生回路で発生され
る読出しアドレスに従って行う。読出しアドレス発生回
路は倍速水平同期信号発生回路で発生される周　−波数
２ｆＨの倍速水平同期信号の周期で読出しアドレス値を
α、と（Ｚｌとに１回毎に交互に初期化する。

その後、周波数２ｆの読出しクロック入力毎に、初期値
がα、の場合はへ、α６．α、・・・・・・と、また初
期値がａｌの場合ばα３、α１．α、・・・・・・と１
つおきに更新する。

〔作用〕

入力された実信号と補間信号とは画素毎にマルチプレク
サされた後、順次メモリへ書込まれる。

読出しアドレスは書込みアドレスに対して１つおきに発
生されるの°で、書込まれた実信号（あるいは補間信号
）の１Ｈ分のデータが連続して倍速で読出され、次に補
間信号（あるいは実信号）の１Ｈ分のデータが連続して
倍速で読出される。以上の動作により実信号と補間信号
とが走査線毎に交互に倍速で出力され、ライン補間以外
の走査線補間を行った場合にも対応できる倍速変換回路
を実現できる。

〔実施例〕

以下、本発明の実施例を第１図により説明する。

第１図において、１は２Ｈ分の記憶容量をもつメモリセ
ルアレイ、２はライトアドレス発生回路、３はリードア
ドレス発生回路、４はライトデータラッチ回路、５はリ
ードデータラッチ回路、６はマルチプレクサ、８は倍速
の水平同期信号を発生する倍速）（ｓｙｎｃ発生回路、
１６は水平同期信号である標準Ｈｓｙｎｃ信号入力端子
、１７・１８はクロック入力端子、４１・４２は映像信
号入力端子、２１は倍速信号出力端子である。第２図は
第１図の実施例の動作を説明するためのタイミングチャ
ートである。

ここでば■ＳＣ信号を４ｆｓｃの周波数でサンプリング
するものとして、以下説明する。この場合、１Ｈの画素
数は９１０である。

第２図において、１Ｃは入力端子１８からの８ｆｓｃク
ロツク、１ｂは入力端子１７からの４ｆ　ｓ　ｃクロッ
ク、１ａは入力端子１６からの標準Ｈｓｙｎｃ、１ｄは
入力端子４１からの実信号、１ｅは入力端子４２からの
補間信号、１ｇはマルチプレクサ６の出力信号、１ｈは
ライトアドレス発生回路２の出力からのライトアドレス
、１ｊは倍速）（ｓｙｎｃ発生回路の出力からの倍速Ｈ
ｓｙｎｃ。

１１はリードアドレス発生回路３の出力からのリードア
ドレス、１ｆはリードデータラッチ回路５の出力からの
倍速信号を示している。また、図中のＲは実信号を、■
は補間信号を示している。

第２図に示すように、８ｆＳＣクロツク１Ｃと４ｆｓｃ
クロツク１ｂとは同期しており、さらに標準Ｈｓｙｎｃ
　１ａ。

実信号１ｄ、および補間信号１ｅは４ｆｓｃクロツク１
ｂに同期しているものとする。実信号１ｄは映像信号な
４ｆｓｃのレートでｎビットにサンプリングしたノンイ
ンタレース信号であり、補間信号１ｅは走査線補間によ
って実信号と実信号の間の走査線を補間した信号である
。実信号１ｄと補間信号１ｅの画面上の位置関係を第６
図だ示す。第６図において実線は実信号を、点線は補間
信号を示している。ここで、実信号１ｄと補間信号１ｅ
とが第３図中３ｂと６αに示す位置関係にある場合、例
えば実信号に対して２６６Ｈ前の信号で補間を行う場合
についてまず説明する。

この２つの信号をマルチプレクサ６０２つの入力Ａ、Ｂ
にそれぞれ導びく。マルチプレクサ６は、例えば第４図
あるいは第５図に示すような回路で構成できる。第４図
および第５図において４１ａ−ｄは実信号１ｄの入力端
子、４２ａ−ｄは補間信号１ｅの入力端子、４３ａ−ｄ
はマルチプレクスされた信号を出力する出力端子、４８
は選択信号の入力端子、４４ａ−ｄ＋４５ａ−ｄ、　４
６ａ−ｄ、　４７ａ−ｄ、　４８ａ−ｄはゲート回路で
ある。

、第４図および第５図のマルチプレクサは選択信号が高
レベルの時は入力端子４２ａ−ｄからの補間信号１ｅを
、低レベルの時は入力端子４１ａ−ｄからの実信号１ｄ
を選択して出力する。したがって４ｆＳｃクロツク１ｂ
を選択信号としてマルチプレクサ６に導くことにより、
実信号１ｄと補間信号１ｅとが画素毎に交互にマルチプ
レクスされる。この出力データ１ｇを第２図に示す。マ
ルチプレクサ６の出力からのライトデータ１ｇをライト
データラッチ回路４へ導き、８ｆｓｃクロツクでラッチ
した後、メモリセルアレイ１へと導き、ライトアドレス
発生回路２の出力からのライトアドレス１ｈの値により
て指定されるメモリセルへ書込みを行う。ここでメモリ
セルアレイ１はデータの書込みと読出しとが独立に行え
るものとする。メモリセルアレイ１の２Ｈ分の記憶領域
を１Ｈ容量のＡ、８２つの領域に分け、アドレスを領域
Ａの先頭アドレスから順にＡＯ，ＡＩ、Ａ２・・・・・
・、領域Ｂの先頭アドレスから順にＢＯ，Ｂ１．Ｂ２．
・・・・・・、と呼１ぶことにする。ライトアドレス発
生回路２は標準）（ｓｙｎｃｌａとＦπ７τフフ１Ｃに
より制御され、標準）（ｓｙｎｃが立下った後、最初の
クロックに同期して第２図中（７）のタイミングでアド
レス値がリセットするものとする。ライトアドレス１ｈ
は第２図に示すようにリセット後、ＡＯ，ＢＯ，ＡＩ　
、Ｂｌ　、Ａ２．Ｂ２・・・・・・、とＡ−Ｂ２つの領
域をクロック毎に交互にアクセスしていく。従って、補
間信号１ｅは領域Ａへ、実信号１ｄは領域Ｂへ、それぞ
れ頭次書込まれる。

倍速Ｈｓｙｎｃ発生回路８は標準）（ｓｙｎｃｌａの倍
の周波数のパルスを発生する回路で、標準Ｈｓｙｎｃ１
ａをリセット信号として４ｆｓｃクロツク１ｂを４５５
クロツクカウントするカウンタで構成できろ。この倍速
■Ｔ加ロー発生回路８の実施例を第６図、第７図、第８
図に示す。第６図、第７図、第８図において、６２・７
２・８２はカウンタ、６３，７３．８３はデコード回路
、６１・７１・８１はゲート回路である。カウンタ６２
・７２・８２は入力端子６５からの標準■■正あるいは
デコード回路６３・７３からのカウンタ値をデコードし
たパルス信号によって初期化される。デコード回路６３
・７３・８３　は、カウンタ６２・７２・８２が入力端
子６４からの４ｆｓｃクロツク１ｂを倍速の水平走査期
間、すなわちこの場合４５５クロツクカウントしたこと
を検出するものであり、この検出信号を倍速１（ｓｙｎ
ｃ　１　ｊとして出力端子６６に導く。倍速１（ｓｙｎ
ｃ発生回路８の出力からの倍速）（ｓｙｎｃ　１　ｊを
リードアドレス発生回路３へと導く。この倍速）（ｓｙ
ｎｃｌｊのタイミングを第２図だ示す。リードアドレス
発生回路３には倍速）（ｓｙｎｃ　１　ｊと標準）（ｓ
ｙｎｃｌａとが導かれており、両方のパレスが同時に入
力される第２図中（７１のタイミングでは領域Ｂの先頭
アドレスＢＯに、又、倍速）（ｓｙｎｃ　１　ｊのみが
入力される第２図中（イ）のタイミングでは領域への先
頭アドレスＡＯに、リードアドレスが設定される。従っ
て、第２図に示すようにリードデータ１ｆとしてＡ−Ｈ
の領域罠書込まれた補間信号および実信号のデータは８
ｆｓｃのレートで１ライン分連続して読出され、補間信
号と実信号がライン毎に交互に出力される。倍速変換前
の入力信号１ｄ、１ｅと変換後の倍速信号１ｆをＨ単位
で示したタイミングチャートを第９図に示す。第１図の
実施例によれば、画面上での位置が第５図５ｂと３３に
示した関係にある実信号と補間信号とを倍速変換してノ
ンインタレース化することが可能となる。

実信号１ｄと補間信号１ｅの画面上での位置が、第３図
５ｂと３０に示す関係にある場合、例えば実信号に対し
て２６２Ｈ前の信号で補間な行う場合には第９図中のＢ
、の実信号１ｄを図中の出力信号１ｆのＡ１の期間で、
図中Ａ１の補間信号１ｅを図中の出力信号１ｆの８１の
期間で続出す。これを行うためには第１図中のマルチプ
レクサ６の選択信号として４ｆｓｃクロツク１ｂを反転
して用いるか、又は第１図の実施例忙おいて実信号１ｄ
を入力端子２０から、補間信号１ｅを入力端子１９から
入力するかして、２つの入力信号をマルチプレクサする
順序な逆にすればよい。

本発明の実施例ではＮＴＳＣ方式の映像信号を４ｆｓｃ
・でサンプリングした場合について説明したが、本発明
はこれに限定されろものではない。サンプリングレート
や１Ｈの画素数が異なる場合でも、入力端子１７には入
力する映像信号のサンプリングレートと同じ周波数のク
ロックを入力し、又、入力端子１Ｂにはその倍の周波数
のクロックを入力すればよい。

又、本発明におけるクロックやリセットパルスの極性の
正負は説明した実施例に限定されるものではない。

又、第１図の実施例において、ライトデータラチ４およ
びリードデータラッチ５は必ずしも必要ではなく、メモ
リセルアレイへの書込みおよび読出しだ必要な時間が確
保できるならばこれらの回路は不要である。

第１１図に本発明による他の実施例のブロック図を示す
。第１１図において１００は切替回路、１０１はコント
ロール信号１００αの入力端子であり、マルチプレクサ
６の選択信号を入力端子１０１からのコントロール信号
１００αにより制御する。その他の部分は第１図の実施
例と同様である。切替回路１００において、マルチプレ
クサ６への選択信号出力を、入力端子１７からの４ｆｓ
ｃクロツク１ｂとするか、あるいは低レベルとするかを
入力端子１０１からのコントロール信号１００αにより
切替える。マルチプレクサ６の選択信号を低レベルに固
定すると、マルチプレクサの出力には常に実信号１ｄが
選択され、２度書きによるライン倍速か行われる。従っ
て、本実施例を用いれば、１フイールド前の信号で走査
線補間を行うフィールド間補間と、現フィールドの実信
号で走査線補間を行うライン補間とをコントロール信号
１００αにより切替えることができるので、このコント
ａ−ル信号１００αとして動き情報等を用いることによ
り、動き適応型の走査線補間を行う倍速変換が実現でき
る。

本発明の実施例においてリードアドレス１ｉの初期値を
第２図に示すように図中（７）のタイミングではメモリ
領域Ｂの先頭番地８０１図中（イ）のタイミングではメ
モリ領域大の先頭番地ＡＯとした。これにより水平ブラ
ンキング期間も含めた全データ入力に対して倍速変換が
行える。これを逆に図中（カのタイミングではＡＯに、
図中（イ）のタイミングではＢＯ忙初期化することも考
えられる。この場合は、図中（７）のタイミングの前後
１クロックの期間はライトアドレス１んとリードアドレ
ス１Ｌとが同一の値となってしまい、１ライン前または
後のデータが読出されたり、データが確定しない等の誤
動作を生じる。

また、第２図中の（７）のタイミングでは標準Ｈｓｙｎ
ｑ１ａのパルスと倍速１（ｓｙｎｃ　１　ｊのパルスが
同時に入力され、したがってライトアドレス１人と１１
−ドアドレス１ｉとは同時に初期化されているが、どち
らかのパルスが先行して２つの初期化のタイミングがず
れた場合には、ずれ量に応じて誤動作する期間が生じる
が、これらの誤動作の期間は水平ブランキング期間に含
まれれば、通常の画惰信号処理に対しては問題はない。

しかし、同期信号等、水平ブランキング期間も誤動作す
ることなく倍速変換を行うためには第２図のタイミング
で動作する必要がある。

〔発明の効果〕

本発明によれば、実信号と補間信号とを映像信号入力と
した倍速変換を行うことができるので、映像機器の画質
の向上を図ることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の動作を説明するためのタイミングチャ
ート、第３図は第１図の実施例における入力信号の画面
上での位置関係を示す説明図、第４図および第５図は第
１図の実施例におけるマルチプレクサの実施例を示す回
路図、第６図、第７図、第８図は第１図の実施例におけ
る倍速Ｈｓｙｎｃ発生回路の実施例を示すブロック図、
第９図は第１図の実施例の動作を説明するためのタイミ
ングチャート、第１０図は従来例の動作を説明するため
のタイミングチャート、第１１図は本発明の他の実施例
を示すブロック図である。 １・・・・・・・・・メモリセルアレイ、２・・・・・
・・・・ライトアドレス発生回路、３・・・・・・・・
・リードアドレス発生回路、６・・・・・・マルチプレ
クサ、８・・・・・・・・・倍速Ｈｓｙｎｃ発生回路。 、ど゛・。

Claims (1)

1. 【特許請求の範囲】 １）周波数２ｆで標本化された映像データを少くとも約
   ２水平走査期間分記憶できる記憶手段と、２組の映像デ
   ータ入力端子と、１組の映像データ出力端子と、前記２
   組の映像データ入力端子からの２組の映像データを周波
   数２ｆ単位で画素毎にマルチプレクスする手段と、前記
   マルチプレクサからの出力信号を前記記憶手段に書込む
   手段と、前記記憶手段からデータを読出し前記１組の出
   力端子に導く手段と、前記記憶手段の書込みアドレス発
   生回路と読出しアドレス発生回路と、周波数ｆ＿Ｈの水
   平同期信号から周波数２ｆ＿Ｈの倍速水平同期信号を発
   生する倍速水平同期信号発生回路を具備し、前記書込み
   アドレス発生回路のアドレス値を周波数ｆ＿Ｈの水平同
   期信号の周期で初期化し、前記読出しアドレス発生回路
   のアドレス値を前記倍速水平同期信号発生回路からの周
   波数２ｆ＿Ｈの倍速水平同期信号の周期で初期化するこ
   とを特徴とする画像信号処理回路。 ２）特許請求の範囲第１項の回路において、前記書込み
   アドレスを水平同期信号の周期１／ｆ＿Ｈでアドレス値
   α＿０に初期化した後、周波数２ｆの書込みクロック毎
   にアドレス値をα＿１、α＿２、α＿３、・・・・・・
   と順次更新するのに対し、前記読出しアドレスを前記書
   込みアドレスに対して１／２の周期で初期値α＿０とα
   ＿１とに交互に初期化し、周波数２ｆの読出しクロック
   毎に、初期値α＿０の場合にはα＿３、α＿４、α＿５
   、・・・・・・と、また初期値がα＿１の場合にはα＿
   ５、α＿６、α＿７・・・・・・と、１つおきにアドレ
   ス値を更新することを特徴とする画像信号処理回路。